專利名稱：數(shù)字pll電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及在頻率合成器或FM解調(diào)器等中所使用的數(shù)字PLL(PhaseLocked Loop，鎖相環(huán)路)電路。
背景技術(shù)：
當(dāng)對(duì)磁帶或光盤等記錄媒體上記錄的數(shù)字?jǐn)?shù)據(jù)進(jìn)行再現(xiàn)時(shí)，為了從自記錄媒體讀出的信息提取再現(xiàn)數(shù)據(jù)，需要再現(xiàn)時(shí)鐘。為了生成與這樣的讀出信息同步的時(shí)鐘，例如使用了PLL電路。
當(dāng)PLL電路被形成為模擬電路時(shí)，會(huì)相對(duì)于半導(dǎo)體元件的制造偏差或工作條件(溫度、電壓等)的變動(dòng)而產(chǎn)生不能進(jìn)行穩(wěn)定工作的問題。此外，由于模擬電路比數(shù)字電路規(guī)模大，因此增大了PLL電路的電路規(guī)模。所以近年來PLL電路被形成為數(shù)字電路。這種類型的數(shù)字PLL電路例如已在日本專利文獻(xiàn)特開平8-274629號(hào)公報(bào)等當(dāng)中被公開。
圖1示出了被日本專利文獻(xiàn)特開平8-274629號(hào)公報(bào)公開的數(shù)字PLL電路。
數(shù)字PLL電路9包括相位比較器1、譯碼器2、輸出時(shí)鐘選擇電路3、振蕩器4、時(shí)鐘產(chǎn)生電路5、可變分頻器6、環(huán)路濾波器7以及頻率比較器8。
頻率比較器8對(duì)基準(zhǔn)時(shí)鐘Sin和輸出時(shí)鐘Sout的頻率誤差進(jìn)行檢測，并輸出頻率誤差信號(hào)。為了防止跟蹤頻率的微小變動(dòng)，環(huán)路濾波器7對(duì)頻率誤差信號(hào)進(jìn)行積分，并輸出對(duì)可變分頻器6的控制信號(hào)?？勺兎诸l器6以對(duì)應(yīng)于控制信號(hào)的分頻比來對(duì)振蕩器4輸出的主時(shí)鐘進(jìn)行分頻，并輸出分頻主時(shí)鐘。時(shí)鐘產(chǎn)生電路5以分頻主時(shí)鐘為基礎(chǔ)，輸出等相位偏離的多個(gè)時(shí)鐘。相位比較器1對(duì)基準(zhǔn)時(shí)鐘Sin和輸出時(shí)鐘Sout的相位誤差進(jìn)行檢測，并輸出相位誤差信號(hào)。譯碼器2對(duì)相位誤差信號(hào)進(jìn)行譯碼，并把輸出時(shí)鐘選擇信號(hào)輸出。輸出時(shí)鐘選擇電路3按照輸出時(shí)鐘選擇信號(hào)，從時(shí)鐘產(chǎn)生電路5所輸出的多個(gè)時(shí)鐘中選擇最合適的時(shí)鐘，并作為輸出時(shí)鐘Sout進(jìn)行輸出，使得基準(zhǔn)時(shí)鐘Sin和輸出時(shí)鐘Sout的相位誤差最小。
通過以上結(jié)構(gòu)，對(duì)輸出時(shí)鐘Sout的頻率和相位進(jìn)行調(diào)整，以使之接近基準(zhǔn)時(shí)鐘Sin的頻率和相位。
在數(shù)字PLL電路9中，通過對(duì)振蕩器4所產(chǎn)生的主時(shí)鐘進(jìn)行適當(dāng)?shù)姆诸l來產(chǎn)生輸出時(shí)鐘Sout。因此，振蕩器4必須對(duì)應(yīng)輸出時(shí)鐘Sout的頻率來產(chǎn)生足夠高的頻率的主時(shí)鐘。此外，由于在數(shù)字PLL電路9中分開形成振蕩器4以及對(duì)由振蕩器4輸出的主時(shí)鐘的頻率進(jìn)行改變的可變分頻器6，因此增大了電路規(guī)模。
下面列出與本發(fā)明有關(guān)的在先技術(shù)文獻(xiàn)。
(專利文獻(xiàn))(1)日本專利文獻(xiàn)特開平8-274629號(hào)公報(bào)(圖1～3、段落 ～ )。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種小規(guī)模且具有低抖動(dòng)特性的數(shù)字PLL電路。
本發(fā)明的另一目的在于可在短時(shí)間內(nèi)使數(shù)字PLL電路的輸出時(shí)鐘的頻率以及相位分別與基準(zhǔn)時(shí)鐘的頻率以及相位相一致。
本發(fā)明的另一目的在于可分別獨(dú)立且容易地對(duì)數(shù)字PLL電路的輸出時(shí)鐘的頻率以及相位進(jìn)行調(diào)整。
本發(fā)明的另一目的在于防止在數(shù)字PLL電路的輸出時(shí)鐘中產(chǎn)生冒險(xiǎn)等。
本發(fā)明的另一目的在于可易于對(duì)數(shù)字PLL電路的輸出時(shí)鐘進(jìn)行分頻或倍頻。
在本發(fā)明的數(shù)字PLL電路的一種方式中，頻率比較器對(duì)基準(zhǔn)時(shí)鐘以及按照所述基準(zhǔn)時(shí)鐘而產(chǎn)生的輸出時(shí)鐘的頻率進(jìn)行比較，并輸出表示比較結(jié)果的頻率比較信號(hào)。頻率可變電路包括延遲電路和第一選擇電路。延遲電路具有多個(gè)被串聯(lián)連接的反相電路。第一選擇電路按照頻率比較信號(hào)來選擇從奇數(shù)編號(hào)的反相電路中輸出的奇數(shù)輸出信號(hào)中的任一個(gè)，并作為反饋信號(hào)反饋到延遲電路的輸入中。因此，可按照頻率比較器的比較結(jié)果來改變反饋信號(hào)的頻率。相位比較器對(duì)基準(zhǔn)時(shí)鐘以及輸出時(shí)鐘的相位進(jìn)行比較，并輸出表示比較結(jié)果的相位比較信號(hào)。第二選擇電路按照相位比較信號(hào)來選擇奇數(shù)輸出信號(hào)中的任一個(gè)，并作為輸出時(shí)鐘進(jìn)行輸出。因此，可按照相位比較器的結(jié)果來改變輸出時(shí)鐘的相位。
通過對(duì)構(gòu)成反饋環(huán)的反相電路的連接級(jí)數(shù)進(jìn)行調(diào)整，頻率可變電路作為改變輸出時(shí)鐘的頻率的可變振蕩器來發(fā)揮功能。因此，不需要分別形成振蕩器以及對(duì)從振蕩器輸出的時(shí)鐘的頻率進(jìn)行改變的電路，從而可降低電路規(guī)模。另外，由于可將延遲電路通用于輸出時(shí)鐘的頻率調(diào)整以及相位調(diào)整這兩方面中，因此可降低電路規(guī)模。
在本發(fā)明的數(shù)字PLL電路的另一方式中，當(dāng)基準(zhǔn)時(shí)鐘與輸出時(shí)鐘的頻率差在預(yù)定范圍內(nèi)時(shí)，頻率比較器判斷兩個(gè)時(shí)鐘的頻率一致，并輸出頻率一致信號(hào)。在頻率一致信號(hào)的輸出過程中，相位比較器對(duì)基準(zhǔn)時(shí)鐘以及輸出時(shí)鐘的相位進(jìn)行比較。
在輸出時(shí)鐘的頻率與基準(zhǔn)時(shí)鐘的頻率相一致后，對(duì)輸出時(shí)鐘的相位進(jìn)行調(diào)整。由于對(duì)輸出時(shí)鐘的頻率以及相位分別單獨(dú)進(jìn)行調(diào)整，因此一方的調(diào)整不會(huì)影響另一方的調(diào)整。所以，可分別對(duì)輸出時(shí)鐘的頻率以及相位進(jìn)行穩(wěn)定得調(diào)整。其結(jié)果是，可易于在短時(shí)間內(nèi)使輸出時(shí)鐘的頻率和相位分別與基準(zhǔn)時(shí)鐘的頻率和相位達(dá)到一致。
在本發(fā)明的數(shù)字PLL電路的另一方式中，第一基準(zhǔn)分頻器以預(yù)定的分頻比對(duì)基準(zhǔn)時(shí)鐘進(jìn)行分頻，并作為第一分頻基準(zhǔn)時(shí)鐘進(jìn)行輸出。頻率比較器包括第一計(jì)數(shù)器、第二計(jì)數(shù)器以及大小比較器。第一計(jì)數(shù)器對(duì)基準(zhǔn)時(shí)鐘進(jìn)行計(jì)數(shù)，并將計(jì)算出的數(shù)值作為第一計(jì)數(shù)值信號(hào)進(jìn)行輸出。第二計(jì)數(shù)器對(duì)輸出時(shí)鐘進(jìn)行計(jì)數(shù)，并將計(jì)算出的數(shù)值作為第二計(jì)數(shù)值信號(hào)進(jìn)行輸出。響應(yīng)第一分頻基準(zhǔn)時(shí)鐘來對(duì)第一以及第二計(jì)數(shù)器進(jìn)行復(fù)位。大小比較器對(duì)第一計(jì)數(shù)值信號(hào)所表示的第一計(jì)數(shù)器的第一計(jì)數(shù)值和第二計(jì)數(shù)值信號(hào)所表示的第二計(jì)數(shù)器的第二計(jì)數(shù)值進(jìn)行比較，并將比較結(jié)果作為頻率比較信號(hào)進(jìn)行輸出。
因此，僅通過分別對(duì)基準(zhǔn)時(shí)鐘和輸出時(shí)鐘的時(shí)鐘數(shù)進(jìn)行計(jì)數(shù)，并比較計(jì)算出的數(shù)值，即可容易地檢測出基準(zhǔn)時(shí)鐘和輸出時(shí)鐘的頻率差。
在本發(fā)明的數(shù)字PLL電路的另一方式中，當(dāng)?shù)谝缓偷诙?jì)數(shù)值相一致時(shí)，大小比較器輸出頻率一致信號(hào)。在頻率一致信號(hào)的輸出過程中，相位比較器比較基準(zhǔn)時(shí)鐘和輸出時(shí)鐘的相位。
在輸出時(shí)鐘的頻率與基準(zhǔn)時(shí)鐘的頻率相一致后，對(duì)輸出時(shí)鐘的相位進(jìn)行調(diào)整。由于對(duì)輸出時(shí)鐘的頻率以及相位分別單獨(dú)進(jìn)行調(diào)整，因此一方的調(diào)整不會(huì)影響另一方的調(diào)整。所以，可分別對(duì)輸出時(shí)鐘的頻率以及相位進(jìn)行穩(wěn)定得調(diào)整。其結(jié)果是，可易于在短時(shí)間內(nèi)使輸出時(shí)鐘的頻率和相位分別與基準(zhǔn)時(shí)鐘的頻率和相位達(dá)到一致。
在本發(fā)明的數(shù)字PLL電路的另一方式中，每當(dāng)?shù)谝灰约暗诙?jì)數(shù)值相一致時(shí)，大小比較器就輸出頻率一致信號(hào)。第一基準(zhǔn)分頻器以預(yù)定的分頻比對(duì)基準(zhǔn)時(shí)鐘進(jìn)行分頻，并作為第一分頻基準(zhǔn)時(shí)鐘進(jìn)行輸出。第一基準(zhǔn)分頻器作為可變分頻器進(jìn)行動(dòng)作，其中可變分頻器響應(yīng)頻率一致信號(hào)，從而順次加大第一分頻基準(zhǔn)時(shí)鐘的周期。
因此，每當(dāng)?shù)谝灰约暗诙?jì)數(shù)值相一致，第一以及第二計(jì)數(shù)值的復(fù)位周期就會(huì)加大。由于每當(dāng)?shù)谝灰约暗诙?jì)數(shù)值相一致，第一以及第二計(jì)數(shù)值的增加部分就會(huì)加大，因此可提高頻率比較的精度。通過將基準(zhǔn)時(shí)鐘和輸出時(shí)鐘的頻率的比較時(shí)間(計(jì)數(shù)時(shí)間)依次從短時(shí)間改變?yōu)殚L時(shí)間，從而可階段性的提高頻率比較的精度。其結(jié)果是，與不改變頻率比較精度的情況相比，可使輸出時(shí)鐘的頻率在短時(shí)間內(nèi)與基準(zhǔn)時(shí)鐘的頻率相一致。
在本發(fā)明的數(shù)字PLL電路的另一方式中，第一控制電路具有第一升降計(jì)數(shù)器。第一升降計(jì)數(shù)器同步于第一分頻基準(zhǔn)時(shí)鐘，按照從大小比較器中輸出的頻率比較信號(hào)來進(jìn)行上升計(jì)數(shù)或下降計(jì)數(shù)，并將計(jì)算出的數(shù)值作為第一選擇信號(hào)進(jìn)行輸出。第一選擇信號(hào)表示對(duì)第一選擇電路所選擇的奇數(shù)輸出信號(hào)進(jìn)行反相的反相電路。第一選擇電路將第一選擇信號(hào)作為頻率比較信號(hào)進(jìn)行接收。
第一升降計(jì)數(shù)器的計(jì)數(shù)值表示對(duì)第一選擇電路所選擇的奇數(shù)輸出信號(hào)進(jìn)行輸出的反相電路。因此，通過第一升降計(jì)數(shù)器按照大小比較器的比較結(jié)果進(jìn)行計(jì)數(shù)操作，可容易地調(diào)整輸出時(shí)鐘的頻率。
在本發(fā)明的數(shù)字PLL電路的另一方式中，在頻率比較器開始比較基準(zhǔn)時(shí)鐘與輸出時(shí)鐘的頻率之前，將第一升降計(jì)數(shù)器設(shè)定為一計(jì)數(shù)值，該計(jì)數(shù)值表示奇數(shù)編號(hào)的反相電路中的后級(jí)一側(cè)的反相電路。
因此，在頻率比較器開始頻率比較之前，頻率可變電路的反饋環(huán)比較長，且輸出時(shí)鐘的頻率為可振蕩頻率中的最低頻率。此外，在通過頻率調(diào)整而改變的反相電路的連接級(jí)數(shù)的延遲時(shí)間大于頻率調(diào)整前的輸出時(shí)鐘的半周期的情況下，當(dāng)對(duì)第一選擇電路所選擇的奇數(shù)輸出信號(hào)進(jìn)行切換時(shí)，容易在輸出時(shí)鐘中產(chǎn)生狹脈沖。因此，通過增大頻率調(diào)整前的輸出時(shí)鐘的周期，可降低伴隨頻率的調(diào)整而在輸出時(shí)鐘中產(chǎn)生狹脈沖的可能性。
在本發(fā)明的數(shù)字PLL電路的另一方式中，頻率比較器具有第一加法器。第一加法器將預(yù)定數(shù)值加到第二計(jì)數(shù)值上，并將加法計(jì)算的結(jié)果作為加法計(jì)算數(shù)值信號(hào)進(jìn)行輸出。大小比較器將加法計(jì)算數(shù)值信號(hào)作為第二計(jì)數(shù)值信號(hào)進(jìn)行接收。
大小比較器所識(shí)別的第二計(jì)數(shù)值大于從第二計(jì)數(shù)器實(shí)際輸出的第二計(jì)數(shù)值。因此，當(dāng)大小比較器判斷第一和第二計(jì)數(shù)值相一致時(shí)，輸出時(shí)鐘的頻率低于基準(zhǔn)時(shí)鐘的頻率。其結(jié)果是，當(dāng)基準(zhǔn)時(shí)鐘的周期沒有被延遲電路中的每一級(jí)反相電路的延遲時(shí)間所分割時(shí)，可以防止輸出時(shí)鐘的頻率交差基準(zhǔn)時(shí)鐘的頻率進(jìn)行振動(dòng)。其結(jié)果是，可減少伴隨頻率的調(diào)整而產(chǎn)生的輸出時(shí)鐘的抖動(dòng)。
在本發(fā)明的數(shù)字PLL電路的另一方式中，第二基準(zhǔn)分頻器以預(yù)定的分頻比對(duì)基準(zhǔn)時(shí)鐘進(jìn)行分頻，并作為第二分頻基準(zhǔn)時(shí)鐘進(jìn)行輸出。相位比較器具有第一分頻器和第二分頻器。第一分頻器以預(yù)定的分頻比對(duì)基準(zhǔn)時(shí)鐘進(jìn)行分頻，并作為第一分頻時(shí)鐘進(jìn)行輸出。第二分頻器以與第一分頻器相同的分頻比對(duì)輸出時(shí)鐘進(jìn)行分頻，并作為第二分頻時(shí)鐘進(jìn)行輸出。相位比較器對(duì)第一以及第二分頻時(shí)鐘的相位進(jìn)行比較，并將比較結(jié)果作為相位比較信號(hào)進(jìn)行輸出。第二控制電路具有下降計(jì)數(shù)器。下降計(jì)數(shù)器同步于第二分頻基準(zhǔn)時(shí)鐘，按照相位比較信號(hào)來進(jìn)行下降計(jì)數(shù)，并將計(jì)算出的數(shù)值作為第二選擇信號(hào)進(jìn)行輸出。第二選擇信號(hào)表示對(duì)第二選擇電路所選擇的奇數(shù)輸出信號(hào)進(jìn)行輸出的反相電路。在相位比較器開始比較基準(zhǔn)時(shí)鐘與輸出時(shí)鐘的相位之前，將下降計(jì)數(shù)器設(shè)定為一計(jì)數(shù)值，該計(jì)數(shù)值表示奇數(shù)編號(hào)的反相電路中的后級(jí)一側(cè)的反相電路。第二選擇電路將第二選擇信號(hào)作為相位比較信號(hào)進(jìn)行接收。
由于對(duì)第一分頻時(shí)鐘與第二分頻時(shí)鐘的相位進(jìn)行比較，所以相位比較電路可降低相位比較的頻率。從而減少了伴隨相位的調(diào)整而產(chǎn)生的輸出時(shí)鐘的抖動(dòng)。此外，下降計(jì)數(shù)器的計(jì)數(shù)值表示輸出第二選擇電路所選擇的奇數(shù)輸出信號(hào)的反相電路。因此，通過下降計(jì)數(shù)器按照相位比較器的比較結(jié)果來進(jìn)行計(jì)數(shù)操作，可容易地調(diào)整輸出時(shí)鐘的相位。
另外，由于輸出時(shí)鐘的周期大于基準(zhǔn)時(shí)鐘的周期，因此當(dāng)輸出時(shí)鐘的相位與基準(zhǔn)時(shí)鐘的相位相一致后，輸出時(shí)鐘的相位必定從基準(zhǔn)時(shí)鐘的相位向延遲方向偏離。因此，在輸出時(shí)鐘的相位調(diào)整中，通過推進(jìn)輸出時(shí)鐘的相位，可使之與基準(zhǔn)時(shí)鐘的相位相一致。由于不需要進(jìn)行使輸出時(shí)鐘的相位延遲的調(diào)整，因此可使用使相位前移的簡易的下降計(jì)數(shù)器來進(jìn)行調(diào)整。其結(jié)果是，可降低電路規(guī)模。
在本發(fā)明的數(shù)字PLL電路的另一方式中，頻率比較器具有第一減法器。第一減法器從第一計(jì)數(shù)值中減去預(yù)定數(shù)值，并將減法計(jì)算的結(jié)果作為減法計(jì)算數(shù)值信號(hào)進(jìn)行輸出。大小比較器將減法計(jì)算數(shù)值信號(hào)作為第一計(jì)數(shù)值信號(hào)進(jìn)行接收。
大小比較器所識(shí)別的第一計(jì)數(shù)值小于從第一計(jì)數(shù)器實(shí)際輸出的第一計(jì)數(shù)值。因此，當(dāng)大小比較器判斷第一和第二計(jì)數(shù)值相一致時(shí)，輸出時(shí)鐘的頻率低于基準(zhǔn)時(shí)鐘的頻率。其結(jié)果是，當(dāng)基準(zhǔn)時(shí)鐘的周期沒有被延遲電路中的每一級(jí)反相電路的延遲時(shí)間所分割時(shí)，可以通過頻率調(diào)整來防止輸出時(shí)鐘的頻率交差基準(zhǔn)時(shí)鐘的頻率進(jìn)行振動(dòng)。即，可減少伴隨頻率的調(diào)整而產(chǎn)生的輸出時(shí)鐘的抖動(dòng)。
在本發(fā)明的數(shù)字PLL電路的另一方式中，第一基準(zhǔn)分頻器以預(yù)定的分頻比對(duì)基準(zhǔn)時(shí)鐘進(jìn)行分頻，并作為第一分頻基準(zhǔn)時(shí)鐘進(jìn)行輸出。分頻比較器具有第一計(jì)數(shù)器、第二計(jì)數(shù)器以及第二加法器。第一計(jì)數(shù)器對(duì)基準(zhǔn)時(shí)鐘進(jìn)行計(jì)數(shù)，并將計(jì)算出的數(shù)值作為第一計(jì)數(shù)值信號(hào)進(jìn)行輸出。第二計(jì)數(shù)器對(duì)輸出時(shí)鐘進(jìn)行計(jì)數(shù)，并將計(jì)算出的數(shù)值作為第二計(jì)數(shù)值信號(hào)進(jìn)行輸出。響應(yīng)第一分頻基準(zhǔn)時(shí)鐘來對(duì)第一以及第二計(jì)數(shù)器進(jìn)行復(fù)位。第二減法器求得第一計(jì)數(shù)值信號(hào)所表示的第一計(jì)數(shù)器的第一計(jì)數(shù)值和第二計(jì)數(shù)值信號(hào)所表示的第二計(jì)數(shù)器的第二計(jì)數(shù)值的差，并將所求結(jié)果作為頻率比較信號(hào)進(jìn)行輸出。
因此，僅通過分別對(duì)基準(zhǔn)時(shí)鐘和輸出時(shí)鐘的時(shí)鐘數(shù)進(jìn)行計(jì)數(shù)，并求出計(jì)算出的數(shù)值的差，即可容易地檢測出基準(zhǔn)時(shí)鐘和輸出時(shí)鐘的頻率差。
在本發(fā)明的數(shù)字PLL電路的另一方式中，當(dāng)?shù)谝缓偷诙?jì)數(shù)值相一致時(shí)，第二減法器輸出頻率一致信號(hào)。在頻率一致信號(hào)的輸出過程中，相位比較器對(duì)基準(zhǔn)時(shí)鐘和輸出時(shí)鐘的相位進(jìn)行比較。
在輸出時(shí)鐘的頻率與基準(zhǔn)時(shí)鐘的頻率相一致后，對(duì)輸出時(shí)鐘的相位進(jìn)行調(diào)整。由于對(duì)輸出時(shí)鐘的頻率以及相位分別單獨(dú)進(jìn)行調(diào)整，因此一方的調(diào)整不會(huì)影響另一方的調(diào)整。所以，可分別對(duì)輸出時(shí)鐘的頻率以及相位進(jìn)行穩(wěn)定得調(diào)整。其結(jié)果是，可易于在短時(shí)間內(nèi)使輸出時(shí)鐘的頻率和相位分別與基準(zhǔn)時(shí)鐘的頻率和相位達(dá)到一致。
在本發(fā)明的數(shù)字PLL電路的另一方式中，每當(dāng)?shù)谝缓偷诙?jì)數(shù)值相一致時(shí)，第二減法器就輸出頻率一致信號(hào)。第一基準(zhǔn)分頻器以預(yù)定的分頻比對(duì)基準(zhǔn)時(shí)鐘進(jìn)行分頻，并作為第一分頻基準(zhǔn)時(shí)鐘進(jìn)行輸出。第一基準(zhǔn)分頻器作為可變分頻器進(jìn)行動(dòng)作，其中可變分頻器響應(yīng)頻率一致信號(hào)，從而順次加大第一分頻基準(zhǔn)時(shí)鐘的周期。
因此，每當(dāng)?shù)谝灰约暗诙?jì)數(shù)值相一致，第一以及第二計(jì)數(shù)值的復(fù)位周期就會(huì)加大。由于每當(dāng)?shù)谝灰约暗诙?jì)數(shù)值相一致，第一以及第二計(jì)數(shù)值的增加部分就會(huì)加大，因此可提高頻率比較的精度。通過將基準(zhǔn)時(shí)鐘和輸出時(shí)鐘的頻率的比較時(shí)間(計(jì)數(shù)時(shí)間)依次從短時(shí)間改變?yōu)殚L時(shí)間，從而可階段性的提高頻率比較的精度。其結(jié)果是，與不改變頻率比較精度的情況相比，可使輸出時(shí)鐘的頻率在短時(shí)間內(nèi)與基準(zhǔn)時(shí)鐘的頻率相一致。
在本發(fā)明的數(shù)字PLL電路的另一方式中，第一控制電路具有第二加法器和存儲(chǔ)電路。第二加法器接收從第二減法器輸出的頻率比較信號(hào)以及第一選擇信號(hào)，并將頻率比較信號(hào)所表示的數(shù)值和第一選擇信號(hào)所表示的數(shù)值相加，將加法計(jì)算結(jié)果作為更新數(shù)值信號(hào)進(jìn)行輸出。存儲(chǔ)電路同步于第一分頻基準(zhǔn)時(shí)鐘來接收更新數(shù)值信號(hào)，并將接收的數(shù)值作為第一選擇信號(hào)進(jìn)行輸出。第一選擇信號(hào)表示輸出第一選擇電路所選擇的奇數(shù)輸出信號(hào)的反相電路。第一選擇電路將第一選擇信號(hào)作為頻率比較信號(hào)進(jìn)行接收。
存儲(chǔ)電路的數(shù)值表示輸出第一選擇電路所選擇的奇數(shù)輸出信號(hào)的反相電路。因此，通過更新存儲(chǔ)電路的數(shù)值，可容易地調(diào)整輸出時(shí)鐘的頻率。另外，由于存儲(chǔ)電路的數(shù)值被更新為在存儲(chǔ)電路的數(shù)值上加上第一與第二計(jì)數(shù)值的差而得到的數(shù)值，因此可一次對(duì)第一選擇電路所選擇的奇數(shù)輸出信號(hào)同時(shí)進(jìn)行多級(jí)切換。其結(jié)果是，可在短時(shí)間內(nèi)使輸出時(shí)鐘的頻率與基準(zhǔn)時(shí)鐘的頻率達(dá)到一致。
在本發(fā)明的數(shù)字PLL電路的另一方式中，在頻率比較器開始比較基準(zhǔn)時(shí)鐘與輸出時(shí)鐘的頻率之前，將存儲(chǔ)電路設(shè)定為一數(shù)值，該數(shù)值表示奇數(shù)編號(hào)的反相電路中的后級(jí)一側(cè)的反相電路。
因此，在頻率比較器開始頻率比較之前，頻率可變電路的反饋環(huán)比較長，且輸出時(shí)鐘的頻率為可振蕩頻率中的較低一側(cè)的頻率。此外，在通過頻率調(diào)整而改變的反相電路的連接級(jí)數(shù)的延遲時(shí)間大于頻率調(diào)整前的輸出時(shí)鐘的半周期的情況下，當(dāng)對(duì)第一選擇電路所選擇的奇數(shù)輸出信號(hào)進(jìn)行切換時(shí)，容易在輸出時(shí)鐘中產(chǎn)生狹脈沖。因此，通過增大頻率調(diào)整前的輸出時(shí)鐘的周期，可降低伴隨頻率的調(diào)整而在輸出時(shí)鐘中產(chǎn)生狹脈沖的可能性。
在本發(fā)明的數(shù)字PLL電路的另一方式中，頻率比較器具有第一加法器。第一加法器將預(yù)定數(shù)值加到第二計(jì)數(shù)值上，并將加法計(jì)算的結(jié)果作為加法計(jì)算數(shù)值信號(hào)進(jìn)行輸出。第二減法器將加法計(jì)算數(shù)值信號(hào)作為第二計(jì)數(shù)值信號(hào)進(jìn)行接收。
第二減法器所識(shí)別的第二計(jì)數(shù)值小于從第二計(jì)數(shù)器實(shí)際輸出的第二計(jì)數(shù)值。因此，當(dāng)?shù)诙p法器判斷第一和第二計(jì)數(shù)值相一致時(shí)，輸出時(shí)鐘的頻率低于基準(zhǔn)時(shí)鐘的頻率。其結(jié)果是，當(dāng)基準(zhǔn)時(shí)鐘的周期沒有被延遲電路中的每一級(jí)反相電路的延遲時(shí)間所分割時(shí)，可以通過頻率調(diào)整來防止輸出時(shí)鐘的頻率交差基準(zhǔn)時(shí)鐘的頻率進(jìn)行振動(dòng)。即，可減少伴隨頻率的調(diào)整而產(chǎn)生的輸出時(shí)鐘的抖動(dòng)。
在本發(fā)明的數(shù)字PLL電路的另一方式中，頻率比較器具有第一減法器。第一減法器從第一計(jì)數(shù)值中減去預(yù)定數(shù)值，并將減法計(jì)算的結(jié)果作為減法計(jì)算數(shù)值信號(hào)進(jìn)行輸出。第二減法器將減法計(jì)算數(shù)值信號(hào)作為第一計(jì)數(shù)值信號(hào)進(jìn)行接收。
第二減法器所識(shí)別的第一計(jì)數(shù)值小于從第一計(jì)數(shù)器實(shí)際輸出的第一計(jì)數(shù)值。因此，當(dāng)?shù)诙p法器判斷第一和第二計(jì)數(shù)值相一致時(shí)，輸出時(shí)鐘的頻率低于基準(zhǔn)時(shí)鐘的頻率。其結(jié)果是，當(dāng)基準(zhǔn)時(shí)鐘的周期沒有被延遲電路中的每一級(jí)反相電路的延遲時(shí)間所分割時(shí)，可以通過頻率調(diào)整來防止輸出時(shí)鐘的頻率交差基準(zhǔn)時(shí)鐘的頻率進(jìn)行振動(dòng)。即，可減少伴隨頻率的調(diào)整而產(chǎn)生的輸出時(shí)鐘的抖動(dòng)。
在本發(fā)明的數(shù)字PLL電路的另一方式中，第二基準(zhǔn)分頻器以預(yù)定的分頻比對(duì)基準(zhǔn)時(shí)鐘進(jìn)行分頻，并作為第二分頻基準(zhǔn)時(shí)鐘進(jìn)行輸出。第二控制電路具有第二升降計(jì)數(shù)器。第二升降計(jì)數(shù)器同步于第二分頻基準(zhǔn)時(shí)鐘，按照相位比較信號(hào)來進(jìn)行上升計(jì)數(shù)或下降計(jì)數(shù)，并將計(jì)算出的數(shù)值作為第二選擇信號(hào)進(jìn)行輸出。第二選擇信號(hào)表示對(duì)第二選擇電路所選擇的奇數(shù)輸出信號(hào)進(jìn)行輸出的反相電路。第二選擇電路將第二選擇信號(hào)作為相位比較信號(hào)進(jìn)行接收。
第二升降計(jì)數(shù)器的計(jì)數(shù)值表示輸出第二選擇電路所選擇的奇數(shù)輸出信號(hào)的反相電路。因此，通過第二升降計(jì)數(shù)器按照相位比較器的比較結(jié)果來進(jìn)行計(jì)數(shù)操作，可容易地調(diào)整輸出時(shí)鐘的相位。
在本發(fā)明的數(shù)字PLL電路的另一方式中，當(dāng)?shù)诙x擇信號(hào)所表示的第二升降計(jì)數(shù)器的計(jì)數(shù)值通過計(jì)數(shù)操作從最大值變化到最小值以及從最小值變化到最大值時(shí)，第三控制電路輸出邏輯電平反相的第三選擇信號(hào)。第三選擇電路響應(yīng)第三選擇信號(hào)的轉(zhuǎn)換邊沿，交替輸出輸出時(shí)鐘被反相了的反相輸出時(shí)鐘以及輸出時(shí)鐘。頻率比較器以及相位比較器將從第三選擇電路輸出的時(shí)鐘作為輸出時(shí)鐘進(jìn)行接收。
輸出時(shí)鐘的相位響應(yīng)第三選擇信號(hào)的轉(zhuǎn)換邊沿來進(jìn)行反相。因此，當(dāng)?shù)诙涤?jì)數(shù)器的計(jì)數(shù)值從最大值變化到最小值時(shí)，通過對(duì)輸出時(shí)鐘的相位進(jìn)行反相，可使輸出時(shí)鐘的相位遲于與第二升降計(jì)數(shù)器的計(jì)數(shù)值的最大值相對(duì)應(yīng)的相位。此外，當(dāng)?shù)诙涤?jì)數(shù)器的計(jì)數(shù)值從最小值變化到最大值時(shí)，通過對(duì)輸出時(shí)鐘的相位進(jìn)行反相，可使輸出時(shí)鐘的相位早于與第二升降計(jì)數(shù)器的計(jì)數(shù)值的最小值相對(duì)應(yīng)的相位。其結(jié)果是，可在較寬的范圍內(nèi)對(duì)輸出時(shí)鐘的相位進(jìn)行調(diào)整。
在本發(fā)明的數(shù)字PLL電路的另一方式中，第一控制電路按照頻率比較信號(hào)來輸出由多位組成的第一選擇信號(hào)，所述第一選擇信號(hào)表示對(duì)第一選擇電路所選擇的奇數(shù)輸出信號(hào)進(jìn)行輸出的反相電路。第二控制電路按照相位比較信號(hào)來輸出由多位組成的第二選擇信號(hào)，所述第二選擇信號(hào)表示對(duì)第二選擇電路所選擇的奇數(shù)輸出信號(hào)進(jìn)行輸出的反相電路。第一轉(zhuǎn)換檢測器在第一選擇信號(hào)的轉(zhuǎn)換過程中輸出第一轉(zhuǎn)換信號(hào)。第二轉(zhuǎn)換檢測器在第二選擇信號(hào)的轉(zhuǎn)換過程中輸出第二轉(zhuǎn)換信號(hào)。第一禁止電路被配置在第一選擇電路的輸出和延遲電路的輸入之間，并禁止第一選擇電路的輸出在第一轉(zhuǎn)換信號(hào)的輸出過程中傳輸給延遲電路。第二禁止電路被配置在第二選擇電路的輸出和頻率比較器以及相位比較器的輸入之間，并禁止第二選擇電路的輸出在第二轉(zhuǎn)換信號(hào)的輸出過程中傳輸給頻率比較器以及相位比較器。第一選擇電路將第一選擇信號(hào)作為頻率比較信號(hào)進(jìn)行接收。第二選擇電路將第二選擇信號(hào)作為相位比較信號(hào)進(jìn)行接收。
由于第一禁止電路禁止第一選擇電路的輸出在第一選擇信號(hào)的轉(zhuǎn)換過程中傳輸給延遲電路，因此通過第一選擇信號(hào)的轉(zhuǎn)換可防止在輸出時(shí)鐘中產(chǎn)生冒險(xiǎn)等。由于第二禁止電路禁止第二選擇電路的輸出在第二選擇信號(hào)的轉(zhuǎn)換過程中傳輸給頻率比較器以及相位比較器，因此通過第二選擇信號(hào)的轉(zhuǎn)換可防止在輸出時(shí)鐘中產(chǎn)生冒險(xiǎn)等。
在本發(fā)明的數(shù)字PLL電路的另一方式中，第三基準(zhǔn)分頻器以預(yù)定的分頻比對(duì)基準(zhǔn)時(shí)鐘進(jìn)行分頻，并作為第三分頻基準(zhǔn)時(shí)鐘進(jìn)行輸出。第一輸出分頻器以預(yù)定的分頻比對(duì)從第二選擇電路輸出的輸出時(shí)鐘進(jìn)行分頻，并作為第一分頻輸出時(shí)鐘進(jìn)行輸出。頻率比較器以及相位比較器將第三分頻基準(zhǔn)時(shí)鐘作為基準(zhǔn)時(shí)鐘進(jìn)行接收，并將第一分頻輸出時(shí)鐘作為輸出時(shí)鐘進(jìn)行接收。
例如，若將第三基準(zhǔn)分頻器和第一輸出分頻器的分頻比分別設(shè)為1/K、1/L，則當(dāng)L＜K成立時(shí)，可用任意數(shù)值對(duì)輸出時(shí)鐘進(jìn)行分頻。當(dāng)L＞K成立時(shí)，可用任意數(shù)值對(duì)輸出時(shí)鐘進(jìn)行倍頻。此外，當(dāng)L＝K成立時(shí)，即使基準(zhǔn)時(shí)鐘的頻率高于頻率比較器和相位比較器的可進(jìn)行比較的頻率上限，也可使輸出時(shí)鐘的頻率和相位分別與基準(zhǔn)時(shí)鐘的頻率和相位相一致。
在本發(fā)明的數(shù)字PLL電路的另一方式中，第二輸出分頻器以預(yù)定的分頻比對(duì)從第二選擇電路中輸出的輸出時(shí)鐘進(jìn)行分頻，并作為第二分頻輸出時(shí)鐘進(jìn)行輸出。第三輸出分頻器以預(yù)定的分頻比對(duì)第二分頻輸出時(shí)鐘進(jìn)行分頻，并作為輸出時(shí)鐘進(jìn)行輸出。第一輸出分頻器將第二分頻輸出時(shí)鐘作為輸出時(shí)鐘進(jìn)行接收。
由此，由于增加了可調(diào)整輸出時(shí)鐘的頻率的分頻器，因此，例如，若將第二以及第三輸出分頻器的分頻比分別設(shè)為1/M、1/N，則當(dāng)L·M＜K·N成立時(shí)，可以較高的精度對(duì)輸出時(shí)鐘進(jìn)行分頻。當(dāng)L·M＞K·N成立時(shí)，可以較高的精度對(duì)輸出時(shí)鐘進(jìn)行倍頻。此外，當(dāng)L·M＝K·N成立時(shí)，即使基準(zhǔn)時(shí)鐘的頻率高于頻率比較器和相位比較器的可進(jìn)行比較的頻率上限，也可使輸出時(shí)鐘的頻率和相位分別與基準(zhǔn)時(shí)鐘的頻率和相位相一致。
在本發(fā)明的數(shù)字PLL電路的另一方式中，頻率比較器對(duì)基準(zhǔn)時(shí)鐘以及按照基準(zhǔn)時(shí)鐘而產(chǎn)生的輸出時(shí)鐘的頻率進(jìn)行比較，并輸出表示比較結(jié)果的頻率比較信號(hào)。頻率可變電路具有延遲電路和第一選擇電路。延遲電路具有多個(gè)被串聯(lián)連接的反相電路。第一選擇電路按照頻率比較信號(hào)來選擇從奇數(shù)編號(hào)的反相電路中輸出的奇數(shù)輸出信號(hào)中的任一個(gè)，并作為反饋信號(hào)反饋到延遲電路的輸入中。因此，可按照頻率比較器的比較結(jié)果對(duì)反饋信號(hào)的頻率進(jìn)行修改。相位比較器對(duì)基準(zhǔn)時(shí)鐘以及輸出時(shí)鐘的相位進(jìn)行比較，并輸出表示比較結(jié)果的相位比較信號(hào)。第二升降計(jì)數(shù)器同步于基準(zhǔn)時(shí)鐘，按照相位比較信號(hào)來進(jìn)行上升計(jì)數(shù)或下降計(jì)數(shù)，并將計(jì)算出的數(shù)值作為第二選擇信號(hào)進(jìn)行輸出。當(dāng)?shù)诙x擇信號(hào)所表示的第二升降計(jì)數(shù)器的計(jì)數(shù)值通過計(jì)數(shù)操作從最大值變化到最小值以及從最小值變化到最大值時(shí)，第三控制電路輸出邏輯電平反相的第三選擇信號(hào)。第四選擇電路接收從偶數(shù)編號(hào)的反相電路中輸出的偶數(shù)輸出信號(hào)以及所述奇數(shù)輸出信號(hào)，并在第三選擇信號(hào)為第一邏輯電平期間，按照第二選擇信號(hào)來選擇奇數(shù)輸出信號(hào)中的任一個(gè)，并作為輸出時(shí)鐘進(jìn)行輸出，而在第三選擇信號(hào)為第二邏輯電平期間，按照第二選擇信號(hào)來選擇偶數(shù)輸出信號(hào)中的任一個(gè)，并作為輸出時(shí)鐘進(jìn)行輸出。因此，可按照相位比較器的比較結(jié)果來改變輸出時(shí)鐘的相位。
通過調(diào)整構(gòu)成反饋環(huán)的反相電路的連接級(jí)數(shù)，頻率可變電路可作為改變輸出時(shí)鐘的頻率的可變振蕩器來發(fā)揮功能。因此，不需要單獨(dú)形成振蕩器以及對(duì)由振蕩器輸出的時(shí)鐘的頻率進(jìn)行改變的電路，從而可降低電路規(guī)模。另外，由于延遲電路可通用于輸出時(shí)鐘的頻率調(diào)整以及相位調(diào)整這兩方面中，因此可降低電路規(guī)模。
輸出時(shí)鐘的相位響應(yīng)第三選擇信號(hào)的轉(zhuǎn)換邊沿來進(jìn)行反相。因此，當(dāng)?shù)诙涤?jì)數(shù)器的計(jì)數(shù)值從最大值變化到最小值時(shí)，通過對(duì)輸出時(shí)鐘的相位進(jìn)行反相，可使輸出時(shí)鐘的相位遲于與第二升降計(jì)數(shù)器的計(jì)數(shù)值的最大值相對(duì)應(yīng)的相位。此外，當(dāng)?shù)诙涤?jì)數(shù)器的計(jì)數(shù)值從最小值變化到最大值時(shí)，通過對(duì)輸出時(shí)鐘的相位進(jìn)行反相，可使輸出時(shí)鐘的相位早于與第二升降計(jì)數(shù)器的計(jì)數(shù)值的最小值相對(duì)應(yīng)的相位。其結(jié)果是，可在較寬的范圍內(nèi)對(duì)輸出時(shí)鐘的相位進(jìn)行調(diào)整。


圖1是示出以往的數(shù)字PLL電路的框圖；圖2是示出本發(fā)明的數(shù)字PLL電路的第一實(shí)施方式的框圖；圖3是詳細(xì)示出第一實(shí)施方式中的頻率比較器和第一控制電路的框圖；圖4是詳細(xì)示出第一實(shí)施方式中的相位比較器和第二控制電路的框圖；圖5是示出第一實(shí)施方式中的第一以及第二選擇電路的一個(gè)示例的框圖；
圖6是示出本發(fā)明的數(shù)字PLL電路的第二實(shí)施方式的框圖；圖7是詳細(xì)示出第二實(shí)施方式中的頻率比較器以及第一控制電路的框圖；圖8是示出本發(fā)明的數(shù)字PLL電路的第三實(shí)施方式的框圖；圖9是示出本發(fā)明的數(shù)字PLL電路的第四實(shí)施方式的框圖；圖10是示出本發(fā)明的數(shù)字PLL電路的第五實(shí)施方式的框圖；圖11是示出本發(fā)明的數(shù)字PLL電路的第六實(shí)施方式的框圖；圖12是詳細(xì)示出第六實(shí)施方式中的頻率比較器的框圖；圖13是詳細(xì)示出第六實(shí)施方式中的相位比較器以及第二控制電路的框圖；圖14是示出本發(fā)明的數(shù)字PLL電路的第七實(shí)施方式的框圖；圖15是詳細(xì)示出第七實(shí)施方式中的頻率比較器的框圖；圖16是示出本發(fā)明的數(shù)字PLL電路的第八實(shí)施方式的框圖；圖17是詳細(xì)示出第八實(shí)施方式中的頻率比較器的框圖；圖18是示出本發(fā)明的數(shù)字PLL電路的第九實(shí)施方式的框圖；圖19是詳細(xì)示出第九實(shí)施方式中的頻率比較器的框圖；圖20是示出本發(fā)明的數(shù)字PLL電路的第十實(shí)施方式的框圖；圖21是示出本發(fā)明的數(shù)字PLL電路的第十一實(shí)施方式的框圖；圖22是示出本發(fā)明的數(shù)字PLL電路的第十二實(shí)施方式的框圖。
具體實(shí)施例方式
下面利用附圖對(duì)本發(fā)明的實(shí)施方式進(jìn)行說明。圖中粗線表示的信號(hào)由多位構(gòu)成。
圖2示出了本發(fā)明的數(shù)字PLL電路的第一實(shí)施方式。
數(shù)字PLL電路100包括頻率比較器110、第一控制電路112、環(huán)形振蕩器114(頻率可變電路)、相位比較器120、第二控制電路122、第二選擇電路128、第一基準(zhǔn)分頻器150以及第二基準(zhǔn)分頻器152。
頻率比較器110將基準(zhǔn)時(shí)鐘CKB以及按照基準(zhǔn)時(shí)鐘CKB從第二選擇電路128輸出的輸出時(shí)鐘CKO的頻率與第一分頻基準(zhǔn)時(shí)鐘CKDB1進(jìn)行同步比較，并輸出表示比較結(jié)果的頻率比較信號(hào)UP1、DN1。當(dāng)基準(zhǔn)時(shí)鐘CKB與輸出時(shí)鐘CKO的頻率差在預(yù)定范圍內(nèi)時(shí)，頻率比較器110判定兩個(gè)時(shí)鐘的頻率一致，并輸出頻率一致信號(hào)MATCH。
第一控制電路12按照頻率比較信號(hào)UP1、DN1與第一分頻基準(zhǔn)時(shí)鐘CKDB1同步輸出多位的第一選擇信號(hào)SEL1。第一選擇信號(hào)SEL1表示輸出第一選擇電路118所選擇的奇數(shù)輸出信號(hào)ODD(ODD0～ODDn)的緩沖器BUF(BUF0～BUFn)。在圖3中詳細(xì)地對(duì)頻率比較器110以及第一控制電路112進(jìn)行說明。
環(huán)形振蕩器114具有延遲電路116以及第一選擇電路118。延遲電路116由反相器INVF(反相電路)和緩沖器BUF(BUF0～BUFn)串聯(lián)連接而成。各緩沖器BUF由兩個(gè)反相器串聯(lián)構(gòu)成。第一選擇電路118按照第一選擇信號(hào)SEL1來選擇由緩沖器BUF輸出的奇數(shù)輸出信號(hào)ODD(ODD0～ODDn)中的任一信號(hào)，并作為反饋信號(hào)RT反饋到作為延遲電路116的輸入的反相器INVF的輸入。反饋環(huán)通常由奇數(shù)級(jí)的反相器列構(gòu)成。據(jù)此，通過調(diào)整構(gòu)成反饋環(huán)的緩沖器BUF的連接級(jí)數(shù)，環(huán)形振蕩器114可作為對(duì)輸出時(shí)鐘CKO的頻率進(jìn)行改變的可變振蕩器進(jìn)行動(dòng)作。因此，不需要單獨(dú)形成振蕩器以及對(duì)由振蕩器輸出的時(shí)鐘的頻率進(jìn)行改變的電路，從而降低電路規(guī)模。
在頻率一致信號(hào)MATCH的輸出過程中，相位比較器120對(duì)基準(zhǔn)時(shí)鐘CKB以及輸出時(shí)鐘CKO的相位進(jìn)行比較，并輸出表示比較結(jié)果的相位比較信號(hào)UP2、DN2。
第二控制電路122按照相位比較信號(hào)UP2、DN2與第二分頻基準(zhǔn)時(shí)鐘CKDB2同步輸出多位的第二選擇信號(hào)SEL2。第二選擇信號(hào)SEL2表示輸出第二選擇電路128所選擇的奇數(shù)輸出信號(hào)ODD(ODD0～ODDn)的緩沖器BUF(BUF0～BUFn)。在圖4中詳細(xì)地對(duì)相位比較器120以及第二控制電路122進(jìn)行說明。
第二選擇電路128按照第二選擇信號(hào)SEL2來選擇奇數(shù)輸出信號(hào)ODD(ODD0～ODDn)中的任一信號(hào)，并作為輸出時(shí)鐘CKO進(jìn)行輸出。在圖5中詳細(xì)地對(duì)第一選擇電路118以及第二選擇電路128進(jìn)行說明。
第一基準(zhǔn)分頻器150以預(yù)定的分頻比對(duì)基準(zhǔn)時(shí)鐘CKB進(jìn)行分頻，并作為第一分頻基準(zhǔn)時(shí)鐘CKDB1進(jìn)行輸出。
第二基準(zhǔn)分頻器152以預(yù)定的分頻比對(duì)基準(zhǔn)時(shí)鐘CKB進(jìn)行分頻，并作為第二分頻基準(zhǔn)時(shí)鐘CKDB2進(jìn)行輸出。
圖3詳細(xì)示出了第一實(shí)施方式中的頻率比較器110以及第一控制電路112。
頻率比較器110具有第一計(jì)數(shù)器C1、第二計(jì)數(shù)器C2、復(fù)位生成器RSTG以及大小比較器MC。
第一計(jì)數(shù)器C1對(duì)基準(zhǔn)時(shí)鐘CKB的時(shí)鐘數(shù)進(jìn)行計(jì)數(shù)，并將計(jì)得的數(shù)值作為多位的第一計(jì)數(shù)值信號(hào)CNT1進(jìn)行輸出。
第二計(jì)數(shù)器C2對(duì)輸出時(shí)鐘CKO的時(shí)鐘數(shù)進(jìn)行計(jì)數(shù)，并將計(jì)得的數(shù)值作為多位的第二計(jì)數(shù)值信號(hào)CNT2進(jìn)行輸出。
復(fù)位生成器RSTG對(duì)第一分頻基準(zhǔn)時(shí)鐘CKDB1的上升沿進(jìn)行檢測，并輸出作為脈沖信號(hào)的復(fù)位信號(hào)RST。第一計(jì)數(shù)器C1以及第二計(jì)數(shù)器C2響應(yīng)復(fù)位信號(hào)RST進(jìn)行復(fù)位。例如，第一計(jì)數(shù)器C1以及第二計(jì)數(shù)器C2響應(yīng)復(fù)位信號(hào)RST，從而所有的位復(fù)位為“0”。
大小比較器MC將第一計(jì)數(shù)值信號(hào)CNT1所表示的第一計(jì)數(shù)器C1的第一計(jì)數(shù)值與第二計(jì)數(shù)值信號(hào)CNT2所表示的第二計(jì)數(shù)器C2的第二計(jì)數(shù)值進(jìn)行比較，并將比較結(jié)果作為頻率比較信號(hào)UP1、DN1進(jìn)行輸出。例如，當(dāng)?shù)谝挥?jì)數(shù)值小于第二計(jì)數(shù)值時(shí)，頻率比較信號(hào)UP1、DN1被分別固定為“邏輯1”、“邏輯0”。當(dāng)?shù)谝挥?jì)數(shù)值大于第二計(jì)數(shù)值時(shí)，頻率比較信號(hào)UP1、DN1被分別固定為“邏輯0”、“邏輯1”。當(dāng)?shù)谝挥?jì)數(shù)值與第二計(jì)數(shù)值一致時(shí)，頻率比較信號(hào)UP1、DN1同被固定為“邏輯0”。
當(dāng)?shù)谝挥?jì)數(shù)值與第二計(jì)數(shù)值相一致時(shí)，大小比較器MC輸出頻率一致信號(hào)MATCH。例如通過使頻率比較信號(hào)UP1、DN1的邏輯或的非信號(hào)與第一分頻基準(zhǔn)時(shí)鐘CKDB1的上升沿同步來產(chǎn)生頻率一致信號(hào)MATCH。當(dāng)?shù)谝挥?jì)數(shù)值與第二計(jì)數(shù)值相一致時(shí)，頻率一致信號(hào)MATCH被固定為“邏輯1”。當(dāng)?shù)谝挥?jì)數(shù)值與第二計(jì)數(shù)值不一致時(shí)，頻率一致信號(hào)MATCH被固定為“邏輯0”。
第一控制電路112具有第一升降計(jì)數(shù)器UDC1。第一升降計(jì)數(shù)器UDC1同步于第一分頻基準(zhǔn)時(shí)鐘CKDB1，按照頻率比較信號(hào)UP1、DN1進(jìn)行上升計(jì)數(shù)或下降計(jì)數(shù)，并將計(jì)得的數(shù)值作為第一選擇信號(hào)SEL1進(jìn)行輸出。例如，當(dāng)頻率比較信號(hào)UP1為“邏輯1”時(shí)，第一升降計(jì)數(shù)器UDC1同步于第一分頻基準(zhǔn)時(shí)鐘CKDB1的上升沿來進(jìn)行上升計(jì)數(shù)。當(dāng)頻率比較信號(hào)DN1為“邏輯1”時(shí)，第一升降計(jì)數(shù)器UDC1同步于第一分頻基準(zhǔn)時(shí)鐘CKDB1的上升沿來進(jìn)行下降計(jì)數(shù)。當(dāng)頻率比較信號(hào)UP1、DN1同為“邏輯0”時(shí)，第一升降計(jì)數(shù)器UDC1不進(jìn)行計(jì)數(shù)操作。
由此，第一選擇電路118按照頻率比較器110的比較結(jié)果，對(duì)所選擇的奇數(shù)輸出信號(hào)ODD一級(jí)級(jí)地進(jìn)行切換。具體來說，當(dāng)輸出時(shí)鐘CKO的頻率高于基準(zhǔn)時(shí)鐘CKB的頻率時(shí)，第一上升下降計(jì)數(shù)器UDC1進(jìn)行上升計(jì)數(shù)。由此，第一選擇信號(hào)SEL1所表示的數(shù)值增大1。即，第一選擇電路118將所選擇的奇數(shù)輸出信號(hào)ODD向后級(jí)方向(圖2的延遲電路116的左方向)切換一級(jí)。當(dāng)輸出時(shí)鐘CKO的頻率低于基準(zhǔn)時(shí)鐘CKB的頻率時(shí)，第一上升下降計(jì)數(shù)器UDC1進(jìn)行下降計(jì)數(shù)。由此，第一選擇信號(hào)SEL1所表示的數(shù)值減小1。即，第一選擇電路118將選擇的奇數(shù)輸出信號(hào)ODD向前級(jí)方向切換一級(jí)。
此外，在頻率比較器110對(duì)基準(zhǔn)時(shí)鐘CKB和輸出時(shí)鐘CKO的頻率開始進(jìn)行比較之前(例如數(shù)字PLL電路100電源接通時(shí))，將第一上升下降計(jì)數(shù)器UDC1設(shè)定為與圖2所示的末級(jí)的緩沖器BUFn相對(duì)應(yīng)的數(shù)值，并預(yù)先輸出表示緩沖器BUFn的第一選擇信號(hào)SEL1。即，第一選擇電路118預(yù)先選擇奇數(shù)輸出信號(hào)ODDn。因此，輸出時(shí)鐘CKO的頻率被預(yù)先設(shè)定為可振蕩的頻率中的最低頻率。
圖4詳細(xì)示出了第一實(shí)施方式中的相位比較器120以及第二控制電路122。
相位比較器120包括第一分頻器DV1、第二分頻器DV2以及相位比較電路PC。
第一分頻器DV1以預(yù)定的分頻比對(duì)基準(zhǔn)時(shí)鐘CKB進(jìn)行分頻，并作為第一分頻時(shí)鐘CKD1進(jìn)行輸出。
第二分頻器DV2以與第一分頻器DV1相同的分頻比對(duì)輸出時(shí)鐘CKO進(jìn)行分頻，并作為第二分頻時(shí)鐘CKD2進(jìn)行輸出。
在頻率一致信號(hào)MATCH的輸出過程中(例如，當(dāng)頻率一致信號(hào)MATCH為“邏輯1”時(shí))，相位比較電路PC對(duì)第一分頻時(shí)鐘CKD1與第二分頻時(shí)鐘CKD2的相位進(jìn)行比較，并將比較結(jié)果作為相位比較信號(hào)UP2、DN2進(jìn)行輸出。例如，當(dāng)?shù)诙诸l時(shí)鐘CKD2的相位早于第一分頻時(shí)鐘CKD1的相位時(shí)，相位比較信號(hào)UP2、DN2被分別固定為“邏輯1”、“邏輯0”。當(dāng)?shù)诙诸l時(shí)鐘CKD2的相位遲于第一分頻時(shí)鐘CKD1的相位時(shí)，相位比較信號(hào)UP2、DN2被分別固定為“邏輯0”、“邏輯1”。當(dāng)?shù)谝环诸l時(shí)鐘CKD1與第二分頻時(shí)鐘CKD2的相位相一致時(shí)，相位比較信號(hào)UP2、DN2被共同固定為“邏輯0”。由于對(duì)第一分頻時(shí)鐘與第二分頻時(shí)鐘的相位進(jìn)行比較，所以相位比較電路PC降低了相位比較的頻率。從而減少了伴隨相位的調(diào)整而產(chǎn)生的輸出時(shí)鐘CKO的抖動(dòng)。此外，通過降低相位比較的頻率可以減少安裝了數(shù)字PLL電路100的半導(dǎo)體集成電路的耗電量。
第二控制電路122具有第二升降計(jì)數(shù)器UDC2。第二升降計(jì)數(shù)器UDC2同步于第二分頻基準(zhǔn)時(shí)鐘CKDB2來響應(yīng)相位比較信號(hào)UP2、DN2進(jìn)行上升計(jì)數(shù)或下降計(jì)數(shù)，并將計(jì)算出的數(shù)值作為第二選擇信號(hào)SEL2進(jìn)行輸出。例如，當(dāng)相位比較信號(hào)UP2為“邏輯1”時(shí)，第二升降計(jì)數(shù)器UDC2同步于第二分頻基準(zhǔn)時(shí)鐘CKDB2的上升沿來進(jìn)行上升計(jì)數(shù)。當(dāng)相位比較信號(hào)DN2為“邏輯1”時(shí)，第二升降計(jì)數(shù)器UDC2同步于第二分頻基準(zhǔn)時(shí)鐘CKDB2的上升沿來進(jìn)行下降計(jì)數(shù)。當(dāng)相位比較信號(hào)UP2、DN2同為“邏輯0”時(shí)，第二升降計(jì)數(shù)器UDC2不進(jìn)行計(jì)數(shù)操作。
由此，第二選擇電路128按照相位比較器120的比較結(jié)果對(duì)所選擇的奇數(shù)輸出信號(hào)ODD一級(jí)級(jí)地進(jìn)行切換。具體來說，當(dāng)輸出時(shí)鐘CKO的相位早于基準(zhǔn)時(shí)鐘CKB的相位時(shí)，第二升降計(jì)數(shù)器UDC2進(jìn)行上升計(jì)數(shù)。由此，第二選擇信號(hào)SEL2所表示的數(shù)值增大1。即，第二選擇電路128將所選擇的奇數(shù)輸出信號(hào)ODD向后級(jí)方向切換一級(jí)。當(dāng)輸出時(shí)鐘CKO的相位遲于基準(zhǔn)時(shí)鐘CKB的相位時(shí)，第二升降計(jì)數(shù)器UDC2行下降計(jì)數(shù)。由此，第二選擇信號(hào)SEL2表示的數(shù)值減小1。即，第二選擇電路128將所選擇的奇數(shù)輸出信號(hào)ODD向前級(jí)方向切換一級(jí)。
圖5示出了第一實(shí)施方式中的第一選擇電路118以及第二選擇電路128的一個(gè)示例。
第一選擇電路118包括第一譯碼器DEC1、邏輯與電路ANDF(ANDF0～ANDFn)以及邏輯或電路ORF。
第一譯碼器DEC1對(duì)從圖2所示的第一控制電路112輸出的第一選擇信號(hào)SEL1進(jìn)行譯碼，并輸出n位的譯碼信號(hào)FD(FD0～FDn)。例如，在譯碼信號(hào)FD中，與第一選擇信號(hào)SEL1所示的值相對(duì)應(yīng)的位被固定為“邏輯1”。在譯碼信號(hào)FD中，除與第一選擇信號(hào)SEL1所示的值相對(duì)應(yīng)的位的以外的位被固定為“邏輯0”。
各邏輯與電路ANDF對(duì)譯碼信號(hào)FD以及奇數(shù)輸出信號(hào)ODD所對(duì)應(yīng)的每一位進(jìn)行邏輯與，并輸出計(jì)算結(jié)果。邏輯或電路ORF對(duì)分別從邏輯與電路ANDF輸出的邏輯與結(jié)果進(jìn)行邏輯或，并將運(yùn)算結(jié)果作為反饋信號(hào)RT進(jìn)行輸出。由此，第一選擇電路118按照第一選擇信號(hào)SEL1對(duì)選擇的奇數(shù)輸出信號(hào)ODD進(jìn)行切換。因此，按照第一選擇信號(hào)SEL1來控制環(huán)形振蕩器114中的反饋環(huán)所包含的緩沖器BUF的級(jí)數(shù)。即，按照頻率比較器110的比較結(jié)果來調(diào)整反饋信號(hào)RT的頻率。
第二選擇電路128具有第二譯碼器DEC2、邏輯與電路ANDP(ANDP0～ANDPn)以及邏輯或電路ORP。
第二譯碼器DEC1對(duì)從第二控制電路122輸出的第二選擇信號(hào)SEL2進(jìn)行譯碼，并輸出n位的譯碼信號(hào)PD(PD0～PDn)。例如，在譯碼信號(hào)PD中，與第二選擇信號(hào)SEL2所示的值相對(duì)應(yīng)的位被固定為“邏輯1”。在譯碼信號(hào)FD中，除了與第二選擇信號(hào)SEL2所示的值相對(duì)應(yīng)的位以外的位被固定為“邏輯0”。
各邏輯與電路ANDP對(duì)譯碼信號(hào)PD以及奇數(shù)輸出信號(hào)ODD所對(duì)應(yīng)的每一位進(jìn)行邏輯與，并輸出計(jì)算結(jié)果。邏輯或電路ORP對(duì)分別從邏輯與電路ANDP輸出的邏輯與的結(jié)果進(jìn)行邏輯或，并將運(yùn)算結(jié)果作為輸出時(shí)鐘CKO進(jìn)行輸出。由此，第二選擇電路128按照第二選擇信號(hào)SEL2對(duì)所選擇的奇數(shù)輸出信號(hào)ODD進(jìn)行切換。因此，按照第二選擇信號(hào)SEL2來控制從第一選擇電路118的輸出到第二選擇電路128的輸入的路徑所包含的緩沖器BUF的級(jí)數(shù)。即，按照相位比較器120的比較結(jié)果來調(diào)整輸出時(shí)鐘CKO的相位。此外，由于沒有包含在環(huán)形振蕩器114的反饋環(huán)中的緩沖器BUF也被用于輸出時(shí)鐘CKO的相位調(diào)整，因此可有效利用延遲電路116中的緩沖器BUF。
通過以上結(jié)構(gòu)，可將延遲電路116通用于輸出時(shí)鐘CKO的頻率調(diào)整以及相位調(diào)整這兩方面中，因此可降低數(shù)字PLL電路100的電路規(guī)模。
在這里，利用具體示例對(duì)第一實(shí)施方式的操作進(jìn)行說明。
例如，基準(zhǔn)時(shí)鐘CKB和輸出時(shí)鐘CKO的頻率分別設(shè)為100MHz(周期10ns)、50MHz(周期20ns)。第一基準(zhǔn)分頻器150的分頻比設(shè)為1/16。即，對(duì)基準(zhǔn)時(shí)鐘CKB和輸出時(shí)鐘CKO的頻率進(jìn)行比較的周期為160ns。第二基準(zhǔn)分頻器152、第一分頻器DV1以及第二分頻器DV2的分頻比同為1/16。即，對(duì)基準(zhǔn)時(shí)鐘CKB和輸出時(shí)鐘CKO的相位進(jìn)行比較的周期為160ns。緩沖器BUF的每一級(jí)的延遲時(shí)間為0.1ns。第一選擇電路118設(shè)為選擇第x個(gè)奇數(shù)輸出信號(hào)ODDx。第二選擇電路128設(shè)為選擇第y個(gè)奇數(shù)輸出信號(hào)ODDy。
首先，為了使輸出時(shí)鐘CKO的頻率與基準(zhǔn)時(shí)鐘CKB的頻率相一致而對(duì)輸出時(shí)鐘CKO的頻率進(jìn)行調(diào)整。
在頻率比較器110中，第一計(jì)數(shù)器C1和第二計(jì)數(shù)器C2響應(yīng)復(fù)位信號(hào)RST將所有的位復(fù)位為“0”。之后，第一計(jì)數(shù)器C1在再次復(fù)位之前對(duì)基準(zhǔn)時(shí)鐘CKB進(jìn)行16次計(jì)數(shù)操作。因此，第一計(jì)數(shù)值被計(jì)數(shù)到“16”。此外，第二計(jì)數(shù)器C2在再次復(fù)位之前對(duì)輸出時(shí)鐘CKO進(jìn)行8次計(jì)數(shù)操作。第二計(jì)數(shù)值被計(jì)數(shù)到“8”。此時(shí)，大小比較器MC判定第一計(jì)數(shù)值大于第二計(jì)數(shù)值，并將頻率輸出信號(hào)UP1、DN1分別固定為“邏輯0”、“邏輯1”。此外，由于第一和第二計(jì)數(shù)值不一致，因此頻率一致信號(hào)MATCH被固定為“邏輯0”。
由于頻率比較信號(hào)DN1為“邏輯1”，因此第一升降計(jì)數(shù)器UDC1同步于第一分頻基準(zhǔn)時(shí)鐘CKDB1的上升沿來進(jìn)行計(jì)數(shù)。因此，第一升降計(jì)數(shù)器UDC1的計(jì)數(shù)值從x改變?yōu)閤-1。即，第一選擇信號(hào)SEL1所示的值從x改變?yōu)閤-1。
第一選擇電路118將選擇的奇數(shù)輸出信號(hào)ODD從奇數(shù)輸出信號(hào)ODDx切換為奇數(shù)輸出信號(hào)ODDx-1。由此，輸出時(shí)鐘CKO的周期減小為19.8ns。即，輸出時(shí)鐘CKO的頻率升高到大約50.51MHz。
由于基準(zhǔn)時(shí)鐘CKB與輸出時(shí)鐘CKO的周期差(頻率差)為10ns，因而通過實(shí)施50次上述的頻率調(diào)整來使第一和第二計(jì)數(shù)值相一致。因此，輸出時(shí)鐘CKO的頻率與基準(zhǔn)時(shí)鐘CKB的頻率一致。即，輸出時(shí)鐘CKO的頻率被鎖定。此時(shí)，頻率一致信號(hào)MATCH被固定為“邏輯1”。
在輸出時(shí)鐘CKO的頻率與基準(zhǔn)時(shí)鐘CKB的頻率相一致后，為了使輸出時(shí)鐘CKO的相位與基準(zhǔn)時(shí)鐘CKB的相位相一致而對(duì)輸出時(shí)鐘CKO的相位進(jìn)行調(diào)整。另外在這里，輸出時(shí)鐘CKO的頻率與基準(zhǔn)時(shí)鐘CKB的頻率相一致時(shí)，輸出時(shí)鐘CKO的相位要遲于基準(zhǔn)時(shí)鐘CKB的相位。
在相位比較器120中，相位比較電路PC判斷第二分頻時(shí)鐘CKD2的相位遲于第一分頻時(shí)鐘CKD1的相位，并將相位比較信號(hào)UP2、DN2分別固定為“邏輯0”、“邏輯1”。
由于相位比較信號(hào)DN2為“邏輯1”，因此第二升降計(jì)數(shù)器UDC2同步于第二分頻基準(zhǔn)時(shí)鐘CKDB2的上升沿來進(jìn)行計(jì)數(shù)。因此，第二升降計(jì)數(shù)器UDC2的計(jì)數(shù)值從y改變?yōu)閥-1。即，第二選擇信號(hào)SEL2所示的值從y改變?yōu)閥-1。
第二選擇電路128將選擇的奇數(shù)輸出信號(hào)ODD從奇數(shù)輸出信號(hào)ODDy切換為奇數(shù)輸出信號(hào)ODDy-1。由此，輸出時(shí)鐘CKO的相位早了0.1ns。通過使輸出時(shí)鐘CKO的相位前進(jìn)0.1ns，將基準(zhǔn)時(shí)鐘CKB和輸出時(shí)鐘CKO的相位差減小0.1ns。
由于基準(zhǔn)時(shí)鐘CKB的頻率為100MHz，所以基準(zhǔn)時(shí)鐘CKB和輸出時(shí)鐘CKO的相位差最高為10ns(1周期)。因此，通過實(shí)施最高100次上述的相位調(diào)整來使輸出時(shí)鐘CKO的相位與基準(zhǔn)時(shí)鐘CKB的相位相一致。
并且，在輸出時(shí)鐘CKO的頻率與基準(zhǔn)時(shí)鐘CKB的頻率相一致后(包括相位調(diào)整過程中)還繼續(xù)實(shí)施頻率調(diào)整。因此，當(dāng)輸出時(shí)鐘CKO的頻率錯(cuò)開基準(zhǔn)時(shí)鐘CKB的頻率時(shí)，再次實(shí)施所述的輸出時(shí)鐘CKO的頻率調(diào)整。此時(shí)，頻率一致信號(hào)MATCH從“邏輯1”轉(zhuǎn)變?yōu)楸硎绢l率不一致的“邏輯0”。此外，在輸出時(shí)鐘CKO的相位與基準(zhǔn)時(shí)鐘CKB的相位相一致后還繼續(xù)實(shí)施相位調(diào)整。因此，當(dāng)輸出時(shí)鐘CKO的相位錯(cuò)開基準(zhǔn)時(shí)鐘CKB的相位時(shí)，再次實(shí)施所述的輸出時(shí)鐘CKO的相位調(diào)整。
在第一實(shí)施方式中可得到下面的效果。
通過對(duì)構(gòu)成反饋環(huán)的緩沖器BUF的連接級(jí)數(shù)進(jìn)行調(diào)整，環(huán)形振蕩器114可作為對(duì)輸出時(shí)鐘CKO的頻率進(jìn)行改變的可變振蕩器來發(fā)揮功能。此外，可將延遲電路116通用于輸出時(shí)鐘CKO的頻率調(diào)整以及相位調(diào)整這兩方面中。因此可降低電路規(guī)模。
在輸出時(shí)鐘CKO的頻率與基準(zhǔn)時(shí)鐘CKB的頻率相一致后，對(duì)輸出時(shí)鐘CKO的相位進(jìn)行調(diào)整。由于對(duì)輸出時(shí)鐘CKO的頻率和相位分別單獨(dú)進(jìn)行調(diào)整，因此一方的調(diào)整不會(huì)影響到另一方的調(diào)整。因此，可分別對(duì)輸出時(shí)鐘CKO的頻率和相位穩(wěn)定地進(jìn)行調(diào)整。其結(jié)果是，可易于在短時(shí)間內(nèi)使輸出時(shí)鐘CKO的頻率和相位分別與基準(zhǔn)時(shí)鐘CKB的頻率和相位達(dá)到一致。
由于將輸出時(shí)鐘CKO的頻率預(yù)先設(shè)定為可振蕩頻率中的最低頻率，因此可以增大頻率調(diào)整前的輸出時(shí)鐘CKO的周期。此外，在通過頻率調(diào)整而改變的緩沖器BUF的連接級(jí)數(shù)的延遲時(shí)間大于頻率調(diào)整前的輸出時(shí)鐘CKO的半周期的情況下，當(dāng)對(duì)第一選擇電路118所選擇的奇數(shù)輸出信號(hào)ODD進(jìn)行切換時(shí)，在輸出時(shí)鐘CKO中易于產(chǎn)生狹脈沖(glitch)。因此，通過增大頻率調(diào)整前的輸出時(shí)鐘CKO的周期，可降低伴隨頻率的調(diào)整而在輸出時(shí)鐘CKO中產(chǎn)生狹脈沖的可能性。
為了對(duì)第一分頻時(shí)鐘CKD1與第二分頻時(shí)鐘CKD2的相位進(jìn)行比較，相位比較器120降低了相位比較的頻率。因此，減少了伴隨相位的調(diào)整而產(chǎn)生的輸出時(shí)鐘CKO的抖動(dòng)。此外，通過降低相位比較的頻率可以減少安裝數(shù)字PLL電路100的半導(dǎo)體集成電路的耗電量。
圖6示出了本發(fā)明的數(shù)字PLL電路的第二實(shí)施方式。對(duì)于與在第一實(shí)施方式中說明的要素相同的要素標(biāo)上相同的標(biāo)號(hào)，省略其詳細(xì)說明。
數(shù)字PLL電路200具有替代第一實(shí)施方式的頻率比較器110和第一控制電路112的頻率比較器210和第一控制電路212。其它結(jié)構(gòu)與第一實(shí)施方式相同。
頻率比較器210將基準(zhǔn)時(shí)鐘CKB以及按照基準(zhǔn)時(shí)鐘CKB從第二選擇電路128輸出的輸出時(shí)鐘CKO的頻率與第一分頻基準(zhǔn)時(shí)鐘CKDB1進(jìn)行同步比較，并輸出表示比較結(jié)果的多位的頻率比較信號(hào)DIFF。當(dāng)基準(zhǔn)時(shí)鐘CKB與輸出時(shí)鐘CKO的頻率差在預(yù)定范圍內(nèi)時(shí)，頻率比較器210判斷兩個(gè)時(shí)鐘的頻率一致，并輸出頻率一致信號(hào)MATCH。
第一控制電路212按照頻率比較信號(hào)DIFF與第一分頻基準(zhǔn)時(shí)鐘CKDB1同步輸出多位的第一選擇信號(hào)SEL1。
圖7詳細(xì)示出了第二實(shí)施方式中的頻率比較器210以及第一控制電路212。
頻率比較器210具有代替第一實(shí)施方式的大小比較器MC的第二減法器S2。其它結(jié)構(gòu)與第一實(shí)施方式相同。
第二減法器S2求出第一與第二計(jì)數(shù)值的差，并將所求得的差作為頻率比較信號(hào)DIFF進(jìn)行輸出。
當(dāng)?shù)谝挥?jì)數(shù)值與第二計(jì)數(shù)值相一致時(shí)，第二減法器S2輸出頻率一致信號(hào)MATCH。例如通過使頻率比較信號(hào)DIFF的所有位的邏輯或的非信號(hào)與第一分頻基準(zhǔn)時(shí)鐘CKDB1的上升沿同步來產(chǎn)生頻率一致信號(hào)MATCH。與第一實(shí)施方式相同，當(dāng)?shù)谝挥?jì)數(shù)值與第二計(jì)數(shù)值相一致時(shí)，頻率一致信號(hào)MATCH被固定為“邏輯1”。當(dāng)?shù)谝挥?jì)數(shù)值與第二計(jì)數(shù)值不一致時(shí)，頻率一致信號(hào)MATCH被固定為“邏輯0”。
第一控制電路212具有第二加法器A2和寄存器REG(存儲(chǔ)電路)。
第二加法器A2接收頻率比較信號(hào)DIFF以及第一選擇信號(hào)SEL1，將頻率比較信號(hào)DIFF所示的值加到第一選擇信號(hào)SEL1所示的值上，并將該加法計(jì)算的結(jié)果作為更新值信號(hào)RN進(jìn)行輸出。
寄存器REG與第一分頻基準(zhǔn)時(shí)鐘CKDB1同步，從而接收更新值信號(hào)RN，并將接收到的數(shù)值作為第一選擇信號(hào)SEL1進(jìn)行輸出。由此，圖5所示的第一選擇電路118按照頻率比較器210的比較結(jié)果，一次對(duì)所選擇的奇數(shù)輸出信號(hào)ODD進(jìn)行多級(jí)切換。
此外，在頻率比較器210對(duì)基準(zhǔn)時(shí)鐘CKB和輸出時(shí)鐘CKO的頻率開始進(jìn)行比較之前，將寄存器REG設(shè)定為與末級(jí)的緩沖器BUFn相對(duì)應(yīng)的數(shù)值，并預(yù)先輸出表示緩沖器BUFn的第一選擇信號(hào)SEL1。即，第一選擇電路118預(yù)先選擇奇數(shù)輸出信號(hào)ODDn。因此，輸出時(shí)鐘CKO的頻率被預(yù)先設(shè)定為可振蕩頻率中的最低頻率。
在這里，利用具體示例對(duì)第二實(shí)施方式的操作進(jìn)行簡要說明。
例如，基準(zhǔn)時(shí)鐘CKB和輸出時(shí)鐘CKO的頻率分別設(shè)為100MHz(周期10ns)、50MHz(周期20ns)。第一基準(zhǔn)分頻器150的分頻比設(shè)為1/16。即，對(duì)基準(zhǔn)時(shí)鐘CKB和輸出時(shí)鐘CKO的頻率進(jìn)行比較的周期為160ns。緩沖器BUF的每一級(jí)的延遲時(shí)間為0.1ns。第一選擇電路118設(shè)為選擇第x個(gè)奇數(shù)輸出信號(hào)ODDx。
首先，為了使輸出時(shí)鐘CKO的頻率與基準(zhǔn)時(shí)鐘CKB的頻率相一致而實(shí)施輸出時(shí)鐘CKO的頻率調(diào)整。
與第一實(shí)施方式相同，在頻率比較器210中，第一計(jì)數(shù)器C1和第二計(jì)數(shù)器C2按照復(fù)位信號(hào)RST將所有的位復(fù)位為“0”。之后，第一計(jì)數(shù)器C1在再次復(fù)位之前對(duì)基準(zhǔn)時(shí)鐘CKB進(jìn)行16次計(jì)數(shù)操作。因此，第一計(jì)數(shù)值被計(jì)數(shù)到“16”。此外，第二計(jì)數(shù)器C2在再次復(fù)位之前對(duì)輸出時(shí)鐘CKO進(jìn)行8次計(jì)數(shù)操作。因此，第二計(jì)數(shù)值被計(jì)數(shù)到“8”。此時(shí)，第二減法器S2從第二計(jì)數(shù)值中減去第一計(jì)數(shù)值，并輸出對(duì)應(yīng)于減法計(jì)算結(jié)果(-8)的頻率比較信號(hào)DIFF。此外，由于第一和第二計(jì)數(shù)值不一致，因此頻率一致信號(hào)MATCH被固定為“邏輯0”。
在第一控制電路212中，第二加法器A2將表示頻率比較信號(hào)DIFF的數(shù)值(-8)加到第一選擇信號(hào)SEL1所表示的數(shù)值(x)上，并輸出對(duì)應(yīng)于加法計(jì)算結(jié)果(x-8)的更新值信號(hào)RN。寄存器REG同步于第一分頻基準(zhǔn)時(shí)鐘CKDB1來接收更新值信號(hào)RN。即，第一選擇信號(hào)SEL1所表示的數(shù)值從x改變?yōu)閤-8。
第一選擇電路118將所選擇的奇數(shù)輸出信號(hào)ODD從奇數(shù)輸出信號(hào)ODDx切換為奇數(shù)輸出信號(hào)ODDx-8。由此，輸出時(shí)鐘CKO的周期減小為18.4ns。即，輸出時(shí)鐘CKO的頻率升高到約54.35MHz。
通過反復(fù)實(shí)施上述的頻率調(diào)整來使第一和第二計(jì)數(shù)值相一致。因此，輸出時(shí)鐘CKO的頻率與基準(zhǔn)時(shí)鐘CKB的頻率相一致。即，輸出時(shí)鐘CKO的頻率被鎖定。此時(shí)，頻率一致信號(hào)MATCH被固定為“邏輯1”。
與第一實(shí)施方式相同，在輸出時(shí)鐘CKO的頻率與基準(zhǔn)時(shí)鐘CKB的頻率相一致后，為了使輸出時(shí)鐘CKO的相位與基準(zhǔn)時(shí)鐘CKB的相位相一致而實(shí)施輸出時(shí)鐘CKO的相位調(diào)整。
并且與第一實(shí)施方式相同，在輸出時(shí)鐘CKO的頻率與基準(zhǔn)時(shí)鐘CKB的頻率相一致后(包括相位調(diào)整中)還繼續(xù)實(shí)施頻率調(diào)整。因此，當(dāng)輸出時(shí)鐘CKO的頻率錯(cuò)開基準(zhǔn)時(shí)鐘CKB的頻率時(shí)，再次實(shí)施所述的輸出時(shí)鐘CKO的頻率調(diào)整。此時(shí)，頻率一致信號(hào)MATCH從“邏輯1”轉(zhuǎn)變?yōu)椤斑壿?”。
在上述的第二實(shí)施方式中也可以得到與第一實(shí)施方式相同的效果。另外，由于寄存器REG的數(shù)值被更新為在寄存器REG的數(shù)值上加上第一與第二計(jì)數(shù)值的差而得到的數(shù)值，因此不必一級(jí)級(jí)地，而是可以一次多級(jí)地對(duì)第一選擇電路118所選擇的奇數(shù)輸出信號(hào)ODD進(jìn)行多級(jí)切換。其結(jié)果是，可在短時(shí)間內(nèi)使輸出時(shí)鐘CKO的頻率與基準(zhǔn)時(shí)鐘CKB的頻率達(dá)到一致。
圖8示出了本發(fā)明的數(shù)字PLL電路的第三實(shí)施方式。對(duì)于與在第一實(shí)施方式中說明的要素相同的要素標(biāo)上相同的標(biāo)號(hào)，省略其詳細(xì)說明。
數(shù)字PLL電路300具有用來替代第一實(shí)施方式中的第一基準(zhǔn)分頻器150的可變分頻器350(第一基準(zhǔn)分頻器)。其它結(jié)構(gòu)與第一實(shí)施方式相同。
與第一實(shí)施方式的第一基準(zhǔn)分頻器150相同，可變分頻器350以預(yù)定的分頻比對(duì)基準(zhǔn)時(shí)鐘CKB進(jìn)行分頻，并作為第一分頻基準(zhǔn)時(shí)鐘CKDB1進(jìn)行輸出。此外，可變分頻器350每接收一次頻率一致信號(hào)MATCH(高電平)，第一分頻基準(zhǔn)時(shí)鐘CKDB1的周期就依次增大。例如，可變分頻器350分別同步于頻率一致信號(hào)MATCH的上升沿來將分頻比依次改變?yōu)?/4、1/8、1/16、…。
由于在輸出時(shí)鐘CKO的頻率調(diào)整的初始階段，基準(zhǔn)時(shí)鐘CKB和輸出時(shí)鐘CKO的頻率差較大，因此可在短時(shí)間內(nèi)(時(shí)鐘數(shù)少)檢測出頻率比較器110中的第一和第二計(jì)數(shù)值的不一致。另一方面，若通過頻率調(diào)整來減小基準(zhǔn)時(shí)鐘CKB和輸出時(shí)鐘CKO的頻率差，則在檢測第一和第二計(jì)數(shù)值的不一致時(shí)就會(huì)花費(fèi)較長時(shí)間(時(shí)鐘數(shù)多)。因此，通過將基準(zhǔn)時(shí)鐘CKB和輸出時(shí)鐘CKO的頻率的比較時(shí)間(計(jì)數(shù)時(shí)間)依次從短時(shí)間改變?yōu)殚L時(shí)間，來階段性的提高頻率比較的精度。與如第一實(shí)施方式不改變頻率比較精度的情況相比，通過在初始階段降低頻率比較的精度，可使輸出時(shí)鐘CKO的頻率在短時(shí)間內(nèi)與基準(zhǔn)時(shí)鐘CKB的頻率相一致。
在上述的第三實(shí)施方式中也可以得到與第一實(shí)施方式相同的效果。另外，通過將基準(zhǔn)時(shí)鐘CKB和輸出時(shí)鐘CKO的頻率的比較時(shí)間依次從短時(shí)間改變?yōu)殚L時(shí)間，可階段性的提高頻率比較的精度。因此，可在短時(shí)間內(nèi)使輸出時(shí)鐘CKO的頻率與基準(zhǔn)時(shí)鐘CKB的頻率達(dá)到一致。
圖9示出了本發(fā)明的數(shù)字PLL電路的第四實(shí)施方式。對(duì)于與在第一、第二以及第三實(shí)施方式中說明的要素相同的要素標(biāo)上相同的標(biāo)號(hào)，省略其詳細(xì)說明。
數(shù)字PLL電路400具有替代第二實(shí)施方式的第一基準(zhǔn)分頻器150的可變分頻器350(第一基準(zhǔn)分頻器)。其它結(jié)構(gòu)與第二實(shí)施方式相同。
在上述的第四實(shí)施方式中也可以得到與第一、第二以及第三實(shí)施方式相同的效果。
圖10示出了本發(fā)明的數(shù)字PLL電路的第五實(shí)施方式。對(duì)于與在第一實(shí)施方式中說明的要素相同的要素標(biāo)上相同的標(biāo)號(hào)，省略其詳細(xì)說明。
數(shù)字PLL電路500被如下構(gòu)成在第一實(shí)施方式中加上反相器INVP、第三控制電路532以及第三選擇電路538。其它結(jié)構(gòu)與第一實(shí)施方式相同。
當(dāng)?shù)诙x擇信號(hào)SEL2表示的第二升降計(jì)數(shù)器UDC2(圖4)的計(jì)數(shù)值通過計(jì)數(shù)操作從最大值變化到最小值以及從最小值變化到最大值時(shí)，第三控制電路532輸出邏輯電平反相的第三選擇信號(hào)SEL3。例如第二升降計(jì)數(shù)器UDC2的計(jì)數(shù)值的最大值以及最小值分別是“n”、“0”。例如第三選擇信號(hào)SEL3預(yù)先被固定為“邏輯0”。
第三選擇電路538響應(yīng)第三選擇信號(hào)SEL3的轉(zhuǎn)換邊沿(上升沿和下降沿)，將反相輸出時(shí)鐘/CKBO和基準(zhǔn)輸出時(shí)鐘CKBO作為輸出時(shí)鐘CKO交替進(jìn)行輸出。通過反相器INVP，將從第二選擇電路128輸出的基準(zhǔn)輸出時(shí)鐘CKBO進(jìn)行反相來生成反相輸出時(shí)鐘/CKBO。例如，當(dāng)?shù)谌x擇信號(hào)SEL3是“邏輯1”時(shí)，第三選擇電路538將基準(zhǔn)輸出時(shí)鐘CKBO作為輸出時(shí)鐘CKO進(jìn)行輸出。當(dāng)?shù)谌x擇信號(hào)SEL3是“邏輯0”時(shí)，第三選擇電路538將反相輸出時(shí)鐘/CKBO作為輸出時(shí)鐘CKO進(jìn)行輸出。由此，輸出時(shí)鐘CKO的相位與第三選擇信號(hào)SEL3的轉(zhuǎn)換邊沿同步進(jìn)行反相。
在第五實(shí)施方式中，當(dāng)?shù)诙涤?jì)數(shù)器UDC2的計(jì)數(shù)值從最大值變化到最小值時(shí)，通過對(duì)輸出時(shí)鐘CKO的相位進(jìn)行反相，可使輸出時(shí)鐘CKO的相位遲于與第二升降計(jì)數(shù)器UDC2的計(jì)數(shù)值的最大值相對(duì)應(yīng)的相位。此外，當(dāng)?shù)诙涤?jì)數(shù)器UDC2的計(jì)數(shù)值從最小值變化到最大值時(shí)，通過對(duì)輸出時(shí)鐘CKO的相位進(jìn)行反相，可使輸出時(shí)鐘CKO的相位早于與第二升降計(jì)數(shù)器UDC2的計(jì)數(shù)值的最小值相對(duì)應(yīng)的相位。
在上述的第五實(shí)施方式中可以得到與第一實(shí)施方式相同的效果。另外，通過響應(yīng)第三選擇信號(hào)SEL3的轉(zhuǎn)換邊沿將輸出時(shí)鐘CKO的相位進(jìn)行反相，可在較寬的范圍內(nèi)對(duì)輸出時(shí)鐘CKO的相位進(jìn)行調(diào)整。
圖11示出了本發(fā)明的數(shù)字PLL電路的第六實(shí)施方式。對(duì)于與在第一實(shí)施方式中說明的要素相同的要素標(biāo)上相同的標(biāo)號(hào)，省略其詳細(xì)說明。
數(shù)字PLL電路600具有替代第一實(shí)施方式中的頻率比較器110以及第二控制電路122的頻率比較器610以及第二控制電路622。其它結(jié)構(gòu)與第一實(shí)施方式相同。
圖12詳細(xì)示出了第六實(shí)施方式中的頻率比較器610。
頻率比較器610被如下構(gòu)成在第一實(shí)施方式的頻率比較器110上附加了第一加法器A1。其它結(jié)構(gòu)與第一實(shí)施方式相同。
第一加法器A1將預(yù)定的數(shù)值(例如“1”)加到第二計(jì)數(shù)器C2的第二計(jì)數(shù)值上，并將加法計(jì)算的結(jié)果作為多位的加法計(jì)算數(shù)值信號(hào)ADD進(jìn)行輸出。
大小比較器MC接收加法計(jì)算數(shù)值信號(hào)ADD，而不是接收表示第二計(jì)數(shù)值的第二計(jì)數(shù)值信號(hào)CNT2。由此，當(dāng)大小比較器MC判斷第一和第二計(jì)數(shù)值相一致時(shí)，輸出時(shí)鐘CKO的頻率低于基準(zhǔn)時(shí)鐘CKB的頻率。從而，當(dāng)輸出時(shí)鐘CKO的頻率被鎖定時(shí)，輸出時(shí)鐘CKO的頻率不會(huì)高于基準(zhǔn)時(shí)鐘CKB的頻率。因此，當(dāng)基準(zhǔn)時(shí)鐘CKB的周期沒有被緩沖器BUF的每一級(jí)的延遲時(shí)間所分割時(shí)，可以防止輸出時(shí)鐘CKO的頻率交差基準(zhǔn)時(shí)鐘CKB的頻率進(jìn)行振動(dòng)。其結(jié)果是，減少了伴隨頻率的調(diào)整而產(chǎn)生的輸出時(shí)鐘CKO的抖動(dòng)。
圖13詳細(xì)示出了第六實(shí)施方式中的相位比較器120以及第二控制電路622。
第二控制電路622具有替代第一實(shí)施方式中的第二升降計(jì)數(shù)器UDC2的下降計(jì)數(shù)器DC。其它結(jié)構(gòu)與第一實(shí)施方式相同。
下降計(jì)數(shù)器DC按照相位比較信號(hào)DN2與第二分頻基準(zhǔn)時(shí)鐘CKDB2同步進(jìn)行下降計(jì)數(shù)，并將計(jì)算出的數(shù)值作為第二選擇信號(hào)SEL2進(jìn)行輸出。例如，當(dāng)相位比較信號(hào)DN2為“邏輯1”時(shí)，下降計(jì)數(shù)器DC與第二分頻基準(zhǔn)時(shí)鐘CKDB2的上升沿同步進(jìn)行下降計(jì)數(shù)。當(dāng)相位比較信號(hào)DN2為“邏輯0”時(shí)，下降計(jì)數(shù)器DC不進(jìn)行計(jì)數(shù)操作。由此，按照相位比較器120的比較結(jié)果，第二選擇電路128將所選擇的奇數(shù)輸出信號(hào)ODD逐級(jí)切換到前一級(jí)。
在相位比較器120開始比較基準(zhǔn)時(shí)鐘CKB和輸出時(shí)鐘CKO的相位之前(例如，當(dāng)頻率一致信號(hào)MATCH為“邏輯0”時(shí))，將下降計(jì)數(shù)器DC設(shè)定為與末級(jí)緩沖器BUFn相對(duì)應(yīng)的數(shù)值，并預(yù)先輸出表示緩沖器BUFn的第二選擇信號(hào)SEL2。即，第二選擇電路128預(yù)先選擇奇數(shù)輸出信號(hào)ODDn。因此，輸出時(shí)鐘CKO的相位被預(yù)先設(shè)定為可調(diào)整相位中的最遲相位。
在以上結(jié)構(gòu)的數(shù)字PLL電路600中，當(dāng)輸出時(shí)鐘CKO的頻率被鎖定時(shí)，輸出時(shí)鐘CKO的周期必定大于基準(zhǔn)時(shí)鐘CKB的周期。即，在輸出時(shí)鐘CKO的頻率被鎖定的時(shí)刻，輸出時(shí)鐘CKO的相位按每一時(shí)鐘周期逐漸地延遲。因此，在一旦輸出時(shí)鐘CKO的相位與基準(zhǔn)時(shí)鐘CKB的相位一致之后，輸出時(shí)鐘CKO的相位必定從基準(zhǔn)時(shí)鐘CKB的相位向延遲方向偏離。該結(jié)果是，只有通過對(duì)輸出時(shí)鐘CKO的相位進(jìn)行前進(jìn)調(diào)整，才可以使輸出時(shí)鐘CKO的相位與基準(zhǔn)時(shí)鐘CKB的相位一致。因此，可以使用比第一實(shí)施方式的第二升降計(jì)數(shù)器UCD2(圖4)規(guī)模小的下降計(jì)數(shù)器DC來調(diào)整輸出時(shí)鐘CKO的相位。
在上述的第六實(shí)施方式中也可以得到與第一實(shí)施方式相同的效果。另外，在輸出時(shí)鐘CKO的頻率高于基準(zhǔn)時(shí)鐘CKB的頻率的狀態(tài)下，可通過對(duì)頻率的一致進(jìn)行檢測來減少伴隨頻率調(diào)整而產(chǎn)生的輸出時(shí)鐘CKO的抖動(dòng)。此外，當(dāng)輸出時(shí)鐘CKO的頻率被鎖定時(shí)，輸出時(shí)鐘CKO的周期必定大于基準(zhǔn)時(shí)鐘CKB的周期，因此只有通過對(duì)輸出時(shí)鐘CKO的相位進(jìn)行前進(jìn)調(diào)整，才可以使輸出時(shí)鐘CKO的相位與基準(zhǔn)時(shí)鐘CKB的相位一致。因此，可使用規(guī)模較小的下降計(jì)數(shù)器UC來調(diào)整輸出時(shí)鐘CKO的相位。其結(jié)果是，可降低電路規(guī)模。
圖14示出了本發(fā)明的數(shù)字PLL電路的第七實(shí)施方式。對(duì)于與第一以及第六實(shí)施方式所說明的要素相同的要素標(biāo)上相同的標(biāo)號(hào)，省略其詳細(xì)說明。
數(shù)字PLL電路700中，替代了第一實(shí)施方式中的頻率比較器110以及第二控制電路122，而具有頻率比較器710以及第六實(shí)施方式的第二控制電路622。其它結(jié)構(gòu)與第一實(shí)施方式相同。
圖15詳細(xì)示出了第七實(shí)施方式中的頻率比較器710。
頻率比較器710被如下構(gòu)成在第一實(shí)施方式的頻率比較器110上附加了第一減法器S1。其它結(jié)構(gòu)與第一實(shí)施方式相同。
第一減法器S1從第一計(jì)數(shù)器C1的第一計(jì)數(shù)值中減去預(yù)定的數(shù)值(例如“1”)，并將減法計(jì)算的結(jié)果作為多位的減法計(jì)算數(shù)值信號(hào)SUB進(jìn)行輸出。
大小比較器MC接收減法計(jì)算數(shù)值信號(hào)SUB，而不是接收表示第一計(jì)數(shù)值的第一計(jì)數(shù)值信號(hào)CNT1。由此，與第六實(shí)施方式相同，當(dāng)大小比較器MC判斷出第一和第二計(jì)數(shù)值相一致時(shí)，輸出時(shí)鐘CKO的頻率低于基準(zhǔn)時(shí)鐘CKB的頻率。從而，當(dāng)輸出時(shí)鐘CKO的頻率被鎖定時(shí)，輸出時(shí)鐘CKO的頻率不會(huì)高于基準(zhǔn)時(shí)鐘CKB的頻率。因此，當(dāng)基準(zhǔn)時(shí)鐘CKB的周期沒有被緩沖器BUF的每一級(jí)的延遲時(shí)間所分割時(shí)，可以防止輸出時(shí)鐘CKO的頻率交差基準(zhǔn)時(shí)鐘CKB的頻率進(jìn)行振動(dòng)。其結(jié)果是，減少了伴隨頻率的調(diào)整而產(chǎn)生的輸出時(shí)鐘CKO的抖動(dòng)。
在上述的第七實(shí)施方式中也可以得到與第一以及第六實(shí)施方式相同的效果。
圖16示出了本發(fā)明的數(shù)字PLL電路的第八實(shí)施方式。對(duì)于與在第一、第二以及第六實(shí)施方式中說明的要素相同的要素標(biāo)上相同的標(biāo)號(hào)，省略其詳細(xì)說明。
在數(shù)字PLL電路800中，替代了第二實(shí)施方式中的頻率比較器210以及第二控制電路122，而具有頻率比較器810以及第六實(shí)施方式的第二控制電路622。其它結(jié)構(gòu)與第二實(shí)施方式相同。
圖17詳細(xì)示出了第八實(shí)施方式中的頻率比較器810。
頻率比較器810被如下構(gòu)成在第二實(shí)施方式的頻率比較器210上附加了第一加法器A1。其它結(jié)構(gòu)與第二實(shí)施方式相同。
第一加法器A1將預(yù)定的數(shù)值(例如“1”)加到第二計(jì)數(shù)器C2的第二計(jì)數(shù)值中，并將加法計(jì)算的結(jié)果作為多位的加法計(jì)算數(shù)值信號(hào)ADD進(jìn)行輸出。
第二減法器S2接收加法計(jì)算數(shù)值信號(hào)ADD，而不是接收表示第二計(jì)數(shù)值的第二計(jì)數(shù)值信號(hào)CNT2。由此，當(dāng)?shù)诙p法器S2判斷出第一及第二計(jì)數(shù)值相一致時(shí)，輸出時(shí)鐘CKO的頻率低于基準(zhǔn)時(shí)鐘CKB的頻率。從而，當(dāng)輸出時(shí)鐘CKO的頻率被鎖定時(shí)，輸出時(shí)鐘CKO的頻率不會(huì)高于基準(zhǔn)時(shí)鐘CKB的頻率。因此，當(dāng)基準(zhǔn)時(shí)鐘CKB的周期沒有被緩沖器BUF的每一級(jí)的延遲時(shí)間所分割時(shí)，可以防止輸出時(shí)鐘CKO的頻率交差基準(zhǔn)時(shí)鐘CKB的頻率進(jìn)行振動(dòng)。其結(jié)果是，減少了伴隨頻率的調(diào)整而產(chǎn)生的輸出時(shí)鐘CKO的抖動(dòng)。
在上述的第八實(shí)施方式中也可以得到與第一、第二以及第六實(shí)施方式相同的效果。
圖18示出了本發(fā)明的數(shù)字PLL電路的第九實(shí)施方式。對(duì)于與在第一、第二以及第六實(shí)施方式中說明的要素相同的要素標(biāo)上相同的標(biāo)號(hào)，省略其詳細(xì)說明。
在數(shù)字PLL電路900中，替代了第二實(shí)施方式中的頻率比較器210以及第二控制電路122，而具有頻率比較器910以及第六實(shí)施方式的第二控制電路622。其它結(jié)構(gòu)與第二實(shí)施方式相同。
圖19詳細(xì)示出了第九實(shí)施方式中的頻率比較器910。
頻率比較器910被如下構(gòu)成在第二實(shí)施方式的頻率比較器210上附加了第一減法器S1。其它結(jié)構(gòu)與第二實(shí)施方式相同。
第一減法器S1從第一計(jì)數(shù)器C1的第一計(jì)數(shù)值中減去預(yù)定的數(shù)值(例如“1”)，并將減法計(jì)算的結(jié)果作為多位的減法計(jì)算數(shù)值信號(hào)SUB進(jìn)行輸出。
第二減法器S2接收減法計(jì)算數(shù)值信號(hào)SUB，而不是接收表示第一計(jì)數(shù)值的第一計(jì)數(shù)值信號(hào)CNT1。由此，與第八實(shí)施方式相同，當(dāng)?shù)诙p法器S2判斷出第一和第二計(jì)數(shù)值相一致時(shí)，輸出時(shí)鐘CKO的頻率低于基準(zhǔn)時(shí)鐘CKB的頻率。從而，當(dāng)輸出時(shí)鐘CKO的頻率被鎖定時(shí)，輸出時(shí)鐘CKO的頻率不會(huì)高于基準(zhǔn)時(shí)鐘CKB的頻率。因此，當(dāng)基準(zhǔn)時(shí)鐘CKB的周期沒有被緩沖器BUF的每一級(jí)的延遲時(shí)間所分割時(shí)，可以防止輸出時(shí)鐘CKO的頻率交差基準(zhǔn)時(shí)鐘CKB的頻率進(jìn)行振動(dòng)。其結(jié)果是，減少了伴隨頻率的調(diào)整而產(chǎn)生的輸出時(shí)鐘CKO的抖動(dòng)。
在上述的第九實(shí)施方式中也可以得到與第一、第二以及第六實(shí)施方式相同的效果。
圖20示出了本發(fā)明的數(shù)字PLL電路的第十實(shí)施方式。對(duì)于與在第一實(shí)施方式中說明的要素相同的要素標(biāo)上相同的標(biāo)號(hào)，省略其詳細(xì)說明。
數(shù)字PLL電路A00被如下構(gòu)成在第一實(shí)施方式中附加上第一轉(zhuǎn)換檢測器A60、第二轉(zhuǎn)換檢測器A62、第一禁止電路A70以及第二禁止電路A72。其它結(jié)構(gòu)與第一實(shí)施方式相同。
第一轉(zhuǎn)換檢測器A60在第一選擇信號(hào)SEL1的轉(zhuǎn)換過程中輸出第一轉(zhuǎn)換信號(hào)TR1。例如，對(duì)基于頻率調(diào)整的第一選擇信號(hào)SEL1的各位的轉(zhuǎn)換邊沿進(jìn)行檢測，并在第一選擇信號(hào)SEL1的轉(zhuǎn)換期間將第一轉(zhuǎn)換信號(hào)TR1固定為“邏輯1”。在第一選擇信號(hào)SEL1確定了的期間，將第一轉(zhuǎn)換信號(hào)TR1固定為“邏輯0”。
第二轉(zhuǎn)換檢測器A62在第二選擇信號(hào)SEL2的轉(zhuǎn)換過程中輸出第二轉(zhuǎn)換信號(hào)TR2。例如，對(duì)基于相位調(diào)整的第二選擇信號(hào)SEL2的各位的轉(zhuǎn)換邊沿進(jìn)行檢測，并在第二選擇信號(hào)SEL2的轉(zhuǎn)換期間將第二轉(zhuǎn)換信號(hào)TR2固定為“邏輯1”。在第二選擇信號(hào)SEL2確定了的期間，將第二轉(zhuǎn)換信號(hào)TR2固定為“邏輯0”。
第一禁止電路A70被配置在第一選擇電路118的輸出和延遲電路116的輸入之間，禁止在第一轉(zhuǎn)換信號(hào)TR1的輸出過程中(第一轉(zhuǎn)換信號(hào)TR1為“邏輯1”的期間)將從第一選擇電路118輸出的基準(zhǔn)反饋信號(hào)RTB傳輸?shù)窖舆t電路116。例如，第一禁止電路A70是同步于第一轉(zhuǎn)換信號(hào)TR1的上升沿對(duì)基準(zhǔn)反饋信號(hào)RTB進(jìn)行鎖存，并輸出反饋信號(hào)RT的穿透鎖存(through latch)。具體來說，在第一轉(zhuǎn)移信號(hào)TR1為“邏輯0”的期間，第一禁止電路A70將基準(zhǔn)反饋信號(hào)RTB作為反饋信號(hào)RT進(jìn)行輸出。在第一轉(zhuǎn)換信號(hào)為“邏輯1”的期間，第一禁止電路A70繼續(xù)將基準(zhǔn)反饋信號(hào)RTB的邏輯電平作為反饋信號(hào)RT進(jìn)行輸出，其中所述基準(zhǔn)反饋信號(hào)RTB是同步于第一轉(zhuǎn)換信號(hào)TR1的上升沿而被鎖存的。由此，即使由于第一選擇信號(hào)SEL1的轉(zhuǎn)換而在基準(zhǔn)反饋信號(hào)RTB中產(chǎn)生冒險(xiǎn)(hazard)，也不會(huì)傳輸?shù)椒答佇盘?hào)RT中。該結(jié)果是，可防止在輸出時(shí)鐘CKO中產(chǎn)生冒險(xiǎn)。
第二禁止電路A72被配置在第二選擇電路128的輸出和頻率比較器110與相位比較器120的輸入之間，禁止在第二轉(zhuǎn)換信號(hào)TR2的輸出過程中(第二轉(zhuǎn)換信號(hào)TR2為“邏輯1”的期間)將從選擇電路128輸出的基準(zhǔn)時(shí)鐘CKBO傳輸?shù)筋l率比較器110以及相位比較器120中。例如，第二禁止電路A72是同步于第二轉(zhuǎn)換信號(hào)TR2的上升沿對(duì)基準(zhǔn)輸出時(shí)鐘CKBO進(jìn)行鎖存，并對(duì)輸出時(shí)鐘CKO進(jìn)行輸出的穿透鎖存。具體來說，在第二轉(zhuǎn)換信號(hào)TR2為“邏輯0”的期間，第二禁止電路A72將基準(zhǔn)輸出時(shí)鐘CKBO作為輸出時(shí)鐘CKO進(jìn)行輸出。在第二轉(zhuǎn)換信號(hào)為“邏輯1”的期間，第二禁止電路A72繼續(xù)將基準(zhǔn)輸出時(shí)鐘CKBO的邏輯電平作為輸出時(shí)鐘CKO進(jìn)行輸出，其中所述基準(zhǔn)輸出時(shí)鐘CKBO是同步于第二轉(zhuǎn)換信號(hào)TR2的上升沿被鎖存的。由此，即使通過第二選擇信號(hào)SEL2的轉(zhuǎn)換而在基準(zhǔn)輸出時(shí)鐘CKBO中產(chǎn)生冒險(xiǎn)，也不會(huì)傳輸?shù)捷敵鰰r(shí)鐘CKO中。該結(jié)果是可防止在輸出時(shí)鐘CKO中產(chǎn)生冒險(xiǎn)等。
在上述的第十實(shí)施方式中也能得到與第一實(shí)施方式相同的效果。另外，由于第一禁止電路A70禁止在第一選擇信號(hào)SEL1的轉(zhuǎn)換過程中第一選擇電路118的輸出傳輸給延遲電路116，因此可防止通過第一選擇信號(hào)SEL1的轉(zhuǎn)換而在輸出時(shí)鐘CKO中產(chǎn)生冒險(xiǎn)等。由于第二禁止電路A72禁止在第二選擇信號(hào)SEL2的轉(zhuǎn)換過程中第二選擇電路128的輸出傳輸給頻率比較器110以及相位比較器120，因此可防止通過第二選擇信號(hào)SEL2的轉(zhuǎn)換而在輸出時(shí)鐘CKO中產(chǎn)生冒險(xiǎn)等。
圖21示出了本發(fā)明的數(shù)字PLL電路的第十一實(shí)施方式。對(duì)于與在第一實(shí)施方式中說明的要素相同的要素標(biāo)上相同的標(biāo)號(hào)，省略其詳細(xì)說明。
數(shù)字PLL電路B00被如下構(gòu)成在第一實(shí)施方式中附加了第三基準(zhǔn)分頻器B50、第一輸出分頻器B52、第二輸出分頻器B54以及第三輸出分頻器B56。其它結(jié)構(gòu)與第一實(shí)施方式相同。
第三基準(zhǔn)分頻器B50以預(yù)定的分頻比(例如1/K)對(duì)基準(zhǔn)時(shí)鐘CKB進(jìn)行分頻，并作為第三分頻基準(zhǔn)時(shí)鐘CKDB3進(jìn)行輸出。
第二輸出分頻器B54以預(yù)定的分頻比(例如1/M)對(duì)從第二選擇電路128輸出的基準(zhǔn)輸出時(shí)鐘CKBO進(jìn)行分頻，并作為第二分頻輸出時(shí)鐘CKDO2進(jìn)行輸出。
第一輸出分頻器B52以預(yù)定的分頻比(例如1/L)對(duì)第二分頻輸出時(shí)鐘CKDO2進(jìn)行分頻，并作為第一分頻輸出時(shí)鐘CKDO1進(jìn)行輸出。
第三輸出分頻器B56以預(yù)定的分頻比(例如1/N)對(duì)第二分頻輸出時(shí)鐘CKDO2進(jìn)行分頻，并作為輸出時(shí)鐘CKO進(jìn)行輸出。
頻率比較器110、相位比較器120、第一基準(zhǔn)分頻器150以及第二基準(zhǔn)分頻器152接收第三基準(zhǔn)時(shí)鐘CKDB3，而不是第一實(shí)施方式的基準(zhǔn)時(shí)鐘CKB。頻率比較器110以及相位比較器120接收第一輸出時(shí)鐘CKDO1，而不是第一實(shí)施方式的輸出時(shí)鐘CKO。
例如，設(shè)基準(zhǔn)時(shí)鐘CKB的頻率為f。在輸出時(shí)鐘CKO的頻率被鎖定的狀態(tài)下(頻率一致信號(hào)MATCH為“邏輯1”的情況下)，第三分頻基準(zhǔn)時(shí)鐘CKDB3和第一分頻輸出時(shí)鐘CKDO1的頻率同為f/K。此時(shí)，基準(zhǔn)輸出時(shí)鐘CKBO、第二輸出分頻時(shí)鐘CKDO2以及輸出時(shí)鐘CKO分別為f·L/K、f·(L·M)/K以及f·(L·M)/(K·N)。因此，當(dāng)L·M＜K·N成立時(shí)，輸出時(shí)鐘CKO被分頻。當(dāng)L·M＞K·N成立時(shí)，輸出時(shí)鐘CKO被倍頻。
在上述的第十一實(shí)施方式中也可以得到與第一實(shí)施方式相同的效果。另外，通過在數(shù)字PLL電路B00中形成第三基準(zhǔn)分頻器B50、第一輸出分頻器B52、第二輸出分頻器B54以及第三輸出分頻器B56，可易于產(chǎn)生相對(duì)于基準(zhǔn)時(shí)鐘CKB為預(yù)定的分頻比或倍頻比的輸出時(shí)鐘CKO。此外，即使在基準(zhǔn)時(shí)鐘CKB的頻率高于頻率比較器110和相位比較器120的可進(jìn)行比較的頻率的上限的情況下，也可通過構(gòu)成第三基準(zhǔn)分頻器B50、第一輸出分頻器B52、第二輸出分頻器B54以及第三輸出分頻器B56使得L·M＝K·N成立，從而使輸出時(shí)鐘CKO的頻率和相位分別與基準(zhǔn)時(shí)鐘CKB的頻率和相位一致。
圖22示出了本發(fā)明的數(shù)字PLL電路的第十二實(shí)施方式。對(duì)于與在第一以及第五實(shí)施方式中說明的要素相同的要素標(biāo)上相同的標(biāo)號(hào)，省略其詳細(xì)說明。
數(shù)字PLL電路C00如下構(gòu)成在第一實(shí)施方式中附加上第五實(shí)施方式的第三控制電路532，并替代第一實(shí)施方式中的第二選擇電路128而具有第四選擇電路C48。其它結(jié)構(gòu)與第一實(shí)施方式相同。并且在圖22中，延遲電路116的反相器INVE(INVE0～I(xiàn)NVEn)、INVO(INVO0～I(xiàn)NVOn)對(duì)應(yīng)于第一實(shí)施方式的緩沖器BUF(BUF0～BUFn)。
第四選擇電路C48接收從偶數(shù)編號(hào)的反相器INVE輸出的偶數(shù)輸出信號(hào)EVEN(EVEN0～EVENn)以及奇數(shù)輸出信號(hào)ODD(ODD0～ODDn)。在第三選擇信號(hào)SEL3為第一邏輯電平(例如“邏輯1”)期間，第四選擇電路C48按照第二選擇信號(hào)SEL2選擇奇數(shù)輸出信號(hào)ODD中的任一個(gè)，并作為輸出時(shí)鐘CKO進(jìn)行輸出。在第三選擇信號(hào)SEL3為第二邏輯電平(例如“邏輯0”)的期間，第四選擇電路C48按照第二選擇信號(hào)SEL2選擇偶數(shù)輸出信號(hào)EVEN中的任一個(gè)，并作為輸出時(shí)鐘CKO進(jìn)行輸出。由此，輸出時(shí)鐘CKO的位相同步于第三選擇信號(hào)SEL3的轉(zhuǎn)換邊沿進(jìn)行反相。
在第十二實(shí)施方式中，當(dāng)?shù)诙刂齐娐?22中的第二升降計(jì)數(shù)器UDC2(圖4)的計(jì)數(shù)值從最大值變化到最小值時(shí)，通過對(duì)輸出時(shí)鐘CKO的相位進(jìn)行反相，可使輸出時(shí)鐘CKO的相位遲于與第二升降計(jì)數(shù)器UDC2的計(jì)數(shù)值的最大值相對(duì)應(yīng)的相位。具體來說，當(dāng)?shù)诙涤?jì)數(shù)器的計(jì)數(shù)值通過計(jì)數(shù)操作從最大值變化到最小值時(shí)，第四選擇電路C48將所選擇的信號(hào)從奇數(shù)輸出信號(hào)ODDn切換到偶數(shù)輸出信號(hào)EVEN0(對(duì)應(yīng)于第三選擇信號(hào)SEL3的下降沿)或從偶數(shù)輸出信號(hào)EVENn切換到奇數(shù)輸出信號(hào)ODD0(對(duì)應(yīng)于第三選擇信號(hào)SEL3的上升沿)。
此外，在第十二實(shí)施方式中，當(dāng)?shù)诙刂齐娐?22中的第二升降計(jì)數(shù)器UDC2的計(jì)數(shù)值從最小值變化到最大值時(shí)，通過對(duì)輸出時(shí)鐘CKO的相位進(jìn)行反相，可使輸出時(shí)鐘CKO的相位早于與第二升降計(jì)數(shù)器UDC2的計(jì)數(shù)值的最小值相對(duì)應(yīng)的相位。具體來說，當(dāng)?shù)诙涤?jì)數(shù)器的計(jì)數(shù)值通過計(jì)數(shù)操作從最小值變化到最大值時(shí)，第四選擇電路C48將所選擇的信號(hào)從奇數(shù)輸出信號(hào)ODD0切換到偶數(shù)輸出信號(hào)EVENn(對(duì)應(yīng)于第三選擇信號(hào)SEL3的下降沿)或從偶數(shù)輸出信號(hào)EVEN0切換到奇數(shù)輸出信號(hào)ODDn(對(duì)應(yīng)于第三選擇信號(hào)SEL3的上升沿)。
在上述的第十二實(shí)施方式中也可以得到與第一以及第五實(shí)施方式相同的效果。另外，第四選擇電路C48可將從偶數(shù)編號(hào)的反相器INVE中輸出的偶數(shù)輸出信號(hào)EVEN作為輸出時(shí)鐘CKO進(jìn)行輸出。因此，與第五實(shí)施方式相比，可用簡易的電路結(jié)構(gòu)來對(duì)輸出時(shí)鐘CKO的相位進(jìn)行反相。其結(jié)果是，能夠減小電路規(guī)模。
并且，在所述的第十實(shí)施方式中，對(duì)第一轉(zhuǎn)換檢測器A60產(chǎn)生第一轉(zhuǎn)換信號(hào)TR1的示例進(jìn)行了闡述。但本發(fā)明并不限定于所述實(shí)施方式。例如，當(dāng)對(duì)第一選擇信號(hào)SEL1進(jìn)行脈沖調(diào)制時(shí)，也可使用脈沖調(diào)制信號(hào)來替代第一轉(zhuǎn)換信號(hào)TR1。
在所述第十實(shí)施方式中，對(duì)第二轉(zhuǎn)換檢測器A62產(chǎn)生第二轉(zhuǎn)換信號(hào)TR2的示例進(jìn)行了闡述。但本發(fā)明并不限定于所述實(shí)施方式。例如，當(dāng)對(duì)第二選擇信號(hào)SEL2進(jìn)行脈沖調(diào)制時(shí)，也可使用脈沖調(diào)制信號(hào)來替代第二轉(zhuǎn)換信號(hào)TR2。
在所述的實(shí)施方式中，對(duì)與第一選擇電路分開形成第一控制電路的示例進(jìn)行了闡述。但本發(fā)明并不限定于所述實(shí)施方式。例如，也可在第一選擇電路內(nèi)形成第一控制電路。
在所述的實(shí)施方式中，對(duì)與第二選擇電路分開形成第二控制電路的示例進(jìn)行了闡述。但本發(fā)明并不限定于所述實(shí)施方式。例如，也可在第二選擇電路內(nèi)形成第二控制電路。
上面對(duì)本發(fā)明進(jìn)行了詳細(xì)的說明，但所述的實(shí)施方式及其變形例不過是發(fā)明的一個(gè)示例，本發(fā)明不限定于這些示例，其可在不脫離本發(fā)明的范圍內(nèi)進(jìn)行變形。
工業(yè)實(shí)用性在本發(fā)明的數(shù)字PLL電路中，通過對(duì)構(gòu)成反饋環(huán)的反相電路的連接級(jí)數(shù)進(jìn)行調(diào)整，頻率可變電路可作為對(duì)輸出時(shí)鐘的頻率進(jìn)行改變的可變振蕩器來發(fā)揮功能。此外，延遲電路可通用于輸出時(shí)鐘的頻率調(diào)整以及相位調(diào)整兩方面。因此，可減小電路規(guī)模。
在本發(fā)明的數(shù)字PLL電路中，當(dāng)輸出時(shí)鐘的頻率與基準(zhǔn)時(shí)鐘的頻率相一致之后，對(duì)輸出時(shí)鐘的相位進(jìn)行調(diào)整。由于對(duì)輸出時(shí)鐘的頻率和相位分別單獨(dú)進(jìn)行調(diào)整，因此一方的調(diào)整不會(huì)影響另一方的調(diào)整。因此，可分別對(duì)輸出時(shí)鐘的頻率和相位進(jìn)行穩(wěn)定的調(diào)整。其結(jié)果是，可在短時(shí)間內(nèi)分別使輸出時(shí)鐘的頻率和相位與基準(zhǔn)時(shí)鐘的頻率和相位相一致。
在本發(fā)明的數(shù)字PLL電路中，在頻率比較器開始頻率比較之前，輸出時(shí)鐘的頻率為可振蕩頻率中較低一側(cè)的頻率。此外，在通過頻率調(diào)整而改變的反相電路的連接級(jí)數(shù)的延遲時(shí)間大于頻率調(diào)整前的輸出時(shí)鐘的半周期的情況下，當(dāng)?shù)谝贿x擇電路對(duì)所選擇的奇數(shù)輸出信號(hào)進(jìn)行切換時(shí)，容易在輸出時(shí)鐘內(nèi)產(chǎn)生狹脈沖。因此，通過增大頻率調(diào)整前的輸出時(shí)鐘的周期，可降低伴隨頻率的調(diào)整而在輸出時(shí)鐘中產(chǎn)生狹脈沖的可能性。
在本發(fā)明的數(shù)字PLL電路中，由于相位比較器對(duì)第一分頻時(shí)鐘和第二分頻時(shí)鐘的相位進(jìn)行比較，因此可降低相位比較的頻率。因此，可減少伴隨相位的調(diào)整而產(chǎn)生的輸出時(shí)鐘的抖動(dòng)。此外，通過降低相位比較的頻率可以減少安裝本發(fā)明的數(shù)字PLL電路的半導(dǎo)體集成電路的耗電量。
在本發(fā)明的數(shù)字PLL電路中，由于存儲(chǔ)電路的數(shù)值被更新為在存儲(chǔ)電路的數(shù)值上加上第一計(jì)和第二計(jì)數(shù)值的差而得到的數(shù)值，因此，可對(duì)第一選擇電路所選擇的奇數(shù)輸出信號(hào)一次進(jìn)行多級(jí)變換，而不必一級(jí)級(jí)地進(jìn)行變換。其結(jié)果是，可在短時(shí)間內(nèi)使輸出時(shí)鐘的頻率與基準(zhǔn)時(shí)鐘的頻率相一致。
在本發(fā)明的數(shù)字PLL電路中，通過將基準(zhǔn)時(shí)鐘和輸出時(shí)鐘的頻率的比較時(shí)間(計(jì)數(shù)時(shí)間)依次從短時(shí)間改變?yōu)殚L時(shí)間，可階段性的提高頻率比較的精度。因此，可在短時(shí)間內(nèi)使輸出時(shí)鐘的頻率與基準(zhǔn)時(shí)鐘的頻率相一致。
在本發(fā)明的數(shù)字PLL電路中，通過響應(yīng)第三選擇信號(hào)的沿來對(duì)輸出時(shí)鐘的相位進(jìn)行反相，可在較寬的范圍內(nèi)對(duì)輸出時(shí)鐘的相位進(jìn)行調(diào)整。
在本發(fā)明的數(shù)字PLL電路中，通過在輸出時(shí)鐘的頻率高于基準(zhǔn)時(shí)鐘的頻率的狀態(tài)下對(duì)頻率的一致性進(jìn)行檢測，可減少伴隨頻率調(diào)整而產(chǎn)生的輸出時(shí)鐘的抖動(dòng)。另外，當(dāng)輸出時(shí)鐘的頻率被鎖定時(shí)，輸出時(shí)鐘的周期必定大于基準(zhǔn)時(shí)鐘的周期，因此只有通過對(duì)輸出時(shí)鐘的相位進(jìn)行前進(jìn)調(diào)整，才可以使輸出時(shí)鐘的相位與基準(zhǔn)時(shí)鐘的相位一致。因此，可使用規(guī)模較小的下降計(jì)數(shù)器來調(diào)整輸出時(shí)鐘的相位。其結(jié)果是，可降低電路規(guī)模。
在本發(fā)明的數(shù)字PLL電路中，由于在第一選擇信號(hào)的轉(zhuǎn)換過程中第一禁止電路禁止第一選擇電路的輸出傳輸給延遲電路，因此可防止通過第一選擇信號(hào)的轉(zhuǎn)換而在輸出時(shí)鐘中產(chǎn)生冒險(xiǎn)等。由于在第二選擇信號(hào)的轉(zhuǎn)換過程中第二禁止電路禁止第二選擇電路的輸出傳輸給頻率比較器以及相位比較器，因此可防止通過第二選擇信號(hào)的轉(zhuǎn)換而在輸出時(shí)鐘中產(chǎn)生冒險(xiǎn)等。
在本發(fā)明的數(shù)字PLL電路中，通過形成第三基準(zhǔn)分頻器、第一輸出分頻器、第二輸出分頻器以及第三輸出分頻器，可易于產(chǎn)生相對(duì)于基準(zhǔn)時(shí)鐘為預(yù)定的分頻比或倍頻比的輸出時(shí)鐘。此外，即使在基準(zhǔn)時(shí)鐘的頻率高于頻率比較器和相位比較器的可進(jìn)行比較的頻率的上限的情況下，也可使輸出時(shí)鐘的頻率和相位分別與基準(zhǔn)時(shí)鐘的頻率和相位相一致。
權(quán)利要求
1.一種數(shù)字PLL電路，其特征在于，包括頻率比較器，用于對(duì)基準(zhǔn)時(shí)鐘以及按照所述基準(zhǔn)時(shí)鐘而產(chǎn)生的輸出時(shí)鐘的頻率進(jìn)行比較，并輸出表示比較結(jié)果的頻率比較信號(hào)；頻率可變電路，其包括延遲電路和第一選擇電路，其中所述延遲電路具有多個(gè)被串聯(lián)連接的反相電路，所述第一選擇電路按照所述頻率比較信號(hào)來選擇從所述反相電路的奇數(shù)編號(hào)的反相電路中輸出的奇數(shù)輸出信號(hào)中的任一個(gè)，并作為反饋信號(hào)反饋到所述延遲電路的輸入中；相位比較器，用于對(duì)所述基準(zhǔn)時(shí)鐘以及所述輸出時(shí)鐘的相位進(jìn)行比較，并輸出表示比較結(jié)果的相位比較信號(hào)；以及第二選擇電路，用于按照所述相位比較信號(hào)來選擇所述奇數(shù)輸出信號(hào)中的任一個(gè)，并作為所述輸出時(shí)鐘進(jìn)行輸出。
2.如權(quán)利要求1所述的數(shù)字PLL電路，其特征在于，當(dāng)所述基準(zhǔn)時(shí)鐘與所述輸出時(shí)鐘的頻率差在預(yù)定范圍內(nèi)時(shí)，所述頻率比較器判定所述基準(zhǔn)時(shí)鐘和所述輸出時(shí)鐘的頻率相一致，同時(shí)輸出頻率一致信號(hào)，在所述頻率一致信號(hào)的輸出過程中，所述相位比較器比較所述基準(zhǔn)時(shí)鐘和所述輸出時(shí)鐘的相位。
3.如權(quán)利要求1所述的數(shù)字PLL電路，其特征在于，包括第一基準(zhǔn)分頻器，用于以預(yù)定的分頻比對(duì)所述基準(zhǔn)時(shí)鐘進(jìn)行分頻，并作為第一分頻基準(zhǔn)時(shí)鐘進(jìn)行輸出，其中，所述頻率比較器包括第一計(jì)數(shù)器，用于對(duì)所述基準(zhǔn)時(shí)鐘進(jìn)行計(jì)數(shù)，并將計(jì)得的數(shù)值作為第一計(jì)數(shù)值信號(hào)進(jìn)行輸出，同時(shí)響應(yīng)所述第一分頻基準(zhǔn)時(shí)鐘來進(jìn)行復(fù)位；第二計(jì)數(shù)器，用于對(duì)所述輸出時(shí)鐘進(jìn)行計(jì)數(shù)，并將計(jì)得的數(shù)值作為第二計(jì)數(shù)值信號(hào)進(jìn)行輸出，同時(shí)響應(yīng)所述第一分頻基準(zhǔn)時(shí)鐘來進(jìn)行復(fù)位；以及大小比較器，用于對(duì)所述第一計(jì)數(shù)值信號(hào)所表示的所述第一計(jì)數(shù)器的第一計(jì)數(shù)值和所述第二計(jì)數(shù)值信號(hào)所表示的所述第二計(jì)數(shù)器的第二計(jì)數(shù)值進(jìn)行比較，并將比較結(jié)果作為所述頻率比較信號(hào)進(jìn)行輸出。
4.如權(quán)利要求3所述的數(shù)字PLL電路，其特征在于，當(dāng)所述第一以及第二計(jì)數(shù)值相一致時(shí)，所述大小比較器輸出頻率一致信號(hào)，在所述頻率一致信號(hào)的輸出過程中，所述相位比較器對(duì)所述基準(zhǔn)時(shí)鐘以及所述輸出時(shí)鐘的相位進(jìn)行比較。
5.如權(quán)利要求3所述的數(shù)字PLL電路，其特征在于，每當(dāng)所述第一以及第二計(jì)數(shù)值相一致，所述大小比較器就輸出頻率一致信號(hào)，所述第一基準(zhǔn)分頻器是可變分頻器，其響應(yīng)所述頻率一致信號(hào)而依次增大所述第一分頻基準(zhǔn)時(shí)鐘的周期。
6.如權(quán)利要求3所述的數(shù)字PLL電路，其特征在于，包括第一控制電路，用于按照所述頻率比較信號(hào)來輸出第一選擇信號(hào)，其中所述第一選擇信號(hào)表示所述反相電路中的、輸出所述第一選擇電路所選擇的所述奇數(shù)輸出信號(hào)的反相電路，其中，所述第一控制電路具有第一升降計(jì)數(shù)器，所述第一升降計(jì)數(shù)器同步于所述第一分頻基準(zhǔn)時(shí)鐘，按照所述頻率比較信號(hào)來進(jìn)行上升計(jì)數(shù)或下降計(jì)數(shù)，并將計(jì)得的數(shù)值作為所述第一選擇信號(hào)進(jìn)行輸出，所述第一選擇電路將所述第一選擇信號(hào)作為所述頻率比較信號(hào)進(jìn)行接收。
7.如權(quán)利要求6所述的數(shù)字PLL電路，其特征在于，在所述頻率比較器開始比較所述基準(zhǔn)時(shí)鐘與所述輸出時(shí)鐘的頻率之前，將所述第一升降計(jì)數(shù)器設(shè)定為一計(jì)數(shù)值，該計(jì)數(shù)值表示奇數(shù)編號(hào)的反相電路中的后級(jí)一側(cè)的反相電路。
8.如權(quán)利要求3所述的數(shù)字PLL電路，其特征在于，所述頻率比較器具有第一加法器，該第一加法器將預(yù)定數(shù)值加到所述第二計(jì)數(shù)值上，并將加法計(jì)算的結(jié)果作為加法計(jì)算數(shù)值信號(hào)進(jìn)行輸出，所述大小比較器將所述加法計(jì)算數(shù)值信號(hào)作為所述第二計(jì)數(shù)值信號(hào)進(jìn)行接收。
9.如權(quán)利要求8所述的數(shù)字PLL電路，其特征在于，包括第二基準(zhǔn)分頻器，用于以預(yù)定的分頻比對(duì)所述基準(zhǔn)時(shí)鐘進(jìn)行分頻，并作為第二分頻基準(zhǔn)時(shí)鐘進(jìn)行輸出；和第二控制電路，用于按照所述相位比較信號(hào)來輸出第二選擇信號(hào)，所述第二選擇信號(hào)表示所述反相電路中的、輸出所述第二選擇電路所選擇的所述奇數(shù)輸出信號(hào)的反相電路，其中，所述第二選擇電路將所述第二選擇信號(hào)作為所述相位比較信號(hào)進(jìn)行接收，所述相位比較器包括第一分頻器，用于以預(yù)定的分頻比對(duì)所述基準(zhǔn)時(shí)鐘進(jìn)行分頻，并作為第一分頻時(shí)鐘進(jìn)行輸出；和第二分頻器，用于以和所述第一分頻器相同的分頻比對(duì)所述輸出時(shí)鐘進(jìn)行分頻，并作為第二分頻時(shí)鐘進(jìn)行輸出，所述相位比較器比較所述第一和第二分頻時(shí)鐘的相位，并將比較結(jié)果作為所述相位比較信號(hào)進(jìn)行輸出，所述第二控制電路具有下降計(jì)數(shù)器，所述下降計(jì)數(shù)器同步于所述第二分頻基準(zhǔn)時(shí)鐘，按照所述相位比較信號(hào)來進(jìn)行下降計(jì)數(shù)，并將計(jì)得的數(shù)值作為所述第二選擇信號(hào)進(jìn)行輸出，在所述相位比較器開始比較所述基準(zhǔn)時(shí)鐘與所述輸出時(shí)鐘的相位之前，將所述下降計(jì)數(shù)器設(shè)定為一計(jì)數(shù)值，該計(jì)數(shù)值表示奇數(shù)編號(hào)的反相電路中的后級(jí)一側(cè)的反相電路。
10.如權(quán)利要求3所述的數(shù)字PLL電路，其特征在于，所述頻率比較器具有第一減法器，該第一減法器從所述第一計(jì)數(shù)值中減去預(yù)定數(shù)值，并將減法計(jì)算的結(jié)果作為減法計(jì)算數(shù)值信號(hào)進(jìn)行輸出，所述大小比較器將所述減法計(jì)算數(shù)值信號(hào)作為所述第一計(jì)數(shù)值信號(hào)進(jìn)行接收。
11.如權(quán)利要求10所述的數(shù)字PLL電路，其特征在于，包括第二基準(zhǔn)分頻器，用于以預(yù)定的分頻比對(duì)所述基準(zhǔn)時(shí)鐘進(jìn)行分頻，并作為第二分頻基準(zhǔn)時(shí)鐘進(jìn)行輸出；和第二控制電路，用于按照所述相位比較信號(hào)來輸出第二選擇信號(hào)，所述第二選擇信號(hào)表示所述反相電路中的、輸出所述第二選擇電路所選擇的所述奇數(shù)輸出信號(hào)的反相電路，其中，所述第二選擇電路將所述第二選擇信號(hào)作為所述相位比較信號(hào)進(jìn)行接收，所述相位比較器包括第一分頻器，用于以預(yù)定的分頻比對(duì)所述基準(zhǔn)時(shí)鐘進(jìn)行分頻，并作為第一分頻時(shí)鐘進(jìn)行輸出；和第二分頻器，用于以和所述第一分頻器相同的分頻比對(duì)所述輸出時(shí)鐘進(jìn)行分頻，并作為第二分頻時(shí)鐘進(jìn)行輸出，所述相位比較器比較所述第一和第二分頻時(shí)鐘的相位，并將比較結(jié)果作為所述相位比較信號(hào)進(jìn)行輸出，所述第二控制電路具有下降計(jì)數(shù)器，所述下降計(jì)數(shù)器同步于所述第二分頻基準(zhǔn)時(shí)鐘，按照所述相位比較信號(hào)來進(jìn)行下降計(jì)數(shù)，并將計(jì)得的數(shù)值作為所述第二選擇信號(hào)進(jìn)行輸出，在所述相位比較器開始比較所述基準(zhǔn)時(shí)鐘與所述輸出時(shí)鐘的相位之前，將所述下降計(jì)數(shù)器設(shè)定為一計(jì)數(shù)值，該計(jì)數(shù)值表示奇數(shù)編號(hào)的反相電路中的后級(jí)一側(cè)的反相電路。
12.如權(quán)利要求1所述的數(shù)字PLL電路，其特征在于，包括第一基準(zhǔn)分頻器，用于以預(yù)定的分頻比對(duì)所述基準(zhǔn)時(shí)鐘進(jìn)行分頻，并作為第一分頻基準(zhǔn)時(shí)鐘進(jìn)行輸出，其中，所述分頻比較器包括第一計(jì)數(shù)器，用于對(duì)所述基準(zhǔn)時(shí)鐘進(jìn)行計(jì)數(shù)，并將計(jì)得的數(shù)值作為第一計(jì)數(shù)值信號(hào)進(jìn)行輸出，同時(shí)響應(yīng)所述第一分頻基準(zhǔn)時(shí)鐘來進(jìn)行復(fù)位；第二計(jì)數(shù)器，用于對(duì)所述輸出時(shí)鐘進(jìn)行計(jì)數(shù)，并將計(jì)得的數(shù)值作為第二計(jì)數(shù)值信號(hào)進(jìn)行輸出，同時(shí)響應(yīng)所述第一分頻基準(zhǔn)時(shí)鐘來進(jìn)行復(fù)位；以及第二減法器，用于對(duì)所述第一計(jì)數(shù)值信號(hào)所表示的所述第一計(jì)數(shù)器的第一計(jì)數(shù)值和所述第二計(jì)數(shù)值信號(hào)所表示的所述第二計(jì)數(shù)器的第二計(jì)數(shù)值進(jìn)行求差，并將求得的數(shù)值作為所述頻率比較信號(hào)進(jìn)行輸出。
13.如權(quán)利要求12所述的數(shù)字PLL電路，其特征在于，當(dāng)所述第一和第二計(jì)數(shù)值相一致時(shí)，所述第二減法器輸出頻率一致信號(hào)，在所述頻率一致信號(hào)的輸出過程中，所述相位比較器比較所述基準(zhǔn)時(shí)鐘和所述輸出時(shí)鐘的相位。
14.如權(quán)利要求12所述的數(shù)字PLL電路，其特征在于，每當(dāng)所述第一和第二計(jì)數(shù)值相一致，所述第二減法器就輸出頻率一致信號(hào)，所述第一基準(zhǔn)分頻器是可變分頻器，其響應(yīng)所述頻率一致信號(hào)而依次增大所述第一分頻基準(zhǔn)時(shí)鐘的周期。
15.如權(quán)利要求12所述的數(shù)字PLL電路，其特征在于，包括第一控制電路，用于按照所述頻率比較信號(hào)來輸出第一選擇信號(hào)，所述第一選擇信號(hào)表示所述反相電路中的、輸出所述第一選擇電路所選擇的所述奇數(shù)輸出信號(hào)的反相電路，其中，所述第一控制電路包括第二加法器，用于接收所述頻率比較信號(hào)和所述第一選擇信號(hào)，并將所述頻率比較信號(hào)所表示的數(shù)值和所述第一選擇信號(hào)所表示的數(shù)值進(jìn)行相加，將加法計(jì)算的結(jié)果作為更新數(shù)值信號(hào)進(jìn)行輸出；和存儲(chǔ)電路，其同步于所述第一分頻基準(zhǔn)時(shí)鐘來接收所述更新數(shù)值信號(hào)，并將接收的數(shù)值作為所述第一選擇信號(hào)進(jìn)行輸出，并且，所述第一選擇電路將所述第一選擇信號(hào)作為所述頻率比較信號(hào)進(jìn)行接收。
16.如權(quán)利要求15所述的數(shù)字PLL電路，其特征在于，在所述頻率比較器開始比較所述基準(zhǔn)時(shí)鐘與所述輸出時(shí)鐘的頻率之前，將所述存儲(chǔ)電路設(shè)定為一數(shù)值，該數(shù)值表示奇數(shù)編號(hào)的反相電路中的后級(jí)一側(cè)的反相電路。
17.如權(quán)利要求12所述的數(shù)字PLL電路，其特征在于，所述頻率比較器具有第一加法器，所述第一加法器將預(yù)定數(shù)值加到所述第二計(jì)數(shù)值上，并將加法計(jì)算的結(jié)果作為加法計(jì)算數(shù)值信號(hào)進(jìn)行輸出，所述第二減法器將所述加法計(jì)算數(shù)值信號(hào)作為所述第二計(jì)數(shù)值信號(hào)進(jìn)行接收。
18.如權(quán)利要求17所述的數(shù)字PLL電路，其特征在于，包括第二基準(zhǔn)分頻器，用于以預(yù)定的分頻比對(duì)所述基準(zhǔn)時(shí)鐘進(jìn)行分頻，并作為第二分頻基準(zhǔn)時(shí)鐘進(jìn)行輸出；和第二控制電路，用于按照所述相位比較信號(hào)來輸出第二選擇信號(hào)，所述第二選擇信號(hào)表示所述反相電路中的、輸出所述第二選擇電路所選擇的所述奇數(shù)輸出信號(hào)的反相電路，其中，所述第二選擇電路將所述第二選擇信號(hào)作為所述相位比較信號(hào)進(jìn)行接收，所述相位比較器包括第一分頻器，用于以預(yù)定的分頻比對(duì)所述基準(zhǔn)時(shí)鐘進(jìn)行分頻，并作為第一分頻時(shí)鐘進(jìn)行輸出；和第二分頻器，用于以和所述第一分頻器相同的分頻比對(duì)所述輸出時(shí)鐘進(jìn)行分頻，并作為第二分頻時(shí)鐘進(jìn)行輸出，所述相位比較器比較所述第一分頻時(shí)鐘以及所述第二分頻時(shí)鐘的相位，并將比較結(jié)果作為所述相位比較信號(hào)進(jìn)行輸出，所述第二控制電路具有下降計(jì)數(shù)器，所述下降計(jì)數(shù)器同步于所述第二分頻基準(zhǔn)時(shí)鐘，按照所述相位比較信號(hào)來進(jìn)行下降計(jì)數(shù)，并將計(jì)得的數(shù)值作為所述第二選擇信號(hào)進(jìn)行輸出，在所述相位比較器開始比較所述基準(zhǔn)時(shí)鐘與所述輸出時(shí)鐘的相位之前，將所述下降計(jì)數(shù)器設(shè)定為一計(jì)數(shù)值，該計(jì)數(shù)值表示奇數(shù)編號(hào)的反相電路中的后級(jí)一側(cè)的反相電路。
19.如權(quán)利要求12所述的數(shù)字PLL電路，其特征在于，所述頻率比較器具有第一減法器，所述第一減法器從所述第一計(jì)數(shù)值中減去預(yù)定數(shù)值，并將減法計(jì)算的結(jié)果作為減法計(jì)算數(shù)值信號(hào)進(jìn)行輸出，所述第二減法器將所述減法計(jì)算數(shù)值信號(hào)作為所述第一計(jì)數(shù)值信號(hào)進(jìn)行接收。
20.如權(quán)利要求19所述的數(shù)字PLL電路，其特征在于，包括第二基準(zhǔn)分頻器，用于以預(yù)定的分頻比對(duì)所述基準(zhǔn)時(shí)鐘進(jìn)行分頻，并作為第二分頻基準(zhǔn)時(shí)鐘進(jìn)行輸出；和第二控制電路，用于按照所述相位比較信號(hào)來輸出第二選擇信號(hào)，所述第二選擇信號(hào)表示所述反相電路中的、輸出所述第二選擇電路所選擇的所述奇數(shù)輸出信號(hào)的反相電路，其中，所述第二選擇電路將所述第二選擇信號(hào)作為所述相位比較信號(hào)進(jìn)行接收，所述相位比較器包括第一分頻器，用于以預(yù)定的分頻比對(duì)所述基準(zhǔn)時(shí)鐘進(jìn)行分頻，并作為第一分頻時(shí)鐘進(jìn)行輸出；和第二分頻器，用于以和所述第一分頻器相同的分頻比對(duì)所述輸出時(shí)鐘進(jìn)行分頻，并作為第二分頻時(shí)鐘進(jìn)行輸出，所述相位比較器比較所述分頻基準(zhǔn)時(shí)鐘和所述分頻輸出時(shí)鐘的相位，并將比較結(jié)果作為所述相位比較信號(hào)進(jìn)行輸出，所述第二控制電路具有下降計(jì)數(shù)器，所述下降計(jì)數(shù)器同步于所述第二分頻基準(zhǔn)時(shí)鐘，按照所述相位比較信號(hào)來進(jìn)行下降計(jì)數(shù)，并將計(jì)算出的數(shù)值作為所述第二選擇信號(hào)進(jìn)行輸出，在所述相位比較器開始比較所述基準(zhǔn)時(shí)鐘與所述輸出時(shí)鐘的相位之前，將所述下降計(jì)數(shù)器設(shè)定為一計(jì)數(shù)值，該計(jì)數(shù)值表示奇數(shù)編號(hào)的反相電路中的后級(jí)一側(cè)的反相電路。
21.如權(quán)利要求1所述的數(shù)字PLL電路，其特征在于，所述相位比較器包括第一分頻器，用于以預(yù)定的分頻比對(duì)所述基準(zhǔn)時(shí)鐘進(jìn)行分頻，并作為第一分頻時(shí)鐘進(jìn)行輸出；和第二分頻器，用于以和所述第一分頻器相同的分頻比對(duì)所述輸出時(shí)鐘進(jìn)行分頻，并作為第二分頻時(shí)鐘進(jìn)行輸出，所述相位比較器比較所述第一和第二分頻時(shí)鐘的相位，并將比較結(jié)果作為所述相位比較信號(hào)進(jìn)行輸出。
22.如權(quán)利要求21所述的數(shù)字PLL電路，其特征在于，包括第二基準(zhǔn)分頻器，用于以預(yù)定的分頻比對(duì)所述基準(zhǔn)時(shí)鐘進(jìn)行分頻，并作為第二分頻基準(zhǔn)時(shí)鐘進(jìn)行輸出；和第二控制電路，用于按照所述相位比較信號(hào)來輸出第二選擇信號(hào)，所述第二選擇信號(hào)表示所述反相電路中的、輸出所述第二選擇電路所選擇的所述奇數(shù)輸出信號(hào)的反相電路，其中，所述第二控制電路具有第二升降計(jì)數(shù)器，所述第二升降計(jì)數(shù)器同步于所述第二分頻基準(zhǔn)時(shí)鐘，按照所述相位比較信號(hào)來進(jìn)行上升計(jì)數(shù)或下降計(jì)數(shù)，并將計(jì)得的數(shù)值作為所述第二選擇信號(hào)進(jìn)行輸出，所述第二選擇電路將所述第二選擇信號(hào)作為所述相位比較信號(hào)進(jìn)行接收。
23.如權(quán)利要求22所述的數(shù)字PLL電路，其特征在于，包括第三控制電路，當(dāng)所述第二選擇信號(hào)所表示的所述第二升降計(jì)數(shù)器的計(jì)數(shù)值通過計(jì)數(shù)操作從最大值變化到最小值以及從最小值變化到最大值時(shí)，輸出邏輯電平反相的第三選擇信號(hào)；和第三選擇電路，用于響應(yīng)所述第三選擇信號(hào)的轉(zhuǎn)換邊沿，交替輸出所述輸出時(shí)鐘被反相的反相輸出時(shí)鐘以及所述輸出時(shí)鐘，其中，所述頻率比較器以及所述相位比較器將從所述第三選擇電路輸出的時(shí)鐘作為所述輸出時(shí)鐘進(jìn)行接收。
24.如權(quán)利要求1所述的數(shù)字PLL電路，其特征在于，包括第一控制電路，用于按照所述頻率比較信號(hào)來輸出由多位組成的第一選擇信號(hào)，所述第一選擇信號(hào)表示所述反相電路中的、輸出所述第一選擇電路所選擇的所述奇數(shù)輸出信號(hào)的反相電路；第二控制電路，用于按照所述相位比較信號(hào)來輸出由多位組成的第二選擇信號(hào)，所述第二選擇信號(hào)表示所述反相電路中的、輸出所述第二選擇電路所選擇的所述奇數(shù)輸出信號(hào)的反相電路；第一轉(zhuǎn)換檢測器，用于在所述第一選擇信號(hào)的轉(zhuǎn)換過程中輸出第一轉(zhuǎn)換信號(hào)；第二轉(zhuǎn)換檢測器，用于在所述第二選擇信號(hào)的轉(zhuǎn)換過程中輸出第二轉(zhuǎn)換信號(hào)；第一禁止電路，被配置在所述第一選擇電路的輸出和所述延遲電路的輸入之間，禁止所述第一選擇電路的輸出在所述第一轉(zhuǎn)換信號(hào)的輸出過程中傳輸給所述延遲電路；以及第二禁止電路，被配置在所述第二選擇電路的輸出和所述頻率比較器及所述相位比較器的輸入之間，禁止所述第二選擇電路的輸出在所述第二轉(zhuǎn)換信號(hào)的輸出過程中傳輸給所述頻率比較器以及所述相位比較器，其中，所述第一選擇電路將所述第一選擇信號(hào)作為所述頻率比較信號(hào)進(jìn)行接收，所述第二選擇電路將所述第二選擇信號(hào)作為所述相位比較信號(hào)進(jìn)行接收。
25.如權(quán)利要求1所述的數(shù)字PLL電路，其特征在于，包括第三基準(zhǔn)分頻器，用于以預(yù)定的分頻比對(duì)所述基準(zhǔn)時(shí)鐘進(jìn)行分頻，并作為第三分頻基準(zhǔn)時(shí)鐘進(jìn)行輸出；和第一輸出分頻器，用于以預(yù)定的分頻比對(duì)從所述第二選擇電路輸出的所述輸出時(shí)鐘進(jìn)行分頻，并作為第一分頻輸出時(shí)鐘進(jìn)行輸出，其中，所述頻率比較器以及所述相位比較器將所述第三分頻基準(zhǔn)時(shí)鐘作為所述基準(zhǔn)時(shí)鐘進(jìn)行接收，并將所述第一分頻輸出時(shí)鐘作為所述輸出時(shí)鐘進(jìn)行接收。
26.如權(quán)利要求25所述的數(shù)字PLL電路，其特征在于，包括第二輸出分頻器，用于以預(yù)定的分頻比對(duì)從所述第二選擇電路中輸出的所述輸出時(shí)鐘進(jìn)行分頻，并作為第二分頻輸出時(shí)鐘進(jìn)行輸出；和第三輸出分頻器，用于以預(yù)定的分頻比對(duì)所述第二分頻輸出時(shí)鐘進(jìn)行分頻，并作為所述輸出時(shí)鐘進(jìn)行輸出，其中，所述第一輸出分頻器將所述第二分頻輸出時(shí)鐘作為所述輸出時(shí)鐘進(jìn)行接收。
27.一種數(shù)字PLL電路，其特征在于，包括頻率比較器，用于比較基準(zhǔn)時(shí)鐘以及按照所述基準(zhǔn)時(shí)鐘而產(chǎn)生的輸出時(shí)鐘的頻率，并輸出表示比較結(jié)果的頻率比較信號(hào)；頻率可變電路，其包括延遲電路和第一選擇電路，其中所述延遲電路具有多個(gè)被串聯(lián)連接的反相電路，所述第一選擇電路按照所述頻率比較信號(hào)來選擇從所述反相電路中的奇數(shù)編號(hào)的反相電路中輸出的奇數(shù)輸出信號(hào)中的任一個(gè)，并作為反饋信號(hào)反饋到所述延遲電路的輸入中；相位比較器，用于對(duì)所述基準(zhǔn)時(shí)鐘以及所述輸出時(shí)鐘的相位進(jìn)行比較，并輸出表示比較結(jié)果的相位比較信號(hào)；第二升降計(jì)數(shù)器，其同步于所述基準(zhǔn)時(shí)鐘，按照所述相位比較信號(hào)來進(jìn)行上升計(jì)數(shù)或下降計(jì)數(shù)，并將計(jì)得的數(shù)值作為第二選擇信號(hào)進(jìn)行輸出；第三控制電路，當(dāng)所述第二選擇信號(hào)所表示的所述第二升降計(jì)數(shù)器的計(jì)數(shù)值通過計(jì)數(shù)操作從最大值變化到最小值以及從最小值變化到最大值時(shí)，輸出邏輯電平反相的第三選擇信號(hào)；以及第四選擇電路，用于接收從所述反相電路中的偶數(shù)編號(hào)的反相電路中輸出的偶數(shù)輸出信號(hào)以及所述奇數(shù)輸出信號(hào)，并在所述第三選擇信號(hào)為第一邏輯電平期間，按照所述第二選擇信號(hào)來選擇所述奇數(shù)輸出信號(hào)中的任一個(gè)，并作為所述輸出時(shí)鐘進(jìn)行輸出，而在所述第三選擇信號(hào)為第二邏輯電平期間，按照所述第二選擇信號(hào)來選擇所述偶數(shù)輸出信號(hào)中的任一個(gè)，并作為所述輸出時(shí)鐘進(jìn)行輸出。
全文摘要
頻率比較器比較基準(zhǔn)時(shí)鐘和輸出時(shí)鐘的頻率，并輸出頻率比較信號(hào)。頻率可變電路由延遲電路和第一選擇電路構(gòu)成，其中延遲電路具有多個(gè)被串聯(lián)連接的反相電路。第一選擇電路按照頻率比較信號(hào)來選擇從奇數(shù)編號(hào)的反相電路中輸出的奇數(shù)輸出信號(hào)中的任一個(gè)，并作為反饋信號(hào)反饋到延遲電路的輸入中。相位比較器比較基準(zhǔn)時(shí)鐘和輸出時(shí)鐘的相位，并輸出相位比較信號(hào)。第二選擇電路按照相位比較信號(hào)來選擇奇數(shù)輸出信號(hào)中的任一個(gè)，并作為輸出時(shí)鐘進(jìn)行輸出。通過調(diào)整構(gòu)成反饋環(huán)的反相電路的連接級(jí)數(shù)，頻率可變電路可作為改變輸出時(shí)鐘的頻率的可變振蕩器來發(fā)揮功能。延遲電路可通用于輸出時(shí)鐘的頻率調(diào)整以及相位調(diào)整這兩方面。因此，可降低電路規(guī)模。
文檔編號(hào)H03L7/081GK1751440SQ0382608
公開日2006年3月22日 申請(qǐng)日期2003年3月6日 優(yōu)先權(quán)日2003年3月6日
發(fā)明者橫關(guān)亙 申請(qǐng)人:富士通株式會(huì)社