專利名稱：用fpga器件實(shí)現(xiàn)機(jī)群交換網(wǎng)絡(luò)路由芯片的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種采用FPGA器件實(shí)現(xiàn)機(jī)群互聯(lián)網(wǎng)絡(luò)路由芯片的方法。
背景技術(shù)：
機(jī)群系統(tǒng)從硬件結(jié)構(gòu)上看，是把若干個(gè)高性能處理結(jié)點(diǎn)通過(guò)高速交換網(wǎng)絡(luò)連接起來(lái)構(gòu)成的，可實(shí)現(xiàn)高速并行處理的計(jì)算機(jī)系統(tǒng)。機(jī)群系統(tǒng)中的單個(gè)結(jié)點(diǎn)的性能越來(lái)越高，要求交換網(wǎng)絡(luò)的性能必須與結(jié)點(diǎn)性能相匹配，否則將會(huì)成為整個(gè)系統(tǒng)的瓶頸。路由芯片是構(gòu)造機(jī)群交換網(wǎng)絡(luò)的核心部件，路由芯片的性能對(duì)機(jī)群交換網(wǎng)絡(luò)的性能具有決定性影響。設(shè)計(jì)構(gòu)造可擴(kuò)展、高性能機(jī)群交換網(wǎng)絡(luò)的路由芯片具有重要意義。一種可擴(kuò)展交換網(wǎng)絡(luò)見(jiàn)附圖1。
路由芯片的功能是從輸入端口接收數(shù)據(jù)包，識(shí)別數(shù)據(jù)包內(nèi)包含的路由信息，根據(jù)預(yù)先定義好的路由方法確定輸出端口，把輸入數(shù)據(jù)交換到相應(yīng)的輸出端口，從而為連接在交換網(wǎng)絡(luò)上的各個(gè)處理結(jié)點(diǎn)之間提供高速、可靠的數(shù)據(jù)傳送通道。
傳統(tǒng)的路由芯片設(shè)計(jì)采用專用集成電路(ASIC)器件來(lái)實(shí)現(xiàn)，ASIC器件雖然通過(guò)精心設(shè)計(jì)和先進(jìn)的工藝可以保證良好的性能，但由于開(kāi)發(fā)成本高、開(kāi)發(fā)周期長(zhǎng)以及生產(chǎn)測(cè)試成本開(kāi)銷大等原因，當(dāng)芯片沒(méi)有形成批量時(shí)，不具備較高的性能價(jià)格比；另外，ASIC器件一旦設(shè)計(jì)定型，其邏輯結(jié)構(gòu)和性能就不能再改，所以新的路由方法和邏輯設(shè)計(jì)思想不能及時(shí)獲得應(yīng)用。

發(fā)明內(nèi)容
本發(fā)明的目的提出一種用FPGA器件實(shí)現(xiàn)構(gòu)造機(jī)群交換網(wǎng)絡(luò)路由芯片的方法，采用該方法設(shè)計(jì)實(shí)現(xiàn)了一個(gè)具有8個(gè)全雙工端口，每個(gè)端口的單向傳輸帶寬達(dá)到4Gbit/S的路由芯片。
一種用FPGA器件實(shí)現(xiàn)機(jī)群交換網(wǎng)絡(luò)路由芯片的方法，方法包括步驟利用可編程邏輯器件的門陣列資源，在芯片內(nèi)部設(shè)置對(duì)稱的輸入-輸出端口；在芯片內(nèi)部設(shè)置對(duì)稱的邏輯交叉開(kāi)關(guān)；通過(guò)仲裁邏輯調(diào)度輸入至輸出端口間的數(shù)據(jù)通道；完成多端口之間的數(shù)據(jù)交換的任務(wù)。
本發(fā)明方法的核心是最通用的完全交叉開(kāi)關(guān)，因而使用該類數(shù)字交換芯片構(gòu)造的機(jī)群通信系統(tǒng)非常易于組建和擴(kuò)展，可應(yīng)用在各種網(wǎng)絡(luò)拓?fù)渲小Ｍ瑫r(shí)，由于本發(fā)明有效地簡(jiǎn)化了通信協(xié)議，相應(yīng)的交換設(shè)備可以安全高效地實(shí)現(xiàn)機(jī)群結(jié)點(diǎn)間的通信。本發(fā)明充分利用了可編程器件FPGA的資源優(yōu)勢(shì)和串-并/并-串轉(zhuǎn)換接口器件的速度優(yōu)勢(shì)。接口處數(shù)字信號(hào)工作在雙速率時(shí)鐘下，發(fā)揮了器件的效能，系統(tǒng)的通信帶寬比單沿時(shí)鐘運(yùn)行條件下提高一倍。使用本發(fā)明的多鏈路化傳輸方法，未來(lái)通信系統(tǒng)的性能可以隨著可編程器件的發(fā)展而發(fā)展。由于該方法中各鏈路都是完全對(duì)等的，所以在未來(lái)器件水平進(jìn)步的同時(shí)，邏輯上只需稍作修改就可以將芯片的性能成倍的提高。


圖1是現(xiàn)有技術(shù)雙向多級(jí)機(jī)群交換網(wǎng)絡(luò)示意圖；圖2是本發(fā)明路由芯片結(jié)構(gòu)圖；圖3是本發(fā)明路由芯片內(nèi)各模塊間的連接關(guān)系示意圖；圖4是輸入端口示意圖；圖5是輸出端口示意圖；圖6是仲裁器示意圖；圖7是數(shù)據(jù)選擇器示意圖。
具體實(shí)施例方式
與ASIC器件相比，F(xiàn)PGA器件具有現(xiàn)場(chǎng)可編程的優(yōu)點(diǎn)，隨著生產(chǎn)工藝的不斷完善，現(xiàn)在FPGA器件的集成度和工作速度都獲得了極大改進(jìn)，其內(nèi)部提供的邏輯資源如數(shù)字時(shí)鐘管理器、塊狀存儲(chǔ)器、多路選擇器、雙倍速率觸發(fā)器等，完全可以滿足路由芯片對(duì)邏輯資源和時(shí)鐘頻率的要求。用FPGA器件實(shí)現(xiàn)路由芯片具有設(shè)計(jì)周期短、便于進(jìn)行設(shè)計(jì)改進(jìn)、性能價(jià)格比高等優(yōu)點(diǎn)。用FPGA實(shí)現(xiàn)的成熟邏輯也可以方便的轉(zhuǎn)換成ASIC。
下面結(jié)合附圖詳細(xì)描述本發(fā)明。
如圖2所示，所述方法實(shí)現(xiàn)了一個(gè)具有8個(gè)雙工端口，每個(gè)端口的單向傳輸帶寬達(dá)到4Gbit/S的路由芯片。用此路由芯片可以構(gòu)造出可擴(kuò)展的機(jī)群交換網(wǎng)絡(luò)。
下面分別描述本發(fā)明的方法。
1.路由方法路由芯片采用源址路由方法，即路由信息由發(fā)送結(jié)點(diǎn)添入到數(shù)據(jù)包的頭部，路由芯片根據(jù)此路由信息選擇輸出端口轉(zhuǎn)發(fā)數(shù)據(jù)。被傳送的數(shù)據(jù)包采用可變長(zhǎng)度，這里的可變長(zhǎng)度有兩層意義(1)頭部的路由信息可以有一個(gè)或多個(gè)，每級(jí)路由芯片使用一個(gè)路由信息，因此可以把多個(gè)路由芯片級(jí)連起來(lái)，構(gòu)成多級(jí)網(wǎng)絡(luò)，支持網(wǎng)絡(luò)規(guī)模的擴(kuò)展；(2)數(shù)據(jù)包中的有效數(shù)據(jù)長(zhǎng)度可變，可以很方便地將各種上層協(xié)議的數(shù)據(jù)包嵌入到路由芯片的數(shù)據(jù)包中，由此可降低協(xié)議間的轉(zhuǎn)換開(kāi)銷，提高協(xié)議效率。
2.交換機(jī)制和流量控制路由芯片采用緩沖蟲(chóng)洞路由機(jī)制實(shí)現(xiàn)交換和流量控制。路由芯片的輸入端口收到數(shù)據(jù)包的頭部路由信息后，就根據(jù)此路由信息請(qǐng)求輸出端口，如果輸出端口可用就把數(shù)據(jù)直接交換到輸出端口，而不必等待收到完整的數(shù)據(jù)包，這種方法可減少路由芯片的交換延遲。當(dāng)輸出端口不可用時(shí)，只要輸入端口有緩存空間，就繼續(xù)接收數(shù)據(jù)，當(dāng)緩沖區(qū)內(nèi)的數(shù)據(jù)達(dá)到規(guī)定的緩沖區(qū)上界時(shí)，發(fā)出流量控制信號(hào)，通知上級(jí)輸出端口停發(fā)數(shù)據(jù)。這種流量控制方法當(dāng)輸入端口的緩沖區(qū)較大時(shí)，在阻塞情況下可以容納下整個(gè)數(shù)據(jù)包，減少了對(duì)物理通道的占用；對(duì)于較大的數(shù)據(jù)包，阻塞時(shí)將分散存儲(chǔ)在各級(jí)路由芯片的緩沖區(qū)內(nèi)，也不會(huì)引起丟包。從而實(shí)現(xiàn)了對(duì)可變長(zhǎng)度數(shù)據(jù)包傳送的支持。
3.芯片內(nèi)部數(shù)據(jù)通道調(diào)度
路由芯片采用分布式結(jié)構(gòu)實(shí)現(xiàn)對(duì)內(nèi)部數(shù)據(jù)通道的調(diào)度，即為每個(gè)輸出端口配備一個(gè)仲裁器，此仲裁器接收來(lái)自所有輸入端口的通道請(qǐng)求信號(hào)，并根據(jù)優(yōu)先級(jí)隊(duì)列中的優(yōu)先級(jí)順序給出仲裁響應(yīng)信號(hào)。仲裁器按近期最少服務(wù)優(yōu)先原則對(duì)請(qǐng)求信號(hào)進(jìn)行調(diào)度，每個(gè)仲裁器內(nèi)設(shè)置一個(gè)優(yōu)先級(jí)隊(duì)列，芯片復(fù)位后優(yōu)先級(jí)隊(duì)列設(shè)定一個(gè)初始優(yōu)先級(jí)，當(dāng)同時(shí)收到多個(gè)請(qǐng)求時(shí)，優(yōu)先級(jí)最高的請(qǐng)求獲得響應(yīng)；服務(wù)完成后被響應(yīng)的請(qǐng)求設(shè)置為最低優(yōu)先級(jí)，原來(lái)優(yōu)先級(jí)高于被響應(yīng)請(qǐng)求的，其優(yōu)先級(jí)不變；原來(lái)優(yōu)先級(jí)低于被響應(yīng)請(qǐng)求的，其優(yōu)先級(jí)依次提高一個(gè)等級(jí)。仲裁器的分布式結(jié)構(gòu)可以提高對(duì)請(qǐng)求的處理速度，進(jìn)而減小仲裁延遲，分布式仲裁也方便路由芯片未來(lái)對(duì)多播通信的支持；近期最少服務(wù)優(yōu)先原則可保證對(duì)各請(qǐng)求的公平性，不會(huì)發(fā)生某些請(qǐng)求被餓死的現(xiàn)象。
4.端口帶寬擴(kuò)展方法路由芯片的每個(gè)端口都采用雙通道技術(shù)來(lái)擴(kuò)展數(shù)據(jù)通道的寬度，實(shí)現(xiàn)了既能增加數(shù)據(jù)傳送帶寬，又能利用現(xiàn)有的高速串-并/并-串轉(zhuǎn)換芯片，以支持長(zhǎng)線傳輸并減少信號(hào)線數(shù)量。在路由芯片的輸入端口內(nèi)設(shè)置兩個(gè)獨(dú)立的輸入數(shù)據(jù)通道，用兩個(gè)獨(dú)立的異步FIFO緩沖區(qū)分別緩存兩路數(shù)據(jù)，緩沖區(qū)的讀出控制邏輯根據(jù)兩個(gè)緩沖區(qū)的空標(biāo)志、讀出數(shù)據(jù)的狀態(tài)標(biāo)志，控制對(duì)緩沖區(qū)的讀操作，補(bǔ)償兩路數(shù)據(jù)在物理線路上傳送時(shí)產(chǎn)生的時(shí)鐘扭斜，以實(shí)現(xiàn)兩個(gè)通道數(shù)據(jù)間的同步。
為進(jìn)一步增加端口的數(shù)據(jù)傳送帶寬，采用在時(shí)鐘信號(hào)上升沿和下降沿同時(shí)傳送數(shù)據(jù)的雙倍數(shù)據(jù)速率(DDR)技術(shù)，并利用了FPGA器件內(nèi)的專用DDR邏輯資源。為降低芯片內(nèi)的時(shí)鐘工作頻率，在芯片內(nèi)采用加寬數(shù)據(jù)通道的方法以實(shí)現(xiàn)與外部數(shù)據(jù)速率的匹配。采用DDR技術(shù)使路由芯片的數(shù)據(jù)傳輸帶寬增加了一倍。
5.信號(hào)傳送方式路由芯片的數(shù)據(jù)傳輸采用源時(shí)鐘同步方法實(shí)現(xiàn)，源時(shí)鐘是指輸出端口發(fā)送數(shù)據(jù)時(shí)，同時(shí)送出與數(shù)據(jù)同步的時(shí)鐘信號(hào)，下級(jí)路由芯片的輸入端口用此時(shí)鐘信號(hào)驅(qū)動(dòng)異步FIFO緩沖區(qū)的寫控制邏輯，異步FIFO緩沖區(qū)的讀控制邏輯由本地時(shí)鐘信號(hào)驅(qū)動(dòng)。這樣就實(shí)現(xiàn)了不同端口間的輸入數(shù)據(jù)從異步FIFO緩沖區(qū)讀出后獲得同步，進(jìn)而可以簡(jiǎn)化交叉開(kāi)關(guān)、仲裁器和輸出端口的邏輯設(shè)計(jì)。同步傳送的另一個(gè)含義是輸出端口發(fā)送數(shù)據(jù)時(shí)按固定的時(shí)鐘節(jié)拍進(jìn)行，而不必與下級(jí)芯片的輸入端口間建立請(qǐng)求、應(yīng)答關(guān)系。發(fā)生流量控制時(shí)，由下級(jí)芯片發(fā)出停止或繼續(xù)傳送的命令，該命令通過(guò)全雙工通道中的反向通道傳送到輸出端口，控制輸出端口的數(shù)據(jù)發(fā)送過(guò)程。使用異步FIFO緩沖區(qū)使輸入數(shù)據(jù)的時(shí)鐘信號(hào)與芯片內(nèi)的全局時(shí)鐘信號(hào)隔離，從而簡(jiǎn)化了芯片內(nèi)的時(shí)鐘同步邏輯；同步信號(hào)傳送方法消除了請(qǐng)求、應(yīng)答產(chǎn)生的傳送延遲，提高了信號(hào)傳送速率。
6.路由芯片結(jié)構(gòu)路由芯片的邏輯設(shè)計(jì)采用模塊化方法，按功能把路由芯片劃分成輸入端口、輸出端口、仲裁器和交叉開(kāi)關(guān)4類基本模塊。各模塊間的連接關(guān)系見(jiàn)附圖3，把圖中的8個(gè)數(shù)據(jù)選擇器總稱為交叉開(kāi)關(guān)。
輸入端口 輸入端口的主要功能包括(1)將雙倍速率(DDR)數(shù)據(jù)轉(zhuǎn)換成數(shù)據(jù)線寬度加倍的單時(shí)鐘沿?cái)?shù)據(jù)；(2)對(duì)數(shù)據(jù)進(jìn)行8B/10B解碼、并分離出數(shù)據(jù)傳送的協(xié)議控制字符并做相應(yīng)處理、識(shí)別出數(shù)據(jù)包的頭尾位置；(3)把數(shù)據(jù)包寫入輸入端口的異步FIFO緩沖區(qū)內(nèi)，同時(shí)監(jiān)測(cè)緩沖區(qū)內(nèi)的數(shù)據(jù)量，當(dāng)達(dá)到預(yù)定的緩沖區(qū)上界時(shí)，送出流量控制信號(hào)；(4)根據(jù)兩個(gè)異步FIFO緩沖區(qū)的狀態(tài)信息，控制對(duì)緩沖區(qū)的讀操作，并將兩路數(shù)據(jù)合并成一路數(shù)據(jù)，分析數(shù)據(jù)包的路由信息并向仲裁器發(fā)出輸出端口請(qǐng)求信號(hào)；(5)收到仲裁器的應(yīng)答信號(hào)后，控制數(shù)據(jù)向輸出端口的傳送過(guò)程。如附圖4所示，輸入端口包含了兩個(gè)數(shù)據(jù)通道，在異步FIFO緩沖區(qū)后的讀控制邏輯把兩路數(shù)據(jù)合成為一路數(shù)據(jù)，送到交叉開(kāi)關(guān)進(jìn)行交換。
輸出端口 輸出端口的主要功能包括(1)把經(jīng)過(guò)交叉開(kāi)關(guān)送來(lái)的數(shù)據(jù)寫入到輸出端口的同步FIFO緩沖區(qū)中，同時(shí)監(jiān)測(cè)緩沖區(qū)的滿標(biāo)志，以便實(shí)現(xiàn)芯片內(nèi)部的流量控制；(2)從緩沖區(qū)中讀出數(shù)據(jù)，并附加上數(shù)據(jù)傳送協(xié)議規(guī)定的頭尾標(biāo)志和其他控制字符，形成協(xié)議數(shù)據(jù)包；(3)將數(shù)據(jù)包分成兩路，分別控制其傳送過(guò)程；(3)兩個(gè)數(shù)據(jù)通道分別對(duì)數(shù)據(jù)進(jìn)行8B/10B編碼，單沿?cái)?shù)據(jù)到雙倍數(shù)據(jù)速率(DDR)轉(zhuǎn)換，轉(zhuǎn)換后的雙路DDR數(shù)據(jù)從輸出端口的引腳上送出，同時(shí)送出用于同步的時(shí)鐘信號(hào)；(4)對(duì)下級(jí)路由芯片的輸入端口送來(lái)的流量控制做出響應(yīng)，即暫?；蚶^續(xù)數(shù)據(jù)傳送；(4)實(shí)現(xiàn)通道協(xié)議規(guī)定的其他控制功能。附圖5示出了輸出端口內(nèi)部各主要模塊及其連接關(guān)系。
仲裁器 仲裁器接收來(lái)自8個(gè)輸入端口的請(qǐng)求信號(hào)，根據(jù)仲裁器內(nèi)優(yōu)先級(jí)隊(duì)列中存儲(chǔ)的優(yōu)先級(jí)順序，選出當(dāng)前優(yōu)先級(jí)最高的請(qǐng)求信號(hào)，并對(duì)其做出響應(yīng)，同時(shí)送出對(duì)交叉開(kāi)關(guān)的選擇控制信號(hào)和輸出允許信號(hào)。當(dāng)一個(gè)數(shù)據(jù)包傳送完成時(shí)，請(qǐng)求信號(hào)撤銷，仲裁器對(duì)其優(yōu)先級(jí)隊(duì)列內(nèi)的優(yōu)先級(jí)順序進(jìn)行重新排序，近期最少服務(wù)的請(qǐng)求排在最高優(yōu)先級(jí)，剛獲得服務(wù)的請(qǐng)求排在最低優(yōu)先級(jí)。仲裁器的結(jié)構(gòu)如附圖6所示。
交叉開(kāi)關(guān) 交叉開(kāi)關(guān)的功能是為輸入端口和輸出端口間建立可變的數(shù)據(jù)通道，從而實(shí)現(xiàn)數(shù)據(jù)交換。采用8個(gè)獨(dú)立的多位8選1數(shù)據(jù)選擇器實(shí)現(xiàn)，每個(gè)數(shù)據(jù)選擇器的輸出連接一個(gè)輸出端口，8個(gè)輸入分別連接到8個(gè)輸入端口，選擇控制信號(hào)和輸出允許信號(hào)連接到相應(yīng)的仲裁器。數(shù)據(jù)選擇器如附圖7所示。
各功能模塊采用硬件描述語(yǔ)言編寫，仿真、調(diào)試后下載到FPGA器件內(nèi)，即可實(shí)現(xiàn)路由芯片。
權(quán)利要求
1.一種用FPGA器件實(shí)現(xiàn)機(jī)群交換網(wǎng)絡(luò)路由芯片的方法，方法包括步驟利用可編程邏輯器件的門陣列資源，在芯片內(nèi)部設(shè)置對(duì)稱的輸入-輸出端口；在芯片內(nèi)部設(shè)置對(duì)稱的邏輯交叉開(kāi)關(guān)；通過(guò)仲裁邏輯調(diào)度輸入至輸出端口間的數(shù)據(jù)通道；完成多端口之間的數(shù)據(jù)交換的任務(wù)。
2.如權(quán)利要求1所述的方法，其特征在于所述的對(duì)稱是輸入端口個(gè)數(shù)與輸出端口個(gè)數(shù)相同，編號(hào)相同的一對(duì)輸入輸出端口為對(duì)偶端口。
3.如權(quán)利要求1所述的方法，其特征在于所述內(nèi)部交叉開(kāi)關(guān)的調(diào)度采用優(yōu)先級(jí)輪換的方法。
4.如權(quán)利要求3所述的方法，其特征在于所述優(yōu)先級(jí)輪換的方法包括步驟賦予每個(gè)輸入端口的優(yōu)先級(jí)序號(hào)；在發(fā)生多個(gè)輸入端口競(jìng)爭(zhēng)同一輸出通道的時(shí)候，將通過(guò)權(quán)交給參與競(jìng)爭(zhēng)的輸入端口中優(yōu)先級(jí)序號(hào)最高的一個(gè)；并且在本次數(shù)據(jù)傳輸完成后，對(duì)相關(guān)的輸入端口的優(yōu)先級(jí)序號(hào)作相應(yīng)的調(diào)整。
5.如權(quán)利要求1所述的方法，其特征在于在輸入輸出端口之間進(jìn)行的數(shù)據(jù)傳輸過(guò)程的流量控制信號(hào)通過(guò)對(duì)偶輸出端口以字符命令形式向數(shù)據(jù)包發(fā)送端口的對(duì)偶輸入端口傳遞，經(jīng)由該對(duì)偶輸入端口解釋命令后傳遞給正在發(fā)送數(shù)據(jù)包的輸出端口知曉，實(shí)現(xiàn)數(shù)據(jù)字級(jí)別上的流量控制。
6.如權(quán)利要求1所述的方法，其特征在于輸入端口和輸出端口內(nèi)部使用可編程器件的邏輯資源FIFO來(lái)構(gòu)造數(shù)據(jù)緩沖區(qū)，以實(shí)現(xiàn)帶緩沖的蟲(chóng)洞路由機(jī)制。
7.如權(quán)利要求1所述的方法，其特征在于數(shù)據(jù)傳輸以數(shù)據(jù)包為單位，每個(gè)數(shù)據(jù)包的第一個(gè)數(shù)據(jù)攜帶路由信息，指明數(shù)據(jù)包的傳出路徑。
8.如權(quán)利要求1所述的方法，其特征在于端口上數(shù)據(jù)采用8b/10b形式編碼。
9.如權(quán)利要求1所述的方法，其特征在于端口上數(shù)據(jù)按同步時(shí)鐘雙沿傳輸，通過(guò)專用串-并/并-串轉(zhuǎn)換器件傳輸數(shù)據(jù)。
10.如權(quán)利要求1所述的方法，其特征在于每個(gè)端口至少有2條相同的物理鏈路聯(lián)合構(gòu)成，每個(gè)鏈路使用自己獨(dú)立的時(shí)鐘，接收方將多路數(shù)據(jù)合并為一路，發(fā)送方將一路數(shù)據(jù)分配到多路送出。
全文摘要
一種用FPGA器件實(shí)現(xiàn)機(jī)群交換網(wǎng)絡(luò)路由芯片的方法，方法包括步驟利用可編程邏輯器件的門陣列資源，在芯片內(nèi)部設(shè)置對(duì)稱的輸入－輸出端口；在芯片內(nèi)部設(shè)置對(duì)稱的邏輯交叉開(kāi)關(guān)；通過(guò)仲裁邏輯調(diào)度輸入至輸出端口間的數(shù)據(jù)通道；完成多端口之間的數(shù)據(jù)交換的任務(wù)。本發(fā)明方法的核心是最通用的完全交叉開(kāi)關(guān)，因而使用該類數(shù)字交換芯片構(gòu)造的機(jī)群通信系統(tǒng)非常易于組建和擴(kuò)展，可應(yīng)用在各種網(wǎng)絡(luò)拓?fù)渲?。同時(shí)，由于本發(fā)明有效地簡(jiǎn)化了通信協(xié)議，相應(yīng)的交換設(shè)備可以安全高效地實(shí)現(xiàn)機(jī)群結(jié)點(diǎn)間的通信。本發(fā)明充分利用了可編程器件FPGA的資源優(yōu)勢(shì)和串－并/并－串轉(zhuǎn)換接口器件的速度優(yōu)勢(shì)。
文檔編號(hào)H03K19/173GK1507285SQ02154519
公開(kāi)日2004年6月23日 申請(qǐng)日期2002年12月6日 優(yōu)先權(quán)日2002年12月6日
發(fā)明者安學(xué)軍, 高文學(xué), 吳冬冬, 張佩珩, 劉新春 申請(qǐng)人:中國(guó)科學(xué)院計(jì)算技術(shù)研究所