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維特比解碼器和傳輸設備的制作方法

文檔序號:7516184閱讀:143來源:國知局
專利名稱:維特比解碼器和傳輸設備的制作方法
技術領域
本發(fā)明涉及用于根據維特比算法來解碼理想樹碼的維特比解碼器,以及涉及用于編碼理想傳輸信息并把該信息傳輸?shù)骄哂羞@種維特比解碼器的接收設備上的傳輸設備。
樹碼如卷積碼,通過這樣的碼,使得編碼增益以穩(wěn)定方式保持很高,而比率并沒有設置很高,其優(yōu)點在于根據維特比算法的軟決策系統(tǒng)被應用到無線電傳輸系統(tǒng)中的接收端,在無線電傳輸系統(tǒng)中要求高傳輸率和高傳輸品質,而與傳輸帶寬的加寬限制無關。
因此,在使用這種卷積碼的移動通信系統(tǒng)和衛(wèi)星通信系統(tǒng)中,維特比解碼器在很多情況下被用于要求價格低、體積小而且低能耗的終端和其他設備中。
圖8示出了具有維特比解碼器的典型的接收部件結構。
如圖8中所示,表示被調制的傳輸信息的基帶信號被輸入到去交織部件111的第一輸入端。與基帶信號同步的時鐘信號(下文稱作“寫時鐘信號”)和在未圖示的接收部件本地產生的時鐘信號(下文稱作“讀時鐘信號”)分別被提供到去交織部件111的第二和第三輸入端。去交織部件111的輸出端被連接到支路量度獲取部件112的輸入端上。支路量度獲取部件112的第四輸出端被連接到ACS-操作部件113的相應輸入端上。ACS-操作部件113的第一至第四輸出被連接到路徑存儲器114的寫端口上。最大似然判定部件115的相應輸入/輸出端被連接到路徑存儲器114的讀端口上。在最大似然判定部件115的輸出端獲得作為最大似然判定結果的傳輸信息。
去交織部件111由雙端口RAM116、計數(shù)器117W和計數(shù)器117R組成,雙端口RAM116的寫輸入端被輸入一個基帶信號(如上述),雙端口RAM116的讀輸出端被直接連接到支路量度獲取部件112的輸入端,計數(shù)器117W的計數(shù)輸出端被連接到雙端口RAM 116的寫地址輸入端,計數(shù)器117W的計數(shù)輸入端被輸入一個寫時鐘信號,計數(shù)器117R的計數(shù)輸出端被連接到雙端口RAM 116的讀地址輸入端,計數(shù)器117R的計數(shù)輸入端被輸入一個讀時鐘信號。
支路量度獲取部件112由支路量度計算單元(BMCU)12000、12001、12010和12011組成,這些支路量度計算單元的輸入端并聯(lián)連接到去交織部件111(雙端口RAM 116)的輸出端。
ACS-操作部件113由加法器(123001,123002)、(123011,123012)、(123101,123102)、和(123111,123112)、比較器(CPM)1241、比較器1242、比較器1243、和比較器1244、選擇器1251、選擇器1252、選擇器1253、和選擇器1254以及觸發(fā)器(FF)1261、觸發(fā)器1262、觸發(fā)器1263、和觸發(fā)器1264組成,這些加法器被布置到第一級上并且其一個輸入端被連接到相應的支路量度計算單元12000、12001、12010和12011的輸出端上,比較器1241的第一和第二輸入端被連接到相應加法器123001,123112的輸出端,比較器1242的第一和第二輸入端端被連接到相應加法器123111,123002的輸出端,比較器1243的第一和第二輸入端被連接到相應加法器123101,123012的輸出端,比較器1244的第一和第二輸入端被連接到相應加法器123011,123102的輸出端,選擇器1251的第一至第三輸入端被連接到加法器123001,123112的輸出端和比較器1241的輸出端而選擇器1251的一個輸出端被連接到路徑存儲器114的寫端口的相應輸入端,選擇器1252的第一至第三輸入端被連接到加法器123111,123002的輸出端和比較器1242的輸出端而選擇器1252的一個輸出端被連接到路徑存儲器114的寫端口的相應輸入端,選擇器1253的第一至第三輸入端被連接到加法器123101,123012的輸出端和比較器1243的輸出端而選擇器1253的一個輸出端被連接到路徑存儲器114的寫端口的相應輸入端,選擇器1254的第一至第三輸入端被連接到加法器123011,123102的輸出端和比較器1244的輸出端而選擇器1252的一個輸出端被連接到路徑存儲器114的寫端口的相應輸入端,觸發(fā)器1261布置在選擇器1251的另一個輸出端和加法器123001與123111的另一個輸入端之間,觸發(fā)器1262布置在選擇器1252的另一個輸出端和加法器123101與123011的另一個輸入端之間,觸發(fā)器1263布置在選擇器1253的另一個輸出端和加法器123112與123002的另一個輸入端之間,觸發(fā)器1264布置在選擇器1254的另一個輸出端和加法器123012與123102的另一個輸入端之間。
最大似然判定部件115由計數(shù)器131、移位寄存器128、跟蹤存儲器129以及地址控制器130組成,計數(shù)器131的輸出端被連接到路徑存儲器114的第—讀端口的地址輸入端,移位寄存器128的輸出端被連接到路徑存儲器114的第二讀端口的地址輸入端而其輸入端被連接到路徑存儲器114的讀輸出端,跟蹤存儲器129的輸入端被連接到路徑存儲器114的輸出端并且其被布置到末級,地址控制器130的輸出端被連接到跟蹤存儲器129的地址輸入端。
在具有上述結構的一般例子中,基帶信號由用于解調所接收波的解調器(未示)產生,該波通過無線電傳輸信道從傳輸端接收,該基帶信號被作為碼組陣列產生,該碼組陣列已經在傳輸端上經過“交織處理”(見圖9(a))從而在時間軸上分布,防止可能在無線電傳輸信道上產生的突發(fā)錯誤所致的傳輸品質的惡化。
在去交織部件111中,計數(shù)器117W通過周期性地計數(shù)與基帶信號同步的寫時鐘來產生寫地址。計數(shù)器117R通過周期性地計數(shù)讀時鐘(上面提到)來產生讀地址。
作為基帶信號給出的一個碼組陣列(上面提到)以圖9(b)中的標號(1)所示的寫地址更新次序(即,沿行的方向)被順序寫入雙端口RAM116的存儲區(qū)。
以上述方式已被寫入雙端口RAM116的存儲區(qū)的碼組以按圖9(b)中的標號(2)所示的讀地址更新次序(即,沿列的方向)被順序地讀取。
代表從雙端口RAM116讀取的一個碼字陣列的一個位串將被簡稱為“接收順序”并且在時間點t的接收信號用(ItQt)表示。雖然接收信號(ItQt)可以由軟決策的多個值表示,但是為了簡化起見,在此假設每個It和Qt由一個二進制值表示,即“0”或“1”。
在支路量度獲取部件112中,支路量度計算單元12000、12001、12010和12011根據下面的公式來計算支路量度(漢明距離)λ00(t)、λ01(t)、λ10(t)和λ11(t),支路量度分別代表時間點t的接收信號(ItQt)和由“0”和“1”組成的“00”、“01”、“10”和“11”之間的差別“0”和“1”是預先假定(已經從傳輸端被傳輸)的信號(支路信號),該公式為λ00(t)=(It0)+(Qt0)λ01(t)=(It0)+(Qt1)λ10(t)=(Itr1)+(Qt0)λ11(t)=(It1)+(Qt1)其中符號“”表示一個“異或”操作的操作器。
在ACS操作部件113中,加法器123001,123111、123101,123011、123112、123002、和123012和123102將支路量度獲取部件112在tj時間點產生的支路量度加到支路量度上,該支路量度是支路量度到時間點ti的一個累加值,時間點ti在先并接近于t=0至tj。而且,比較器1241至1244對上述加法結果的規(guī)定組合進行幅值比較(大或小)。選擇器1251至1254選擇較小的量度作為有效路徑量度,觸發(fā)器1261至1264存儲那些路徑量度作為到時間點ti的路徑量度值。
上述選擇過程的歷史被記載到路徑存儲器114中。
參考

圖10(a)和10(b)來詳細描述由ACS操作部件113執(zhí)的操作。
在此假定在傳輸端提供的卷積編碼器執(zhí)行編碼率R為1/2、束長度為3的編碼,其具體結構如圖12(編碼器136)中所示。
在圖10(a)和10(b)中,狀態(tài)S00-S01代表存儲在移位寄存器1361中的值“00”至“11”,該移位寄存器1361設置在傳輸端,即,在圖12中的編碼器136內。
也就是說,將要成為傳輸端中卷積編碼對象的傳輸數(shù)據信號“0”和“1”被順序地輸入到移位寄存器1361中,然后經過規(guī)定的“異或”操作,從而該信號被轉換成在時間點t的組合傳輸信號(ItQt)。傳輸信號在經過如調制這樣的進一步處理后被傳輸?shù)浇邮斩恕?br> 應該注意移位寄存器1361的操作,按照輸入數(shù)據存儲的這些值順序地變化,例如,從初始值“00”開始并采用下面所列值,這種變化過程的結果是其最終將采用“00”至“11”的四種組合之一。
-“10”(數(shù)據“1”是輸入,從而“1”被最新存儲到移位寄存器1361中并清除了第一初始值“0”。)-“11”(數(shù)據“1”還是輸入,從而“1”被最新存儲到移位寄存器1361中并清除了第二初始值“0”。)因此,設置在傳輸端中的移位寄存器1361能有四種狀態(tài)S00-S11。
圖10(a)是一個格子圖,示出了接收端中傳輸端狀態(tài)S00-S01之間的估算轉換過程。ACS操作部件113根據該格子圖來執(zhí)行路徑量度操作。
每個狀態(tài)之后僅立即出現(xiàn)兩個狀態(tài)(參見圖10a中箭頭)的原因在于存儲在移位寄存器1361中的數(shù)據一個一個地被輸入數(shù)據替代。
在圖10(a)中,與實線或虛線箭頭關聯(lián)的編號“00”至“01”表示當傳輸端的移位寄存器1361的狀態(tài)沿箭頭的方向轉換時在接收端將要接收的信號,并與預先假定的信號(上述支路信號)相對應。
在ACS操作部件113中,觸發(fā)器1261至1264存儲相應狀態(tài)S00-S01的支路量度。
例如,當從相應的支路量度計算單元12000和12011接收時間點t=3的路徑量度λ00(3)和λ11(3)時,加法器123001將時間點t=2的狀態(tài)S00的路徑量度(存儲在觸發(fā)器1261中的值)加到支路量度λ00(3)上。加法器123112將時間點t=2的狀態(tài)S01的路徑量度(存儲在觸發(fā)器1263中的值)加到支路量度λ11(3)上。
比較器1241比較兩個相加結果,選擇器1251選擇較小的一個相加結果。觸發(fā)器1261保持所選擇的加法結果作為t=3的路徑量度。
路徑存儲器114保持一個在先狀態(tài)作為最佳在先狀態(tài)(這種情況下,“00”或“01”作為S的下標),該狀態(tài)表示在對應于地址“00”的存儲區(qū)內選擇的狀態(tài)(t=2處的S00或S11),地址“00”表示在時間點t=3的狀態(tài)S00。
類似地,時間點t=4的狀態(tài)S00的在先狀態(tài)被保持在對應于時間點t=4的地址“00”的存儲區(qū)中。如此,在每個時間點,對應于各狀態(tài)的在先狀態(tài)編號被保持。
也就是說,從t=0的狀態(tài)S00到t=3的狀態(tài)S01的全部路線的路徑量度操作被執(zhí)行。當從兩個不同的狀態(tài)(這里為S00或S01)到兩個相同狀態(tài)(這里為S00)進行轉換時,選擇具有較小路徑量度的路線作為更可能路線。選擇結果被作為相應于t=3的狀態(tài)S00的路徑量度保持在觸發(fā)器1261中,并將被用于后來的路徑量度操作中。
也就是說,在上述過程中由于通過略去不必要的路徑量度來有效地執(zhí)行操作,所以只有一個狀態(tài)轉換路線被選擇作為到達每個時間點的每個狀態(tài)的路線。
在最大似然判定部件115中,對于每個碼組(上述)進行初始化的移位寄存器128順序地獲取路徑存儲器114輸出的解碼結果,并將其提供到路徑存儲器114中作為讀地址。
每次一個接續(xù)時間點t出現(xiàn),計數(shù)器131對于每個碼組循環(huán)進行減小計數(shù)值的過程。
在由選擇器1251-1254選擇的并被寫到對應于每個時間點各狀態(tài)S00-S11的存儲區(qū)的在先狀態(tài)編號中,路徑存儲器114輸出一個在先狀態(tài)標號,此狀態(tài)標號對應于從計數(shù)器131提供到第—讀端口的地址所表示的時間點,并且對應于從移位寄存器128提供到第二讀端口的地址(“00”至“11”之一)所對應的一個狀態(tài)(S00-S11之一)。
不僅這樣的在先狀態(tài)編號被提供到移位寄存器128,而且其MSB作為解碼結果被順序地存儲到跟蹤存儲器129中。
地址控制器130產生表示一個存儲區(qū)陣列的地址,該存儲區(qū)陣列與寫入上述解碼結果的跟蹤存儲器129的存儲區(qū)陣列次序相反。
跟蹤存儲器129通過順序讀取預先存儲到上述地址表示的存儲區(qū)中的解碼結果來恢復傳輸信息。
也就是說,作為基帶信號提供的一個碼組陣列在去交織部件111中經過與傳輸端執(zhí)行的交織過程相反的去交織過程,同時在支路量度獲取部件112、ACS操作部件113、路徑存儲器114和最大似然判定部件115的協(xié)作下,根據維特比算法,也進行有效的追溯過程(見圖10(b))和最大似然判定過程。
因此,在需要提供高傳輸率和高傳輸質量的無線電傳輸系統(tǒng)中,能減少硬件尺寸和能量損耗,并且甚至在傳輸帶寬不是足夠寬時也能以穩(wěn)定的方式獲得理想的編碼增益。
圖11示出了另一個具有維特比解碼器的示范性接收部件的結構。
圖11的接收部件與圖8中的不同之處在于支路量度獲取部件112A替代支路量度獲取部件112,ACS操作部件113A替代ACS操作部件113。
支路量度獲取部分112A的結構與圖8所示的支路量度獲取部件112的不同之處在于前者新設有選擇器12111、12112、12121、和12122、在先狀態(tài)計數(shù)器1221和1222、解碼器1321、解碼器1322、轉換器13311和13312以及轉換器13321和13322;其中每個選擇器12111、12112、12121、和12122具有直接連接到支路量度計算單元12000、12001、12010和12011的所有輸出端的四個輸入端,以及具有連接到ACS操作部件113A的相應輸入端的輸出端;每個先狀態(tài)計數(shù)器1221和1222具有直接連接到ACS操作部件113A的讀地址輸入端的兩位輸出端;解碼器1321被放置在先狀態(tài)計數(shù)器1221的輸出端和選擇器12111、12112的選擇輸入端之間;解碼器1322被放置在先狀態(tài)計數(shù)器1222的輸出端和選擇器12121、12122的選擇輸入端之間;轉換器13311和13312分別被放置在解碼器1321的兩個輸入端和選擇器12112的相應選擇輸入端之間;以及轉換器13321和13322分別被放置在解碼器1322的兩個輸入端和選擇器12121的相應選擇輸入端之間。
ACS操作部件113A的結構與圖8所示的ACS操作部件113的不同之處在于其中一個輸入端被連接到相應選擇器12111、12112、12121和12122的輸出端的加法器12311、12312、12321、和12322代替加法器(123001,123002)、(123011,123012)、(123101,123102)、和(123111,123112);沒有比較器1243和1244、選擇器1253和1254以及觸發(fā)器(FF)1261至1264;加法器12311的輸出端被連接到比較器1241和選擇器1251的一個輸入端;加法器12321的輸出端被連接到比較器1241和選擇器1251的其他輸入端;加法器12312的輸出端被連接到比較器1242和選擇器1252的一個輸入端;加法器12322的輸出端被連接到比較器1242和選擇器1252的其他輸入端;路徑量度存儲器126A代替圖8中所示位于相應選擇器1251和1252的一個輸出端和加法器12311,12312、12321和12322的另一個輸入端之間的觸發(fā)器1261至1264;狀態(tài)計數(shù)器1341設置為其輸出端被連接到路徑量度存儲器126A的第一寫地址輸入端和路徑存儲器114的第一寫端口的地址輸入端;以及狀態(tài)計數(shù)器1342設置為其輸出端被連接到支路量度存儲器126A的第二寫地址輸入端和路徑存儲器114的第二寫端口的地址輸入端。
解碼器1321由設置在末級的異或門13511和與異或門13511一起被設置在末級的異或門13512組成,異或門13511的第一和第二輸入端分別被連接到在先狀態(tài)計數(shù)器1221的第一和第二輸出端,而其第三輸入端為恒邏輯值“0”,異或門13512的第—輸入端被連接到在先狀態(tài)計數(shù)器1221的第二輸入端,而其第二輸入端為恒邏輯值“0”。
解碼器1322由設置在末級的異或門13521和與異或門13521一起被設置在末級的異或門13522組成,異或門13521的第一和第二輸入端分別被連接到在先狀態(tài)計數(shù)器1222的第一和第二輸出端,而其第三輸入端為恒邏輯值“1”,異或門13522的第一輸入端被連接到在先狀態(tài)計數(shù)器1222的第二輸入端,而其第二輸入端為恒邏輯值“1”。
在具有上述結構的常規(guī)例子中,設在支路量度獲取部件112A中的在先狀態(tài)計數(shù)器1221重復交替地以規(guī)定的比率輸出對應于在一個時間點的先狀態(tài)S00、S10、S01和S11中的相應狀態(tài)S00和S01(如“00”、“10”、“00”、…)的兩位在先狀態(tài)編號,該時間點先于ACS操作部件113A嘗試計算路徑量度時的一時間點。
在先狀態(tài)計數(shù)器1222重復交替地以相同的比率輸出對應于在上述四個狀態(tài)S00、S10、S01和S11中相應狀態(tài)S00和S11(如“01”、“11”、“01”、…)的兩位在先狀態(tài)編號。
預先設置上述比率為支路量度計算單元12000、12001、12010和12011計算支路量度時比率的兩倍。
解碼器1321和1322以及轉換器13311、13312、13321和13322分別產生對應于四種狀態(tài)的支路編號,這四種狀態(tài)被按時間序列的順序從在先狀態(tài)計數(shù)器1221和1222提供,接收的次序的值隨后被分別賦以“0”和“1”。
為簡化起見,假定這樣的支路編號符合編碼率R為1/2、約束長度K為3的卷和編碼。
選擇器12111、12112、12121、和12122向加法器12311,12312、12321和12322提供對應于格子圖上這些支路的支路量度,這些支路量度由支路量度計算單元12000、12010、12001和12011計算的支路量度中的一個編碼序列表示。
在ACS操作部件113A中,從在先狀態(tài)計數(shù)器1221和1222更新在先狀態(tài)編號時的一個時間點開始,狀態(tài)計數(shù)器1341和1342輸出代表格子圖上一個時間的每個誤差的各狀態(tài),該時間近似等于從加法器1231112312、12321和12322的輸入端經過比較器1241和1242、選擇器1251、1252以及路徑量度存儲器126A到加法器12311,12312、12321和12322的輸入端的一個閉環(huán)的傳播延遲時間(操作所需時間)。
加法器12311,12312、12321和12322將路徑量度加到支路量度,在對應于由在先狀態(tài)計數(shù)器1221和1222提供到路徑量度存儲器126A的一個地址的在先狀態(tài)中的支路量度獲取部件112A提供該支路量度。比較器1241和1242比較這些相加的結果,在路徑量度存儲器126A的存儲區(qū)存儲二者之中較小的一個作為每個狀態(tài)的路徑量度,路徑量度存儲器126A由狀態(tài)計數(shù)器1341和1342提供的一個地址來表示,以及,在每一時間點,把這種選擇過程存儲在路徑存儲器114中。
也就是說,在圖8中所示的維特比解碼器中,需要許多加法器、比較器等以同時獲得四種狀態(tài)的路徑量度和選擇歷史。然而,在如圖11所示的維特比解碼器中,由于路徑量度操作和與相應狀態(tài)相關的其他操作被以時間分割的方式與先狀態(tài)計數(shù)器1221和1222和狀態(tài)計數(shù)器1341和1342的操作同步執(zhí)行,所以相同元件被多種處理過程共享,從而簡化結構。
順便地,在上述每個常規(guī)例子中,由于從路徑存儲器114獲得的解碼結果是作為上述追溯過程的結果給出的,所以其是一個位串,與從傳輸端到傳輸信道的傳輸次序相反的次序布置。
因此,為了執(zhí)行這樣一個位串的序列再次逆轉的處理過程,最大似然判定部件115設有跟蹤存儲器129和地址控制器130,這是增加硬件尺寸的一個因素。
這種過程不僅需要訪問跟蹤存儲器129的訪問時間,而且需要一個對應于與傳播延遲時間一致的時間點之間的差異的時間,和ACS操作部件113或113A和最大似然判定部件115的響應時間,以及何時在跟蹤存儲器129的單個存儲區(qū)上可靠地執(zhí)行寫和讀。
但是,這樣的一個時間對應于傳輸系統(tǒng)中固有出現(xiàn)的傳輸延遲時間部分。因此,請求的傳輸速率越高,就越需要使用高速設備以形成支路量度獲取部件112或112A、ACS操作部件113或113A、路徑存儲器114以及最大似然判定部件115。
另外,一般地,這樣的高速裝置比低速裝置消耗更多的能量。因此,特別是在裝置如便攜式通信端裝置中由于與高密度安裝和散熱設計相關的局限性,要實現(xiàn)理想地降低重量、體積和價格以及理想的連續(xù)工作時間是困難的,除非改變其特定規(guī)格或降低性能。
本發(fā)明的一個目的是提供一種維特比解碼器和一種傳輸裝置,使其能夠簡化硬件結構而不降低傳輸質量。
本發(fā)明的另一目的是恢復傳輸信息而不顛倒時間序列,只要在編碼期間的開始和結束點編碼狀態(tài)被可靠地設為一個已知初始狀態(tài),如全零狀態(tài)。
本發(fā)明的又一目的是提高解碼效率并且增強結構的靈活性。
本發(fā)明的又一目的是簡化硬件結構。
本發(fā)明的再一目的是使本發(fā)明能用于接收端,而與位于傳輸信道另—側的傳輸端的功能分配無關。
本發(fā)明的又一目的是,在與在傳輸端執(zhí)行的交織處理相符的去交織處理的硬件執(zhí)行另一處理的情況下,使本發(fā)明能用于接收端,同時結構并不復雜。
本發(fā)明的又一目的是實現(xiàn)具有小尺寸硬件的接收端。
本發(fā)明的又一目的是提高構成應用本發(fā)明的傳輸系統(tǒng)的設備的標準化、設計、維護和操作的靈活性,以及在性能或服務質量不降低的情況下,降低運行成本和增強可靠性。
通過維特比解碼器實現(xiàn)上述目的,在該維特比解碼器中通過適應反轉格子圖順序地計算路徑量度,該反轉格子圖是通過顛倒格子圖的時間序列的次序獲得的,所述格子圖按時間序列的次序指示包括用于解碼的解碼器的狀態(tài),并且其中,根據計算的路徑量度通過ACS操作來執(zhí)行解碼。
在上述的維特比解碼器中,只要將編碼器狀態(tài)可靠地設置為一個已知的初始狀態(tài),如在編碼期間始點和終點都為全零狀態(tài),那么,甚至在碼組被提供作為通過以上述方式顛倒包括在碼字中的位串的時間序列的次序來獲得的碼字的情況下,每個碼組也被正常解碼。傳輸信息被恢復為沒有反轉的時間序列次序的殘存陣列。
通過維特比解碼器實現(xiàn)上述目的,維特比解碼器具有根據普通格子圖對時間序列執(zhí)行相反操作的編碼器,以及其中,與作為編碼器獲得的一個編碼序列給出的狀態(tài)(路徑)相對應的路徑量度被順序地計算。
在上述維特比解碼器中,不僅解碼效率被提高,而且增加了結構的靈活性。
上述目的通過一個維特比解碼器實現(xiàn),在該維特比解碼器中,上述編碼序列作為適應于用于編碼序列的編碼系統(tǒng)的值被預先存儲,并被用于代替編碼器提供的編碼序列。
在上述維特比解碼器中,ACS操作能夠在能響應的部件范圍內被逐次執(zhí)行,結構能夠比ACS操作被并行執(zhí)行的情況下更簡單。
上述目的通過維特比解碼器實現(xiàn),在該維特比解碼器中,被作為接收次序給出的每一個碼組的位串的時間序列的次序的逆轉在路徑量度的計算之前被恢復。
在上述維特比解碼器中,路徑量度能夠被計算,甚至在涉及支路量度計算的碼字沒有被直接通過傳輸信道提供的情況下。
上述目的通過維特比解碼器實現(xiàn),在該維特比解碼器中,每一個碼組的位串的時間序列的次序的逆轉處理與去交織處理—起執(zhí)行,去交織處理與傳輸端執(zhí)行的交織處理一致。
在上述維特比解碼器中,通過使用在接收端執(zhí)行與交織處理一致的去交織處理的另外一部分,即使當交織處理在傳輸系統(tǒng)接收端被執(zhí)行時,結構也被簡化。
上述目的通過一種傳輸設備實現(xiàn),傳輸設備傳輸?shù)脚c上述維特比解碼器結合的接收設備,傳輸信息包括一個位序列,位序列是通過把傳輸信息分割成具有預定字長度的多片、并通過在經過與維特比解碼器一致的編碼處理之后把時間序列的次序逆轉而獲得的。
由于與在上述維特比解碼器中執(zhí)行的反轉處理等效的處理在上述傳輸設備中被執(zhí)行,接收端能夠與維特比解碼器結合成一體而不增加硬件尺寸。
上述目的通過一種傳輸設備實現(xiàn),傳輸設備與交織處理—起執(zhí)行時間序列次序的反轉處理。
通過上述傳輸設備,能夠以低成本實現(xiàn)與結合了上述維特比解碼器的接收端一致的傳輸系統(tǒng),同時沒有使硬件結構更加復雜。
通過下面結合附圖的信息描述,本發(fā)明的其他目的和特性將變得明顯。
在附圖中圖1是方框圖,示出了本發(fā)明的維特比解碼器原理;圖2是方框圖,示出了本發(fā)明傳輸設備的原理;圖3示出了本發(fā)明的第一實施例;圖4示出了第一實施例的去交織部件的一個操作;圖5示出了第一實施例的一個操作;圖6示出了本發(fā)明的第二實施例;圖7示出了本發(fā)明的第三實施例;圖8示出了結合了維特比解碼器的普通接收部件的結構;圖9示出了交織處理和去交織處理的過程;圖10示出了普通例子的一個操作;圖11示出了結合了維特比解碼器的另一個普通接收部件的結構;圖12示出了一個編碼器的結構。
首先,根據本發(fā)明的維特比解碼器的原理將結合圖1被描述。
圖1是方框圖,示出了本發(fā)明的維特比解碼器原理。
圖1所示的維特比解碼器包括部分或全部支路量度計算部分11、一個ACS-操作部分12、一個存儲部分21、一個本地編碼部分31、和一個預處理部分41。
根據本發(fā)明的第一維特比解碼器的原理如下所述。
支路量度計算部分11設有單獨的碼組,該碼組由樹編碼傳輸信息產生作為碼字,每一個碼字的包括在碼組內的位串時間序列的次序被逆轉,并且,按照每一個碼字被提供的時間序列的次序,支路量度計算部分11計算對應于形成在時間點tj的每一個狀態(tài)Sj和在時間點tj之前的時間點ti的一個狀態(tài)Si之間的所有支路的支路量度,在傳輸信息的樹編碼中使用的編碼器可以達到狀態(tài)Sj,同樣也可以達到狀態(tài)Si。ACS-操作部分12對支路量度進行一個ACS操作,該支路量度是支路量度計算部分11按支路量度被計算的時間序列的次序計算的,從而把傳輸信息恢復成一個殘存陣列。
具有上述結構的第一維特比解碼器的操作如下述。
支路量度計算部分11設有單獨的碼組,該碼組由樹編碼傳輸信息產生作為碼字,每一個碼字的包括在碼組內的位串時間序列的次序被逆轉。此外,按照其中包含每一個碼字的時間序列的次序,支路量度計算部分11計算對應于形成在時間點tj的每一個狀態(tài)Sj和在時間點tj之前的時間點ti的一個狀態(tài)Si之間的所有支路的支路量度,在傳輸信息的樹編碼中使用的編碼器可以達到狀態(tài)Sj,同樣也可以達到狀態(tài)Si。ACS-操作部分12對支路量度進行一個ACS操作,該支路量度是支路量度計算部分11按支路量度被計算的次序計算的,從而把傳輸信息恢復成一個殘存陣列。
支路量度計算部分11和ACS-操作部分12能夠逆轉格子圖,該格子圖是通過逆轉表示編碼序列的格子圖的時間序列的次序獲得的,編碼序列可以由上述編碼器產生,并且,根據維特比算法,支路量度計算部分11和ACS-操作部分12協(xié)作執(zhí)行解碼處理。
因此,只要將編碼器狀態(tài)可靠地設置為一個已知的初始狀態(tài),如在編碼期間始點和終點都為全零狀態(tài),那么,甚至在碼組被提供作為通過以上述方式顛倒包括在碼字中的位串的時間序列的次序來獲得的碼字的情況下,每個碼組也被正常解碼。傳輸信息被恢復為沒有反轉的時間序列次序的殘存陣列。
根據本發(fā)明的第二維特比解碼器的原理如下。
狀態(tài)被以與時間序列的次序相反的次序存儲在存儲部分21中,編碼器可以按傳輸信息的樹編碼處理中的時間序列的次序達到這些狀態(tài)。支路量度計算部分11計算適用于按與時間序列的次序相反的次序存儲在存儲部分21中的相應狀態(tài)的支路的支路量度。
具有上述結構的第二維特比解碼器的操作如下。
狀態(tài)被以與時間序列的次序相反的次序存儲在存儲部分21中,編碼器可以按傳輸信息的樹編碼處理中的時間序列的次序達到這些狀態(tài)。支路量度計算部分11計算適用于按與時間序列的次序相反的次序存儲在存儲部分21中的相應狀態(tài)的支路的支路量度。
只要相反的格子圖能夠被預先定義,其支路量度將要被計算的支路通過時序電路在存儲部分21能夠響應的范圍內以高速獲得,無須執(zhí)行任何操作。由于,即使當將被應用的編碼形式已經改變或大量的編碼形式存在時,適用于編碼形式的支路被存儲在存儲部分21內,不僅提高了編碼效率,而且提供了結構的靈活性。
根據本發(fā)明的第三維特比解碼器的原理如下。
以與時間序列的次序相反的次序,本地編碼部分31模擬編碼器在樹編碼傳輸信息中按時間序列次序到達的狀態(tài)。支路量度計算部分11計算適合于各模擬狀態(tài)的支路的支路量度。
具有上述結構的第三維特比解碼器的操作如下。
以樹編碼傳輸信息時的時間序列的次序,本地編碼部分31按與時間序列的次序相反的次序模擬編碼器到達的狀態(tài)。支路量度計算部分11計算適合于各模擬狀態(tài)的支路的支路量度。
其支路量度將要被計算的支路在本地編碼部分31下給出,本地編碼部分31以串行方式進行響應,這些響應是可逆的,從而響應被實際使用的編碼器的時間序列。
因此,ACS-操作部分12能夠在本地編碼部分31范圍內以串行方式執(zhí)行ACS操作,并且支路量度計算部分11能夠響應,從而ACS-操作部分12的結構能夠比在這種ACS操作被并行執(zhí)行情況下簡單。
根據本發(fā)明的第四維特比解碼器的原理如下。
通過對被作為接收順序提供的碼組執(zhí)行反向處理,預處理部分41產生碼字,從而按時間序列的次序逆轉被包括在每一個碼組內的一個位串的次序,并把產生的碼字提供到支路量度計算部分11。
具有上述結構的第四維特比解碼器的操作如下。
通過對被作為接收順序提供的碼組執(zhí)行反向處理,預處理部分41產生碼字,從而按時間序列的次序逆轉被包括在每一個碼組內的一個位串的次序,并把產生的碼字提供到支路量度計算部分11。
甚至在被涉及用于支路量度的計算的碼字沒有被直接通過傳輸信道提供的情況下,支路量度計算部分11能夠計算支路量度。因此,與位于通信信道另一側的傳輸端—起,根據本發(fā)明的維特比解碼器能夠被用于接收端,而與功能分配的形式無關。
根據本發(fā)明的第五維特比解碼器的原理如下。
除了反向處理,預處理部分41對作為接收順序提供碼組執(zhí)行去交織處理,該去交織處理與協(xié)同編碼器在傳輸端被執(zhí)行交織處理一致。
具有上述結構的第五維特比解碼器的操作如下。
除了反向處理,預處理部分41對作為接收順序提供碼組執(zhí)行去交織處理,該去交織處理與協(xié)同編碼器在傳輸端被執(zhí)行交織處理一致。
上述去交織處理和反向處理通常根據地址序列被同步執(zhí)行,該地址序列被存儲到用于接收順序(碼組)的寫入或讀取的存儲器,并指示將要進行寫入和讀取或者寫入或讀取的存儲區(qū)域。
通過使用執(zhí)行與接收端交織處理一致的去交織處理的另一個部分,甚至在其中交織處理在傳輸端被執(zhí)行的傳輸系統(tǒng)中,能夠應用根據本發(fā)明的維特比解碼器而沒有使其結構更加復雜。
圖2是一個方框圖,示出了根據本發(fā)明的傳輸設備的原理。
圖2所示傳輸設備包括分割處理區(qū)51、編碼區(qū)52或61、和順序逆轉區(qū)53或62。
根據本發(fā)明的第一傳輸設備原理如下。
分割處理區(qū)51分割傳輸信息,從而產生一個代表傳輸信息的信息塊陣列。編碼區(qū)52通過樹編碼信息塊的每一個陣列產生一個碼字陣列。通過以時間序列的次序逆轉包括在每一個碼字陣列內的位串的次序,順序逆轉區(qū)53產生一個傳輸順序并傳輸所產生的傳輸順序。
具有上述結構的第一傳輸設備的操作如下。
分割處理區(qū)51分割傳輸信息,從而產生一個代表傳輸信息的信息塊陣列。編碼區(qū)52通過樹編碼信息塊的每一個陣列產生一個碼字陣列。通過以時間序列的次序逆轉包括在每一個碼字陣列內的位串的次序,順序逆轉區(qū)53產生一個傳輸順序并傳輸所產生的傳輸順序。
由于順序逆轉區(qū)53執(zhí)行與預處理部分41將執(zhí)行的反向處理等效的處理,接收端能夠與本發(fā)明的維特比解碼器合并成一體,而不增大接收端的硬件尺寸。
根據本發(fā)明的第二傳輸設備原理如下。
分割處理區(qū)51分割傳輸信息,從而產生一個代表傳輸信息的信息塊陣列。編碼區(qū)61通過樹編碼信息塊的每一個陣列產生一個碼字陣列。通過以時間序列的次序執(zhí)行交織處理并逆轉包括在每一個碼字陣列內的位串的次序,順序逆轉區(qū)62產生一個傳輸順序,并傳輸產生的傳輸順序。
具有上述結構的第二傳輸設備的操作如下。
分割處理區(qū)51分割傳輸信息,從而產生一個代表傳輸信息的信息塊陣列。編碼區(qū)61通過樹編碼信息塊的每一個陣列產生一個碼字陣列。通過以時間序列的次序執(zhí)行交織處理并逆轉包括在每一個碼字陣列內的位串的次序,順序逆轉區(qū)62產生一個傳輸順序,并傳輸產生的傳輸順序。
隨便提及,順序逆轉區(qū)62執(zhí)行的反向處理和交織處理分別等效并可逆于在上述維特比解碼器中由預處理部分41執(zhí)行的反向處理和交織處理。此外,上述反向處理和交織處理通常根據地址順序被執(zhí)行,地址順序被存儲到讀寫存儲器,或來自傳輸順序(碼組),并指示將要進行寫和讀或其中之一的存儲器的存儲區(qū)。
因此,能夠以低成本實現(xiàn)與裝備有根據本發(fā)明的上述維特比解碼器的接收端一致的傳輸系統(tǒng),同時不會使硬件結構更加復雜。
下面將參考附圖詳細描述本發(fā)明的實施例。
圖3示出了本發(fā)明的第一實施例。
圖3中的元件與圖8中對應元件結構相同的被賦以相同的標號,其描述將被省略。
第一實施例與圖8的普通例子結構不同之處在于,用去交織部分71代替去交織部分111,ACS-操作部分72代替ACS-操作部分113,最大似然判定部分73代替最大似然判定部分115。
去交織部分71與去交織部分111的區(qū)別在于用一個計數(shù)器74代替計數(shù)器117R。
在ACS-操作部分72中,就象在圖8普通例子的情況下,配置在第一級的加法器(123001,123002)、(123011,123012)、(123101,123102)、和(123111,123112)的輸入端被連接到設置在分支量度獲得部分112內的支路量度計算單元12000、12001、12010和12011的輸出端。
然而,在該實施例中,為了清楚地相互關聯(lián)加法器(123001,123002)、(123011,123012)、(123101,123102)、和(123111,123112)與“反向格子圖”(后述),它們被按照加法器123001、123111、123112、123002、123011、123102、123101、123012的次序排列。
ACS-操作部分72與ACS-操作部分113的不同之處在加法器123112的輸出端而不是加法器123111的輸出端被連接到比較器1241和選擇器1251的一個輸入端;加法器123011的輸出端而不是加法器123101的輸出端被連接到比較器1242和選擇器1252的一個輸入端;加法器123102的輸出端而不是加法器123011的輸出端被連接到比較器1242和選擇器1252的其他輸入端;加法器123111的輸出端而不是加法器123112的輸出端被連接到比較器1243和選擇器1253的一個輸入端;加法器123101的輸出端而不是加法器123012的輸出端被連接到比較器1244和選擇器1254的一個輸入端;加法器123012的輸出端而不是加法器123102的輸出端被連接到比較器1244和選擇器1254的其他輸入端;觸發(fā)器1262的輸出端被連接到加法器123112和123002的其他輸入端而不是加法器123101和加法器123011的其他輸入端;觸發(fā)器1263的輸出端被連接到加法器123011和123101的其他輸入端而不是加法器123112和加法器123002的其他輸入端。
最大似然判定部分73與最大似然判定部分115的不同之處在于沒有設置跟蹤存儲器129和地址控制器130,傳輸信息被直接送到路徑存儲器114的輸出端。
下面將描述第一實施例的操作。
在去交織部分71中,計數(shù)器117W以與圖8的普通例子相同的方式產生寫地址,并把產生的寫地址提供到雙端口RAM116。
因此,如圖4中的符號(1)所示,作為基帶信號提供的一個碼組陣列按與普通例子中相同的次序(圖9(b)中符號(1)所示)被順序地寫入到雙端口RAM116。
但是,計數(shù)器74執(zhí)行與圖8所示計數(shù)器117R執(zhí)行的計數(shù)次序相反的計數(shù),并把計數(shù)結果的計數(shù)值作為讀地址提供到雙端口RAM116。
因此,在去交織部分71(雙端口RAM116)(圖4中的符號(2)所示)的輸出端獲得一個按時間序列的次序排列的碼組陣列(下文稱為“反向碼組”),該時間序列的次序與在圖8所示去交織部分111的輸出端獲得的碼組的時間序列的次序相反。
以與普通例子中相同的方式,根據這種反向碼組,支路量度獲得部分112計算支路量度。
在ACS-操作部分72中,以加法器123001、123111、123112、123002、123011、123101、123102、123012和比較器1241-1244的輸入端和選擇器1251-1254之間的連接方式,形成與反向格子圖一致的回路,如圖5(a)所示,該反向格子圖與圖10(a)所示格子圖次序(相對于時間t)相反。
因此,一個選擇歷史(如先前狀態(tài)號)按與普通例子中相反的時間序列的次序被存儲在路徑存儲器114中。
在最大似然判定部分73中,根據計數(shù)器131和移位寄存器128按與普通例子中相反的時間序列次序給出的地址,通過讀取存儲在路徑存儲器114中選擇歷史(如先前狀態(tài)號),執(zhí)行追溯。因此在路徑存儲器114的輸出端以常規(guī)次序獲得傳輸信息。
也就是說,用于去交織處理的雙端口RAM116的讀地址更新次序被設置為與普通例子相反,并且根據維特比算法,追溯被可靠執(zhí)行,該維特比算法與ACS-操作部分72一起適于上述反向格子圖,ACS-操作部分72的結構與ACS-操作部分113的結構沒有太大區(qū)別。
因此,最大似然判定部分73沒有設置普通例子的跟蹤存儲器129和地址控制器130,并因此,解碼被更加有效地執(zhí)行而沒有任何延遲,否則在跟蹤存儲器129中會產生延遲。
圖6示出了本發(fā)明的第二實施例。
與圖3或11中對應元件在功能和結構上相同的圖6中的元件被賦以與前者相同的標號,并且其描述被省略。
第二實施例與圖11的普通例子在結構上的不同之處在于,由支路量度獲得部分91代替支路量度獲得部分112A,由ACS-操作部分92代替ACS-操作部分113A,由圖3所示的去交織部分71和最大似然判定部分73代替去交織部分111和最大似然判定部分115。
支路量度獲得部分91與圖11所示的支路量度獲得部分112A在結構上不同之處在于,由編碼器931和932代替編碼器1321和1322,由先前狀態(tài)計數(shù)器941和942代替先前狀態(tài)計數(shù)器1221和1222。
ACS-操作部分92與圖11所示的ACS-操作部分113A在于由狀態(tài)計數(shù)器951和952代替狀態(tài)計數(shù)器1341和1342。
編碼器931和編碼器1321彼此結構不同之處在于,異或門13511和13512的兩個輸出端被連接到選擇器12111的選擇輸入端和具有反向結合的反相器13311和13312的輸入端。
編碼器932和編碼器1322被此結構不同之處在于,異或門13521和13522的兩個輸出端被連接到選擇器12111的選擇輸入端和具有反向結合的反相器13311和13312的輸入端。
下面將描述第二實施例的操作。
如上所述,由于編碼器931和932的輸出端被連接到選擇器12111和12122和具有反向結合(逐位)的反相器13311、13312、13321和13322,編碼器931和932輸出與圖5(a)所示反向格子圖一致的編碼序列(以下稱為“反向編碼陣列”),并被依次反轉到圖11所示普通編碼器1321和1322產生的編碼序列的次序。
先前狀態(tài)計數(shù)器941和942重復輸出與反向格子圖一致的狀態(tài)號陣列(“00”、“01”、“01”、…)和(“10”、“11”、“10”、…)。
類似地,狀態(tài)計數(shù)器951和952重復輸出與反向格子圖一致的計數(shù)值陣列(“00”、“10”、“00”、…)和(“01”、“11”、“01”、…)。
在支路量度獲得部分91和ACS-操作部分92的元件之間,除編碼器931和932、先前狀態(tài)計數(shù)器941和942、和狀態(tài)計數(shù)器951和952以與圖11的普通例子中相同的方式彼此協(xié)作,根據反向編碼陣列(上述)以分時的方式被共用,并執(zhí)行上述處理。
因此,支路量度獲得部分91和ACS-操作部分92被形成為比圖3的實施例中更小比例的硬件,并能夠執(zhí)行與圖3所示分支量度獲得部分112和ACS-操作部分72執(zhí)行的上述處理等同的處理。
雖然在該實施例中反向編碼陣列(上述)由編碼器932和932產生,這種反向編碼陣列可以由對應于圖1所示存儲裝置21的一個ROM或作出等同于編碼器932和932的時間序列響應的一個響應的任何其他種類的電路產生。
在上述每一個實施例中,在跟蹤存儲器129和地址控制器130之間在協(xié)作下在普通例子中被執(zhí)行的處理與去交織處理—起由設置在第一級的去交織部分71執(zhí)行。
但是,本發(fā)明被應用到在傳輸端不執(zhí)行交織處理的傳輸系統(tǒng)中,用于獲得反向碼組而不執(zhí)行去交織處理的上述裝置可以被設置在傳輸端而不是接收端。
圖7示出了本發(fā)明的第三實施例。
如圖7所示,傳輸信息被連續(xù)地提供到分割處理部分101的輸入端,分割處理部分101的輸出端經編碼部分102被連接到反向部分103的輸入端。反向部分103的輸出端被連接到一個傳輸信道,該傳輸信道形成在根據本實施例的傳輸設備和根據第一或第二實施例使用上述維特比解碼器的接收設備之間。
第三實施例的操作將在下面被描述。
通過把以上述方式連續(xù)提供的傳輸信息分割成具有規(guī)定字長度的片,并增加TA位(為簡明起見,這里假定所有這些位具有一個邏輯值“0”),分割處理部分101產生一個信息塊陣列,上述TA位具有與根據維特比算法的解碼一致的字長度。
編碼部分102把信息塊陣列的每一個信息塊轉換成能夠根據上述維特比算法被解碼的卷積碼陣列。
反向部分103執(zhí)行對卷積碼陣列的分布處理(卷積交織)并執(zhí)行輸出數(shù)據的次序的逆轉處理。
例如,在反向部分103中,讀地址按“23”、“17”、“11”、“5”、…、“12”、“6”、“0”的次序被輸出,該次序被逆轉到卷積例子(見圖9(a))中讀地址的次序,并產生反向信息塊,反向信息塊被傳輸?shù)絺鬏斝诺馈?br> 或者,在第二實施例中,通過基于逐塊方式對卷積碼陣列(上述)執(zhí)行逆轉位串時間序列的次序的處理,該位串是作為沒有執(zhí)行交織的卷積碼給出的,反向部分103產生反向信息塊,并把產生的反向信息塊傳輸?shù)絺鬏斝诺馈?br> 也就是說,在該實施例中,在傳輸之前把去交織部分71將要執(zhí)行讀取的次序設置成與計數(shù)器74提供的讀地址一致的反向次序的逆轉處理在接收設備(例如,根據圖3或6的實施例設有接收系統(tǒng))中被執(zhí)行,該接收設備設置在傳輸信道的另—側。
因此,在該實施例中,放置在傳輸信道的另—側的該接收設備設有圖8所示的去交織部分111,替代了圖3或6所示的去交織部分71,并獲得有效的解碼。
另一方面,在該實施例中,由于應當被設置在圖1中的接收端的預處理裝置41被設置在傳輸端,從而能夠減小接收端的硬件尺寸。
在接收端為便攜式終端設備的情況下,根據第三實施例的結構在降低價格和尺寸以及增加終端設備可靠性方面是非常有用的。
在上述每一個實施例中,本發(fā)明被應用于使用卷積碼的傳輸系統(tǒng)中,其中編碼率R為1/2,約束長度K為3。然而,只要作為公知信息給予每一個碼組以格子圖,以及能夠根據維特比算法的解碼,本發(fā)明可被應用于通過編碼比率R和約束長度K的任意組合產生的卷積碼。例如,本發(fā)明同樣能夠被應用于使用任何樹碼的傳輸系統(tǒng),所說樹碼如-格碼,其中信息塊長度K隨時間點t變化;和-隨時間變化的格碼,其中碼組作為時間點t的一個函數(shù)產生。
此外,在上述每一個實施例中,本發(fā)明被應用于終端設備,該終端設備被應用于寬帶CDMA系統(tǒng)或PDC系統(tǒng)的移動通信系統(tǒng)。但是,本發(fā)明不僅能夠被應用于這種移動通信系統(tǒng)和無線電傳輸系統(tǒng),而且能夠應用于任何傳輸系統(tǒng),如有線傳輸系統(tǒng),只要該系統(tǒng)使用根據維特比算法能夠被解碼的碼。
本發(fā)明不局限于上述實施例,在不脫離本發(fā)明的精神和范圍的情況下修改實施例是可能的。任何改進可以在部分或所有構成部件中進行。
權利要求
1.一種維特比解碼器,包括支路量度計算裝置,被提供有單獨的碼組,所述單獨碼組被作為碼字通過樹編碼傳輸信息產生,每一個碼字的包括在碼組內的位串時間序列的次序被逆轉,用于按每一個碼組被提供的時間序列的次序計算對應于所有支路的支路量度,所述所有支路形成在時間點tj的每一個狀態(tài)Sj和在時間點tj之前的時間點ti的一個狀態(tài)Si之間,在樹編碼中使用的編碼器可以達到狀態(tài)Sj,同樣也可以達到狀態(tài)Si;以及ACS-操作裝置,用于對支路量度進行一個ACS操作,該支路量度是所述支路量度計算裝置按支路量度被計算的時間序列的次序計算的,從而把傳輸信息恢復成一個殘存陣列。
2.根據權利要求1的維特比解碼器,進一步包括存儲裝置,用于按與時間序列的次序相反的次序預先存儲狀態(tài),所述編碼器可以在傳輸信息的樹編碼處理期間按時間序列的次序達到預先存儲的這些狀態(tài),其中支路量度計算裝置計算分別適用于按所述與時間序列的次序相反的次序存儲在所述存儲裝置中的狀態(tài)的支路的所述支路量度。
3.根據權利要求1的維特比解碼器,進一步包括本地編碼裝置,用于以與時間序列的次序相反的次序模擬在樹編碼操作期間編碼器按時間序列的次序達到的狀態(tài),其中支路量度計算裝置計算分別適合于所述本地編碼裝置模擬的狀態(tài)的支路的所述支路量度。
4.根據權利要求1的維特比解碼器,進一步包括預處理裝置,用于通過對作為接收序列提供的碼組執(zhí)行反向處理從而按時間序列的次序逆轉包括在每一個所述碼組內的位串的次序,產生所述碼字,并用于把所述碼字提供到所述支路量度計算裝置。
5.根據權利要求2的維特比解碼器,進一步包括預處理裝置,用于通過對作為接收序列提供的碼組執(zhí)行反向處理從而按時間序列的次序逆轉包括在每一個所述碼組內的位串的次序,產生所述碼字,并用于把所述碼字提供到所述支路量度計算裝置。
6.根據權利要求3的維特比解碼器,進一步包括預處理裝置,用于通過對作為接收序列提供的碼組執(zhí)行反向處理從而按時間序列的次序逆轉包括在每一個所述碼組內的位串的次序,產生所述碼字,并用于把所述碼字提供到所述支路量度計算裝置。
7.根據權利要求4的維特比解碼器,其中,與所述反向處理—起,所述預處理裝置還對作為所述接收序列提供的碼組執(zhí)行去交織處理,該去交織處理與在包括所述編碼器的傳輸端執(zhí)行的交織處理一致。
8.根據權利要求5的維特比解碼器,其中,與所述反向處理—起,所述預處理裝置還對作為所述接收序列提供的碼組執(zhí)行去交織處理,該去交織處理與在包括所述編碼器的傳輸端執(zhí)行的交織處理一致。
9.根據權利要求6的維特比解碼器,其中,與所述反向處理—起,所述預處理裝置還對作為所述接收序列提供的碼組執(zhí)行去交織處理,該去交織處理與在包括所述編碼器的傳輸端執(zhí)行的交織處理一致。
10.一種傳輸設備,包括分割處理裝置,用于分割傳輸信息從而產生一個代表所述傳輸信息的信息塊陣列;編碼裝置,用于通過單獨樹編碼所述分割處理裝置產生的每一個信息塊陣列產生一個碼字陣列;和順序反向裝置,用于通過逆轉位串的次序產生一個傳輸順序,該位串包括在所述編碼裝置按時間序列的次序產生的每一個所述碼字陣列內,該順序接收裝置還用于傳輸所述傳輸順序。
11.一種傳輸設備,包括分割處理裝置,用于分割傳輸信息從而產生一個代表所述傳輸信息的信息塊陣列;編碼裝置,用于通過單獨樹編碼所述分割處理裝置產生的每一個信息塊陣列產生一個碼字陣列;和順序反向裝置,用于通過與逆轉位串次序的處理一起按時間序列的次序執(zhí)行交織處理,產生一個傳輸順序,該位串包括在每一個所述碼字陣列內,該順序接收裝置還用于傳輸所述傳輸順序。
全文摘要
提供一種維特比解碼器,維特比解碼器以與支路量度在解碼處理中被計算的相同的時間序列次序執(zhí)行一個ACS操作,并把傳輸信息恢復為殘存陣列。還提供一種傳輸設備,把傳輸順序傳輸?shù)桨ㄉ鲜鼍S特比解碼器的接收設備,該傳輸順序包括一個位序列,該位序列是通過把傳輸信息分割成具有規(guī)定字長度的片并在經過遵照維特比解碼器的編碼后逆轉時間序列的次序而獲得的。在使用這種維特比解碼器和傳輸設備的系統(tǒng)中,與設備的標準化、設計、維護和操作有關的靈活性增加,并且能夠降低運行成本、增加可靠性,同時不降低性能和服務質量。
文檔編號H03M13/41GK1281296SQ00118048
公開日2001年1月24日 申請日期2000年3月31日 優(yōu)先權日1999年7月15日
發(fā)明者佐藤孝 申請人:富士通株式會社
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