概括地說，本實(shí)施例涉及集成電路，具體而言，涉及改進(jìn)的電涌保護(hù)。

背景技術(shù)：
通常，具有差分輸入/輸出(I/O)引腳的以太網(wǎng)器件通過一個(gè)或多個(gè)變壓器與通信介質(zhì)(例如，雙絞線電纜)相連接，其中變壓器針對(duì)非期望的電壓電涌和/或靜電放電(ESD)事件提供一定程度的保護(hù)。例如，圖1示出了以太網(wǎng)器件100，其具有：I/O接口110、核心電路120和一對(duì)差分I/O引腳TRXP和TRXN。I/O接口110(通常是模擬全雙工接口)促進(jìn)了I/O引腳TRXP/TRXN和核心電路120之間的信號(hào)交換。差分I/O引腳TRXP/TRXN經(jīng)由差分信號(hào)線31-32與變壓器20相連接，其中變壓器20轉(zhuǎn)而與通信電纜10(例如，雙絞線電纜)相連接。除了將在電纜10上供給的信號(hào)的電壓變換為更適合由器件100使用的電壓之外，變壓器20可以保護(hù)器件100內(nèi)的電路免受從電纜10發(fā)出的電涌能量的影響。更具體地，由于電纜10通常具有低的輸出阻抗(例如，幾十歐姆)，從電纜10發(fā)出的電涌能量可能高達(dá)幾千伏特。盡管可以由變壓器20來阻塞這樣的電涌能量中的一些，但是剩余的這樣的電涌能量通常以非期望的共模電涌和非期望的差模電涌的形式被傳送到器件100。共模電涌通常是指同時(shí)在差分I/O引腳TRXP/TRXN上提高電壓電平的能量電涌，而差模電涌通常是指提高差分I/O引腳TRXP/TRXN之間的電壓差的能量電涌。工業(yè)標(biāo)準(zhǔn)通常指定以太網(wǎng)器件100具有大約5kV的共模電涌容限。盡管變壓器20在阻塞大部分共模能量電涌方面是有效的，但是變壓器20不太能夠阻塞差模能量電涌。因此，與保護(hù)器件100免受共模能量電涌的影響相比，保護(hù)器件100免受差模能量電涌的影響通常更加困難。當(dāng)然，由于變壓器20通常被設(shè)計(jì)為阻塞共模信號(hào)而通過差模信號(hào)，變壓器20通常針對(duì)差模能量電涌提供非常有限的保護(hù)。因此，以不會(huì)對(duì)器件性能產(chǎn)生不利影響的方式針對(duì)非期望的能量電涌為以太網(wǎng)器件提供增強(qiáng)的保護(hù)將是可取的。附圖說明在附圖的圖形中，本實(shí)施例是以示例而非限制的方式示出的，并且在附圖中相同的附圖標(biāo)記表示同樣的元素，其中：圖1是經(jīng)由變壓器與通信介質(zhì)相連接的以太網(wǎng)器件的方框圖；圖2是根據(jù)本實(shí)施例的具有共模保護(hù)電路和差模保護(hù)電路的集成電路器件的方框圖；圖3是根據(jù)一些實(shí)施例的圖2的共模保護(hù)電路的方框圖；圖4是根據(jù)一些實(shí)施例的圖2的差模保護(hù)電路的方框圖；圖5A是圖4的差模保護(hù)電路的一個(gè)實(shí)施例的更加詳細(xì)的方框圖；圖5B是圖4的差模保護(hù)電路的另一個(gè)實(shí)施例的更加詳細(xì)的方框圖；圖6是圖5A的正電涌檢測(cè)電路的一個(gè)實(shí)施例的電路圖；圖7A-圖7B是圖5A的負(fù)電涌檢測(cè)電路的示例性實(shí)施例的電路圖；以及圖8是根據(jù)一些實(shí)施例描述用于選擇性地將圖2的器件的差分I/O引腳短路到一起的示例性操作的說明性流程圖。具體實(shí)施方式公開了用于保護(hù)輸入/輸出(I/O)接口和關(guān)聯(lián)的集成電路器件內(nèi)的電路免受共模和差模能量電涌影響的方法和裝置。在以下描述中，闡述了大量具體細(xì)節(jié)，例如特定的部件、電路和過程的例子，以提供對(duì)本公開內(nèi)容的透徹理解。同樣，在以下描述中并出于解釋的目的，闡述了特定的術(shù)語以提供對(duì)本實(shí)施例的透徹理解。然而，對(duì)于本領(lǐng)域的技術(shù)人員顯而易見的是，這些特定的細(xì)節(jié)可能不是實(shí)現(xiàn)本實(shí)施例所必需的。在其它實(shí)例中，以方框圖的形式示出了公知的電路和器件，以避免使本公開內(nèi)容難以理解。如本文所使用的，術(shù)語“相耦合的”意指直接相連接的或通過一個(gè)或多個(gè)介入部件或電路相連接的。可以將在本文所描述的各種總線上提供的信號(hào)中的任意信號(hào)與其它信號(hào)進(jìn)行時(shí)分復(fù)用，并在一個(gè)或多個(gè)公共總線上提供。此外，可以將電路元件或軟件塊之間的互連示出為總線或示出為單信號(hào)線?？偩€中的每一條可以替換為單信號(hào)線，單信號(hào)線中的每一條可以替換為總線，并且單信號(hào)線或總線可以表示大量用于部件之間通信的物理或邏輯機(jī)制中的任意一種或多種。此外，在以下描述中分配給各個(gè)信號(hào)的邏輯電平是任意的，因此可以按需求進(jìn)行修改(例如，反極性)。舉另一個(gè)例子，可以使用雙極性晶體管或在其中可以獲得信號(hào)控制的電流的任意其它技術(shù)來替換地實(shí)現(xiàn)描述或描繪為包括金屬氧化物半導(dǎo)體(MOS)晶體管的電路。不能將本實(shí)施例解釋為限于本文所描述的特定例子，而要將由所附的權(quán)利要求書所定義的全部實(shí)施例包括在其范圍內(nèi)。根據(jù)本實(shí)施例，公開了包括第一和第二差分I/O引腳和電涌保護(hù)電路的集成電路器件。電涌保護(hù)電路包括：保護(hù)晶體管、包括正電涌檢測(cè)電路和負(fù)電涌檢測(cè)電路的控制電路。保護(hù)晶體管連接在第一和第二差分I/O引腳之間，并具有用于接收由控制電路生成的控制信號(hào)的柵極。正電涌檢測(cè)電路具有與第一電源電壓(VDD1)相耦合的第一輸入；與第二電源電壓(VDD2)相耦合的第二輸入，其中第二電源電壓大于第一電源電壓；以及輸出。負(fù)電涌檢測(cè)電路具有與地電位(VSS)相耦合的第一輸入，與差分I/O引腳相耦合的第二輸入，以及輸出。正電涌檢測(cè)電路的輸出和負(fù)電涌檢測(cè)電路的輸出都與用于生成控制信號(hào)的組合邏輯門相耦合。在操作中，正電涌檢測(cè)電路比較VDD1和VDD2的電壓電平，以檢測(cè)在差分I/O引腳中的任意一個(gè)處是否存在正能量電涌，而負(fù)電涌檢測(cè)電路比較VSS和I/O引腳的電壓電平，以檢測(cè)在I/O引腳中的任意一個(gè)處是否存在負(fù)能量電涌。如果檢測(cè)到正能量電涌和/或負(fù)能量電涌，則控制電路打開保護(hù)晶體管以將差分I/O引腳連接到一起，從而通過一個(gè)I/O引腳將在另一個(gè)I/O引腳上任意的這樣的能量電涌消散(例如，而不是非期望地改變一個(gè)或多個(gè)電源電壓的預(yù)期的操作電壓電平)。圖2是根據(jù)本實(shí)施例的具有共模和差模保護(hù)電路的器件200的方框圖。所示器件200包括：共模電涌保護(hù)電路210、差模電涌保護(hù)電路220、I/O接口230、核心電路240、一對(duì)差分I/O引腳TRXP和TRXN、與第一電源電壓VDD1相連接的第一電源引腳、與第二電源電壓VDD2相連接的第二電源引腳和與VSS(例如，地電位)相連接的接地引腳。對(duì)于本文所描述的示例性實(shí)施例，第一電源電壓VDD1是相對(duì)低的電源電壓，而第二電源電壓VDD2是相對(duì)高的電源電壓(例如，其中VDD2的正常操作電壓電平比VDD1的正常操作電壓電平要大)。盡管可以將其它適合的電源電壓用于器件200，不過對(duì)于一些實(shí)施例，VDD1是2.5伏特的電源電壓，VDD2是3.3伏特的電源電壓。此外，盡管圖2中為了簡(jiǎn)化僅示出了一對(duì)差分I/O引腳，應(yīng)當(dāng)理解的是實(shí)際的實(shí)施例可以包括任意合適對(duì)數(shù)的差分I/O引腳。I/O接口230促進(jìn)了I/O引腳TRXP/TRXN和核心電路240之間的信號(hào)交換，其中，對(duì)于一些實(shí)施例，I/O接口230可以是公知的模擬全雙工接口。差分I/O引腳TRXP/TRXN經(jīng)由差分信號(hào)線201-202與I/O接口230相連接。盡管為了簡(jiǎn)化沒有示出，但I(xiàn)/O引腳TRXP/TRXN可以經(jīng)由適合的變壓器(例如圖1的變壓器20)與外部通信介質(zhì)(例如，雙絞線電纜或其它以太網(wǎng)兼容的信號(hào)線)相連接。共模保護(hù)電路210包括：與TRXP引腳相連接的第一端子、與TRXN引腳相連接的第二端子、與VDD1相耦合的電源引腳(為了簡(jiǎn)化未示出)、與VSS相耦合的接地引腳(為了簡(jiǎn)化未示出)。類似地，差模保護(hù)電路220包括：與TRXP引腳相連接的第一端子、與TRXN引腳相連接的第二端子、與VDD1相耦合的電源引腳(為了簡(jiǎn)化未示出)、與VSS相耦合的接地引腳(為了簡(jiǎn)化未示出)。需要注意的是，盡管在圖2中出于簡(jiǎn)化的目的將保護(hù)電路210和保護(hù)電路220的端子描繪為電連接到信號(hào)線201-202，但是對(duì)于實(shí)際的實(shí)施例，保護(hù)電路210和保護(hù)電路220的端子可以直接與I/O引腳TRXP和TRXN相連接。如下文將更加詳細(xì)描述的，共模保護(hù)電路210保護(hù)器件200免受出現(xiàn)在I/O引腳TRXP和TRXN處的共模能量電涌的影響，差模保護(hù)電路220保護(hù)器件200免受出現(xiàn)在I/O引腳TRXP和TRXN處的差模能量電涌的影響。通過利用能量電涌保護(hù)電路(其包括分別被配置為單獨(dú)地消散共模電涌和差模電涌的不同電路210和220)，與使用公共電路來檢測(cè)和/或消散共模電涌和差模電涌的現(xiàn)有技術(shù)相比，本實(shí)施例可以提供更有效的電涌保護(hù)。圖3是共模保護(hù)電路300的簡(jiǎn)化電路圖，其中共模保護(hù)電路300是圖2的共模保護(hù)電路210的一個(gè)實(shí)施例。共模保護(hù)電路300包括：二極管D1、柵極接地的NMOS(GGNMOS)晶體管310和箝位電路320?？梢砸怨姆绞綄?shí)現(xiàn)(例如，使用MOS或雙極器件)的二極管D1耦合在VDD1和I/O引腳TRXP/TRXN之間。柵極接地的NMOS晶體管310耦合在I/O引腳TRXP/TRXN和VSS之間，并具有與VSS相連接的柵極?？梢允侨我膺m合的電壓箝位電路(例如，有源二極管箝位電路)的箝位電路320耦合在VDD1和VSS之間。在操作中，二極管D1和箝位電路320保護(hù)器件200免受正共模能量電涌的影響，NMOS晶體管310保護(hù)器件200免受正共模能量電涌和負(fù)共模能量電涌二者的影響。更具體地，如果存在施加到I/O引腳TRXP/TRXN的正能量電涌，那么能量通過二極管D1從I/O引腳消散到VDD1，然后通過箝位電路320從VDD1消散到地電位(VSS)。如果存在施加到I/O引腳TRXP/TRXN的負(fù)能量電涌，那么能量通過NMOS晶體管310從I/O引腳消散到地電位。圖4是差模保護(hù)電路400，其是圖2的差模保護(hù)電路220的一個(gè)實(shí)施例。差模保護(hù)電路400包括NMOS保護(hù)晶體管MN0和控制電路410。晶體管MN0連接在I/O引腳TRXP和TRXN之間(例如，晶體管MN0的漏極與TRXP引腳相連接，晶體管MN0的源極與TRXN引腳相連接)，并具有用于從控制電路410的輸出接收控制信號(hào)(CTRL)的柵極。對(duì)于一些實(shí)施例，如圖4中所描繪的，晶體管MN0的體與VSS相連接?？刂齐娐?10包括：與VDD1相耦合的第一電源端子、與VDD2相耦合的第二電源端子、與VSS相耦合的第三電源端子，以及響應(yīng)于VDD1上的電壓電平和VDD2上的電壓電平之間的比較來生成CTRL的輸出。在正常操作情況期間，其中VDD1小于VDD2(例如，其中VDD1＝2.5v和VDD2＝3.3v均是它們預(yù)期的操作電壓)，控制電路410使CTRL無效(de-assert)為邏輯低狀態(tài)，該狀態(tài)將保護(hù)晶體管MN0維持在非導(dǎo)通狀態(tài)，從而將I/O引腳TRXP和TRXN相互隔離。然而，如果在I/O引腳TRXP和TRXN之間出現(xiàn)顯著的差分電壓(例如，由差模能量電涌或ESD事件引起)，則控制電路410使CTRL有效(assert)為邏輯高狀態(tài)，該狀態(tài)打開保護(hù)晶體管MN0并因此將I/O引腳TRXP和TRXN連接(例如，短路)到一起。如本文所使用的，術(shù)語“顯著的差分電壓”是指比一些與正常差分信令電壓相關(guān)聯(lián)的預(yù)定的閾值電平明顯要大的差分電壓，該差分電壓使VDD1的操作電壓快速上沖到比VDD2的操作電壓電平大的電平，或者使I/O引腳TRXP或TRXN中一個(gè)的電壓電平快速下降并變得更加負(fù)于VSS(地電位)。在這樣的差分能量電涌期間，I/O引腳TRXP/TRXN中的一個(gè)通常被驅(qū)動(dòng)為高的正電壓，I/O引腳TRXP/TRXN中的另一個(gè)通常被驅(qū)動(dòng)為高的負(fù)電壓。更具體地，如果因?yàn)椴钅Ｄ芰侩娪?或ESD事件)，I/O引腳TRXP或TRXN中一個(gè)的電壓電平快速上升為更加正的電壓，那么圖3的共模保護(hù)電路300的二極管D1(連接在I/O引腳和VDD1之間)可能會(huì)表現(xiàn)為短路電路，并且非期望地將VDD1充電到比其正常操作電壓電平高的電壓。如果這種對(duì)VDD1的非期望地充電使VDD1的電壓電平變得比VDD2的電壓電平要大，那么控制電路410檢測(cè)到這一“正電涌”，并打開保護(hù)晶體管MN0，以將I/O引腳TRXP和TRXN短路到一起。利用保護(hù)晶體管MN0將差分I/O引腳TRXP和TRXN短路到一起減小了引腳TRXP和TRXN之間的阻抗(例如，達(dá)到最小阻抗)，該操作相應(yīng)地允許將非期望的能量電涌快速消散到另一個(gè)I/O引腳，而不是經(jīng)由二極管D1非期望地將VDD1充電到更加正的電壓電平。以這種方式，差模保護(hù)電路400防止了這樣的正電涌損害器件200的內(nèi)部電路(例如，I/O接口230和/或核心電路240)。因此，例如，如果引腳TRXP因?yàn)椴钅Ｄ芰侩娪慷豢焖俪潆姷礁诱碾妷?，那么通過保護(hù)晶體管MN0將引腳TRXP短路到引腳TRXN，使引腳TRXP上的正電涌安全地消散到另一個(gè)引腳TRXN，而不是將引腳TRXP充電到使二極管D1短路并且非期望地將VDD1充電到比VDD2大的電壓的電平。類似地，如果引腳TRXN因?yàn)椴钅Ｄ芰侩娪慷豢焖俪潆姷礁诱碾妷?，那么通過保護(hù)晶體管MN0將引腳TRXN短路到引腳TRXP，使引腳TRXN上的正電涌安全地消散到另一個(gè)引腳TRXP，而不是將引腳TRXN充電到使二極管D1短路并且非期望地將VDD1充電到比VDD2大的電壓的電平。相反，如果因?yàn)椴钅Ｄ芰侩娪?或ESD事件)，I/O引腳TRXP或TRXN中一個(gè)的電壓電平快速下降為更加負(fù)的電壓，那么圖3的共模保護(hù)電路300的二極管D1可能會(huì)變?yōu)榉聪蚱珘翰⑶曳瞧谕亟档蚔DD1的操作電壓電平。因此，如果I/O引腳的電壓變得更加負(fù)于地電位(VSS)，那么控制電路410檢測(cè)到這一“負(fù)電涌”，并打開保護(hù)晶體管MN0，以將I/O引腳TRXP和TRXN短路到一起。利用保護(hù)晶體管MN0將差分I/O引腳TRXP和TRXN短路到一起減小了引腳TRXP和TRXN之間的阻抗(例如，達(dá)到最小阻抗)，該操作相應(yīng)地允許將非期望的能量電涌快速消散到另一個(gè)I/O引腳。因此，例如，如果引腳TRXP的電壓電平因?yàn)樨?fù)電涌而快速下降為比地電位更加負(fù)的電壓，那么通過保護(hù)晶體管MN0將引腳TRXP短路到引腳TRXN，使引腳TRXP上的負(fù)電涌安全地消散到另一個(gè)引腳TRXN，而不是將引腳TRXP的電壓降低到更加負(fù)于地電位的電平。類似地，如果引腳TRXN的電壓電平因?yàn)樨?fù)電涌而快速下降為比地電位更加負(fù)的電壓，那么通過保護(hù)晶體管MN0將引腳TRXN短路到引腳TRXP，使引腳TRXN上的負(fù)電涌安全地消散到另一個(gè)引腳TRXP，而不是將引腳TRXN的電壓降低到比地電位更加負(fù)的電平。圖5A是控制電路500的更詳細(xì)的方框圖，其中控制電路500是圖4的控制電路410的一個(gè)實(shí)施例。控制電路500包括：正電涌檢測(cè)電路510、負(fù)電涌檢測(cè)電路520、邏輯/驅(qū)動(dòng)電路530和NMOS保護(hù)晶體管MN0。根據(jù)本實(shí)施例，正電涌檢測(cè)電路510選擇性地使邏輯/驅(qū)動(dòng)電路530打開保護(hù)晶體管MN0，并且響應(yīng)于在I/O引腳TRXP/TRXN中的任一個(gè)上檢測(cè)到正電涌而將I/O引腳TRXP和TRXN連接到一起，負(fù)電涌檢測(cè)電路520選擇性地使邏輯/驅(qū)動(dòng)電路530打開保護(hù)晶體管MN0，并且響應(yīng)于在I/O引腳TRXP/TRXN中的任一個(gè)上檢測(cè)到負(fù)電涌而將I/O引腳TRXP和TRXN連接到一起。因此，因?yàn)椴罘帜芰侩娪客ǔ/O引腳TRXP/TRXN中的一個(gè)驅(qū)動(dòng)為高的正電壓，并將I/O引腳TRXP/TRXN中的另一個(gè)驅(qū)動(dòng)為高的負(fù)電壓，通過使用分別的電涌檢測(cè)電路510和電涌檢測(cè)電路520，以分別在一個(gè)I/O引腳上檢測(cè)正電涌和在另一個(gè)I/O引腳上檢測(cè)負(fù)電涌，本實(shí)施例可以快速地檢測(cè)這樣的差分能量電涌。以這種方式，當(dāng)檢測(cè)到正電涌和/或負(fù)電涌時(shí)，本實(shí)施例可以快速觸發(fā)NMOS保護(hù)晶體管MN0的激活。更具體地，正電涌檢測(cè)電路510包括比較器511，其中比較器511具有與VDD1相耦合的正輸入、與VDD2相耦合的負(fù)輸入、與VDD1和VSS相耦合的電源端子，以及生成正電涌檢測(cè)信號(hào)DET_PS的輸出，其中DET_PS表明VDD1是否已經(jīng)變得大于VDD2。例如，當(dāng)VDD1和VDD2均操作在其預(yù)期的電源電壓電平時(shí)(例如，從而VDD2大于VDD1)，那么比較器511將DET_PS驅(qū)動(dòng)為邏輯高電平。相反，如果因?yàn)樵贗/O引腳TRXP或TRXN中的一個(gè)上的正電涌，VDD1變得更加正于VDD2，那么比較器511將DET_PS驅(qū)動(dòng)為邏輯低電平，以表明在I/O引腳TRXP/TRXN中的一個(gè)上檢測(cè)到正電涌。負(fù)電涌檢測(cè)電路520包括第一比較器521和第二比較器522。第一比較器521檢測(cè)負(fù)電涌是否已經(jīng)影響了I/O引腳TRXP，第二比較器522檢測(cè)負(fù)電涌是否已經(jīng)影響了I/O引腳TRXN。更具體地，第一比較器521具有與VSS相耦合的正輸入、與TRXP相耦合的負(fù)輸入、與VDD1和VSS相耦合的電源端子，以及生成第一負(fù)電涌檢測(cè)信號(hào)DET_NS1的輸出，其中DET_NS1表明TRXP上的電壓是否已經(jīng)變得更加負(fù)于VSS。例如，當(dāng)TRXP的電壓電平大于VSS時(shí)(例如，在引腳TRXP上沒有負(fù)電涌)，比較器521將DET_NS1驅(qū)動(dòng)為邏輯高電平。相反，如果TRXP的電壓電平變得更加負(fù)于VSS，那么比較器521將DET_NS1驅(qū)動(dòng)為邏輯低電平，以表明在I/O引腳TRXP上檢測(cè)到負(fù)電涌。第二比較器522具有與VSS相耦合的正輸入、與TRXN相耦合的負(fù)輸入、與VDD1和VSS相耦合的電源端子，以及生成第二負(fù)電涌檢測(cè)信號(hào)DET_NS2的輸出，其中DET_NS2表明TRXN上的電壓是否已經(jīng)變得更加負(fù)于VSS。例如，當(dāng)TRXN的電壓電平大于VSS時(shí)(例如，在引腳TRXN上沒有負(fù)電涌)，比較器522將DET_NS2驅(qū)動(dòng)為邏輯高電平。相反，如果TRXN的電壓電平變得更加負(fù)于VSS，那么比較器522將DET_NS2驅(qū)動(dòng)為邏輯低電平，以表明在I/O引腳TRXN上檢測(cè)到負(fù)電涌。邏輯/驅(qū)動(dòng)電路530包括NAND門531和兩個(gè)反相器532-533。NAND門531包括：第一輸入，其接收來自比較器511的輸出的DET_PS；第二輸入，其接收來自比較器521的輸出的DET_NS1；第三輸入，其接收來自比較器522的輸出的DET_NS2；以及與反相器532的輸入相耦合的輸出。反相器532-533(其可以是任意的CMOS反相電路或適合于驅(qū)動(dòng)保護(hù)晶體管MN0的柵極的驅(qū)動(dòng)電路)串聯(lián)連接在NAND門531和保護(hù)晶體管MN0的柵極之間。在操作中，NAND門531將檢測(cè)信號(hào)DET_PS、DET_NS1和DET_NS2進(jìn)行邏輯組合，以生成控制信號(hào)(CTRL)，繼而由反相器532-533將CTRL驅(qū)動(dòng)到NMOS保護(hù)晶體管MN0的柵極。因此，如果將所有檢測(cè)信號(hào)DET_PS、DET_NS1和DET_NS2驅(qū)動(dòng)為邏輯高，其表明既沒有檢測(cè)到正電涌情況也沒有檢測(cè)到負(fù)電涌情況，那么NAND門531將CTRL驅(qū)動(dòng)為邏輯低，該狀態(tài)繼而將保護(hù)晶體管MN0維持在非導(dǎo)通狀態(tài)以使I/O引腳TRXP和TRXN相互隔離。相反，如果將檢測(cè)信號(hào)DET_PS、DET_NS1和DET_NS2中的一個(gè)或多個(gè)驅(qū)動(dòng)為邏輯低，其表明檢測(cè)到了正電涌情況和/或負(fù)電涌情況，那么NAND門531將CTRL驅(qū)動(dòng)為邏輯高，該狀態(tài)將保護(hù)晶體管MN0打開。一旦導(dǎo)通，保護(hù)晶體管MN0將I/O引腳TRXP和TRXN連接到一起，以防止對(duì)器件200的內(nèi)部電路和部件造成損害，例如通過允許一個(gè)I/O引腳上的電涌能量安全地消散到另一個(gè)I/O引腳。對(duì)于其它實(shí)施例，器件200可能不具有單獨(dú)的電源電壓VDD1，而是僅使用電源電壓VDD2。對(duì)于這樣的實(shí)施例，可以將圖5A的正電涌檢測(cè)電路510修改為包括兩個(gè)比較器，其中兩個(gè)比較器分別確定I/O引腳TRXP和TRXN中的每一個(gè)的電壓是否已經(jīng)變得更加正于VDD2。例如，圖5B示出了控制電路501，其是圖4的控制電路410的另一個(gè)實(shí)施例?？刂齐娐?01與圖5A的控制電路500相似，只不過控制電路501的正電涌檢測(cè)電路540包括第一比較器541和第二比較器542，其中第一比較器541和第二比較器542分別將VDD2與TRXP引腳電壓和TRXN引腳電壓進(jìn)行比較，并且所有比較器541-542和521-522的電源端子都與VDD2相耦合。更具體地，正電涌檢測(cè)電路540包括第一比較器541，其檢測(cè)正電涌是否影響了I/O引腳TRXP；包括第二比較器542，其檢測(cè)正電涌是否影響了I/O引腳TRXN。比較器541具有：與VDD2相耦合的正輸入、與TRXP相耦合的負(fù)輸入、與VDD2和VSS相耦合的電源端子，以及生成第一正電涌檢測(cè)信號(hào)DET_PS1的輸出，其中DET_PS1表明TRXP上的電壓是否已經(jīng)變得更加正于VDD2。例如，當(dāng)TRXP的電壓電平不大于VDD2時(shí)(例如，在引腳TRXP上沒有正電涌)，比較器541將DET_PS1驅(qū)動(dòng)為邏輯高電平。相反，如果TRXP的電壓電平變得更加正于VDD2，那么比較器541將DET_PS1驅(qū)動(dòng)為邏輯低電平，以表明在I/O引腳TRXP上檢測(cè)到正電涌。比較器542具有：與VDD2相耦合的正輸入、與TRXN相耦合的負(fù)輸入、與VDD2和VSS相耦合的電源端子，以及生成第二正電涌檢測(cè)信號(hào)DET_PS2的輸出，其中DET_PS2表明TRXN上的電壓是否已經(jīng)變得更加正于VDD2。例如，當(dāng)TRXN的電壓電平不大于VDD2時(shí)(例如，在引腳TRXN上沒有正電涌)，比較器542將DET_PS2驅(qū)動(dòng)為邏輯高電平。相反，如果TRXN的電壓電平變得更加正于VDD2，那么比較器542將DET_PS2驅(qū)動(dòng)為邏輯低電平，以表明在I/O引腳TRXN上檢測(cè)到正電涌。圖5B的NAND門531包括：接收來自比較器541的輸出的DET_PS1的輸入；接收來自比較器542的輸出的DET_PS2的輸入；接收來自比較器521的輸出的DET_NS1的輸入；接收來自比較器522的輸出的DET_NS2的輸入；以及與反相器532的輸入相耦合的輸出。在操作中，NAND門531將檢測(cè)信號(hào)DET_PS1、DET_PS2、DET_NS1和DET_NS2進(jìn)行邏輯組合以生成控制信號(hào)(CTRL)，繼而由反相器532-533將CTRL驅(qū)動(dòng)到NMOS保護(hù)晶體管MN0的柵極。因此，如果將所有檢測(cè)信號(hào)DET_PS1、DET_PS2、DET_NS1和DET_NS2都驅(qū)動(dòng)為邏輯高，其表明既沒有檢測(cè)到正電涌情況也沒有檢測(cè)到負(fù)電涌情況，那么NAND門531將CTRL驅(qū)動(dòng)為邏輯低，其繼而將保護(hù)晶體管MN0維持在非導(dǎo)通狀態(tài)以使I/O引腳TRXP和TRXN相互隔離。相反，如果將檢測(cè)信號(hào)DET_PS1、DET_PS2、DET_NS1和DET_NS2中的一個(gè)或多個(gè)驅(qū)動(dòng)為邏輯低，其表明檢測(cè)到了正電涌情況和/或負(fù)電涌情況，那么NAND門531將CTRL驅(qū)動(dòng)為邏輯高，其將保護(hù)晶體管MN0打開。一旦導(dǎo)通，保護(hù)晶體管MN0將I/O引腳TRXP和TRXN連接到一起，以防止對(duì)器件200的內(nèi)部電路和部件造成損害。圖6是差分放大器電路600，其是圖5A的正電涌檢測(cè)電路510的比較器511的一個(gè)實(shí)施例。電路600響應(yīng)于VDD1和VDD2之間的差分電壓生成單端輸出信號(hào)DET_PS，所示電路600包括：NMOS晶體管MN1-MN4、PMOS晶體管MP1-MP6、電流源610和反相器620。NMOS晶體管MN1-MN2通過由電流源610提供的偏置電流，形成偏置在偏置結(jié)點(diǎn)NB的差分對(duì)。晶體管MN1連接在結(jié)點(diǎn)N1和NB之間，并具有與VDD1相耦合的柵極。晶體管MN2連接在結(jié)點(diǎn)N2和NB之間，并具有與VDD2相耦合的柵極。晶體管MP2連接在VDD1和結(jié)點(diǎn)N1之間，并具有耦合到結(jié)點(diǎn)N2的柵極，而晶體管MP3連接在VDD1和結(jié)點(diǎn)N2之間，并具有與結(jié)點(diǎn)N1相耦合的柵極。晶體管MP1是耦合在VDD1和結(jié)點(diǎn)N1之間的二極管連接晶體管，晶體管MP4是耦合在VDD1和結(jié)點(diǎn)N2之間的二極管連接晶體管。晶體管MP5連接在VDD1和結(jié)點(diǎn)N3之間，并具有與結(jié)點(diǎn)N2相耦合的柵極，而晶體管MP6連接在VDD1和結(jié)點(diǎn)N4之間，并具有與結(jié)點(diǎn)N1相耦合的柵極。晶體管MN3和晶體管MN4(共同形成了電流反射鏡)具有與結(jié)點(diǎn)N3相耦合的柵極。如上文所提到的，電路600將VDD1的電壓電平和VDD2的電壓電平進(jìn)行比較，并響應(yīng)于此選擇性地將輸出信號(hào)DET_PS驅(qū)動(dòng)為邏輯高狀態(tài)或邏輯低狀態(tài)。例如，在正常操作情況期間，其中VDD1小于VDD2(例如，其中VDD1＝2.5v和VDD2＝3.3v均是它們預(yù)期的操作電壓)，電路600將DET_PS驅(qū)動(dòng)為邏輯高狀態(tài)，以表明在I/O引腳TRXP或TRXN的任一個(gè)上都沒有正電涌。相反，如果VDD1的電壓電平變得大于VDD2的電壓電平，那么電路600將DET_PS驅(qū)動(dòng)為邏輯低狀態(tài)，以表明在I/O引腳TRXP或TRXN中的一個(gè)上檢測(cè)到了正電涌。更具體地，在正常操作情況期間，其中VDD2大于VDD1，晶體管MN2打開，且晶體管MN1關(guān)閉，從而允許晶體管MN2傳導(dǎo)由電流源610提供的大部分(如果不是全部)偏置電流。因此，晶體管MN2將結(jié)點(diǎn)N2向著地電位拉低。當(dāng)結(jié)點(diǎn)N2上的電壓下降到低于VDD1-Vtp時(shí)(例如，其中Vtp是PMOS晶體管MP2的閾值電壓)，晶體管MP2打開，并將結(jié)點(diǎn)N1上的電壓向著VDD1拉高。所產(chǎn)生的結(jié)點(diǎn)N1上的高電壓將晶體管MP3維持在非導(dǎo)通狀態(tài)，從而將結(jié)點(diǎn)N2與VDD1隔離，并允許結(jié)點(diǎn)N2通過晶體管MN2持續(xù)放電，向著地電位降低。所產(chǎn)生的結(jié)點(diǎn)N2的邏輯低狀態(tài)打開晶體管MP5，同時(shí)所產(chǎn)生的結(jié)點(diǎn)N1的邏輯高狀態(tài)關(guān)閉晶體管MP6。一旦導(dǎo)通，晶體管MP5將結(jié)點(diǎn)N3向著VDD1拉高，從而使晶體管MN3和晶體管MN4打開。更具體地，晶體管MN4反射由晶體管MP5傳導(dǎo)的電流，從而將輸出結(jié)點(diǎn)N4向著地電位拉低。非導(dǎo)通的晶體管MP6將輸出結(jié)點(diǎn)N4與VDD1隔離。響應(yīng)于結(jié)點(diǎn)N4的邏輯低狀態(tài)，反相器620(其可以是任意適合的CMOS反相器或緩沖電路)將輸出信號(hào)DET_PS驅(qū)動(dòng)為邏輯高狀態(tài)，以表明在I/O引腳TRXP和TRXN的任一個(gè)上都沒有任何的正能量電涌。相反，如果VDD1的電壓電平增大到大于VDD2的電平(例如，因?yàn)樵贗/O引腳TRXP或TRXN的任一個(gè)處出現(xiàn)的正能量電涌)，晶體管MN1打開，且晶體管MN2關(guān)閉，從而允許晶體管MN1傳導(dǎo)由電流源610提供的大部分(如果不是全部)偏置電流。因此，晶體管MN1將結(jié)點(diǎn)N1向著地電位拉低。當(dāng)結(jié)點(diǎn)N1上的電壓下降到低于VDD1-Vtp時(shí)(例如，其中Vtp是PMOS晶體管MP3的閾值電壓)，晶體管MP3打開，并將結(jié)點(diǎn)N2上的電壓向著VDD1拉高。所產(chǎn)生的結(jié)點(diǎn)N2上的高電壓將晶體管MP2維持在非導(dǎo)通狀態(tài)，從而將結(jié)點(diǎn)N1與VDD1隔離，并允許結(jié)點(diǎn)N1通過晶體管MN1持續(xù)放電，向著地電位降低。所產(chǎn)生的結(jié)點(diǎn)N1的邏輯低狀態(tài)打開晶體管MP6，而所產(chǎn)生的結(jié)點(diǎn)N2的邏輯高狀態(tài)關(guān)閉晶體管MP5。一旦晶體管MP5關(guān)閉，電流反射鏡晶體管MN3和MN4也關(guān)閉。更具體地，非導(dǎo)通的晶體管MN4將輸出結(jié)點(diǎn)N4與地電位隔離，從而允許導(dǎo)通的晶體管MP6更快地將輸出結(jié)點(diǎn)N4向著VDD1拉高。響應(yīng)于所產(chǎn)生的結(jié)點(diǎn)N4的邏輯高狀態(tài)，反相器620將輸出信號(hào)DET_PS驅(qū)動(dòng)為邏輯低狀態(tài)，以表明在I/O引腳TRXP/TRXN中的一個(gè)上檢測(cè)到了正能量電涌。需要注意的是，交叉耦合PMOS晶體管MP2和交叉耦合PMOS晶體管MP3為差分放大器電路600提供了一些滯后(例如，以防止來自無意地觸發(fā)差分對(duì)MN1和MN2的切換操作的短時(shí)間的瞬態(tài))，二極管連接的晶體管MP1和二極管連接的晶體管MP4限制了該滯后效應(yīng)以對(duì)電路600進(jìn)行加速。圖7A是比較器電路701，其是圖5A的比較器電路521的一個(gè)實(shí)施例。比較器電路701包括：PMOS晶體管MP7、NMOS晶體管MN7和電阻器R1。PMOS晶體管MP7耦合在VDD1和輸出結(jié)點(diǎn)N7之間，并具有與VSS(地電位)相耦合的柵極。NMOS晶體管MN7和電阻器R1串聯(lián)連接在結(jié)點(diǎn)N7和I/O引腳TRXP之間，其中晶體管MN7具有與VSS相耦合的柵極。需要注意的是，共同耦合的晶體管MP7的漏極和晶體管MN7的漏極形成輸出結(jié)點(diǎn)N7，以及電阻器R1保護(hù)NMOS晶體管MN7免受出現(xiàn)在I/O引腳TRXP處的電涌能量的影響。對(duì)于一些實(shí)施例，電阻器R1具有大約200歐姆的電阻。此外，對(duì)于一些實(shí)施例，PMOS晶體管MP7是相對(duì)較弱的上拉晶體管，而NMOS晶體管MN7是相對(duì)較強(qiáng)的下拉晶體管。對(duì)于一個(gè)實(shí)施例，PMOS晶體管MP7具有大約0.5微米的有效溝道寬度和大約4微米的有效溝道長(zhǎng)度，而NMOS晶體管MN7具有大約8微米的有效溝道寬度和大約2微米的有效溝道長(zhǎng)度。在操作中，如果TRXP的電壓電平大于(例如，更加正于)VSS，那么NMOS晶體管MN7的源極高于NMOS晶體管MN7的柵極(例如，Vgs<Vtn)，這種情況使晶體管MN7關(guān)閉，并將結(jié)點(diǎn)N7與I/O引腳TRXP隔離。因?yàn)镻MOS晶體管MP7的柵極電壓位于地電位，PMOS晶體管MP7的源極位于VDD1，PMOS晶體管MP7打開，并將輸出結(jié)點(diǎn)N7向著VDD拉高，以表明在引腳TRXP上沒有負(fù)電涌。相反，如果TRXP的電壓電平變得比VSS更加負(fù)Vtn，那么NMOS晶體管MN7的源極低于(更加負(fù)于)NMOS晶體管MN7的柵極(例如，Vgs>Vtn)，這種情況使晶體管MN7打開，并將結(jié)點(diǎn)N7向著I/O引腳TRXP上更加負(fù)的電壓電平拉低。所產(chǎn)生的輸出結(jié)點(diǎn)N7的邏輯低狀態(tài)表明在I/O引腳TRXP上檢測(cè)到負(fù)電涌。圖7B是比較器電路702，其是圖5A的比較器電路522的一個(gè)實(shí)施例。比較器電路702包括：PMOS晶體管MP8、NMOS晶體管MN8和電阻器R2。PMOS晶體管MP8耦合在VDD1和輸出結(jié)點(diǎn)N8之間，并具有與VSS(地電位)相耦合的柵極。NMOS晶體管MN8和電阻器R2串聯(lián)連接在結(jié)點(diǎn)N8和I/O引腳TRXN之間，其中晶體管MN8具有與VSS相耦合的柵極。需要注意的是，共同耦合的晶體管MP8的漏極和晶體管MN8的漏極形成輸出結(jié)點(diǎn)N8，以及電阻器R2保護(hù)NMOS晶體管MN8免受出現(xiàn)在I/O引腳TRXN處的電涌能量的影響。對(duì)于一些實(shí)施例，電阻器R2具有大約200歐姆的電阻。此外，對(duì)于一些實(shí)施例，PMOS晶體管MP8是相對(duì)較弱的上拉晶體管，而NMOS晶體管MN8是相對(duì)較強(qiáng)的下拉晶體管。對(duì)于一個(gè)實(shí)施例，PMOS晶體管MP8具有大約0.5微米的有效溝道寬度和大約4微米的有效溝道長(zhǎng)度，而NMOS晶體管MN8具有大約8微米的有效溝道寬度和大約2微米的有效溝道長(zhǎng)度。在操作中，如果TRXN的電壓電平大于(例如，更加正于)VSS，那么NMOS晶體管MN8的源極高于NMOS晶體管MN8的柵極(例如，Vgs<Vtn)，這種情況使晶體管MN8關(guān)閉，并將結(jié)點(diǎn)N8與I/O引腳TRXN隔離。因?yàn)镻MOS晶體管MP8的柵極電壓位于地電位，PMOS晶體管MP8的源極位于VDD1，PMOS晶體管MP8打開，并將輸出結(jié)點(diǎn)N8向著VDD拉高，以表明在引腳TRXN上沒有負(fù)電涌。相反，如果TRXN的電壓電平變得比VSS更加負(fù)Vtn，那么NMOS晶體管MN8的源極低于(更加低于)NMOS晶體管MN8的柵極(例如，Vgs>Vtn)，這種情況使晶體管MN8打開，并將結(jié)點(diǎn)N8向著I/O引腳TRXN上更加負(fù)的電壓電平拉低。所產(chǎn)生的輸出結(jié)點(diǎn)N8的邏輯低狀態(tài)表明在I/O引腳TRXN上檢測(cè)到負(fù)電涌。圖8是根據(jù)一些實(shí)施例描述用于選擇性地將圖2的器件200的差分I/O引腳TRXP和TRXN短路到一起的示例性操作的說明性流程圖800。還參考圖5A，正電涌檢測(cè)電路510的比較器511將VDD1的電壓電平與VDD2的電壓電平進(jìn)行比較(801)，同時(shí)負(fù)電涌檢測(cè)電路520將VSS的電壓電平與I/O引腳TRXP和TRXN進(jìn)行比較(802)。更具體地，負(fù)電涌檢測(cè)電路520的比較器521將VSS的電壓電平與I/O引腳TRXP的電壓電平進(jìn)行比較，負(fù)電涌檢測(cè)電路520的比較器522將VSS的電壓電平與I/O引腳TRXN的電壓電平進(jìn)行比較。如果VDD1>VDD2，如在803處檢驗(yàn)到的，則檢測(cè)到了正能量電涌(804)，控制電路500打開保護(hù)晶體管MN0以將I/O引腳TRXP和TRXN連接(例如，短路)到一起(805)。以這種方式，將一個(gè)I/O引腳上的任何正能量電涌消散到另一個(gè)I/O引腳，而不是非期望地將VDD1充電到甚至更高的電壓電平?？商娲兀瑢?duì)于其中器件200使用VDD2而不是VDD1的實(shí)施例，則圖5B的正電涌檢測(cè)電路540將VDD2與TRXP和TRXN的引腳電壓進(jìn)行比較。如果TRXP或TRXN的引腳電壓已經(jīng)變得更加正于VDD2，那么控制電路501打開保護(hù)晶體管MN0以將I/O引腳TRXP和TRXN連接到一起(805)。否則，控制電路501將保護(hù)晶體管MN0維持在非導(dǎo)通狀態(tài)。如果I/O引腳TRXP或TRXN的電壓(Vpin)已經(jīng)變得更加負(fù)于地電位即VSS，如在806處檢驗(yàn)到的，則檢測(cè)到了負(fù)能量電涌(807)，控制電路500打開保護(hù)晶體管MN0以將I/O引腳TRXP和TRXN連接(例如，短路)到一起(805)。以這種方式，將一個(gè)I/O引腳上的任何負(fù)能量電涌消散到另一個(gè)I/O引腳。然而，如果VDD1≤VDD2，如在803處檢驗(yàn)到的，并且如果任一個(gè)I/O引腳的電壓都不低于地電位，如在806處檢驗(yàn)到的，那么控制電路500將保護(hù)晶體管MN0維持在非導(dǎo)通狀態(tài)，以將I/O引腳TRXP和TRXN相互隔離(808)。在前述的說明書中，已經(jīng)參考特定的例子描述了本實(shí)施例。然而，在不脫離如在所附的權(quán)利要求書中所闡述的本公開內(nèi)容的更廣范的精神和范圍的情況下，可以對(duì)其進(jìn)行各種修改和改變將是顯而易見的。因此，應(yīng)該以說明性的意義而不是限制性的意義來看待本說明書和附圖。例如，可以按照其它適合的順序來執(zhí)行在圖8的流程圖中所描述的方法步驟和/或可以省略一個(gè)或多個(gè)方法步驟。本實(shí)施例可以被提供為計(jì)算機(jī)程序產(chǎn)品或軟件，其可以包括具有存儲(chǔ)于其中的指令的非暫時(shí)性機(jī)器可讀介質(zhì)?？梢詫C(jī)器可讀介質(zhì)用于對(duì)計(jì)算機(jī)系統(tǒng)(或其它電子器件)進(jìn)行編程，以實(shí)現(xiàn)本實(shí)施例。機(jī)器可讀介質(zhì)可以包括但不限于：軟盤、光盤、CD-ROM、磁光盤、ROM、RAM、EPROM、EEPROM、磁卡或光卡、閃存或適合于存儲(chǔ)電子指令的其它類型的媒體/機(jī)器可讀介質(zhì)。