專利名稱：共柵共源驅動電路的制作方法
技術領域：
本實用新型涉及低側、高側、以及推挽型輸出驅動電路，更具體地說，本實用新型涉及包括至少ー個共柵共源晶體管的輸出驅動電路。
背景技術：
在設計用于消費和汽車電子的硅器件的時候，成本是ー個、并且有時候是ー個主導性的考慮因素。為達到成本縮減，エ藝技術和/或掩模對電路設計者施加了ー些熟知的約束。在已知或預期電路曝露于高電壓條件的情況下，這些約束經(jīng)常需要使用低電壓元件。例如，對于ー個給定的エ藝技術和/或掩模，生產(chǎn)具有一定設計最大電壓(例如，45V)的兀件并不少見。當為高電壓(例如，60V)應用設計和生產(chǎn)電路時，成本因素可能需要使用ー個エ藝技術和/或掩模，使得相應的器件具有一個相對較低的最大電壓。當設計ー個使用最大電壓小于電路應用電壓的元件的電路時，必須引起特別的注意，以保證沒有個體器件操 作在一個電壓超過較低最大額定電壓的高電壓應用中。例如，設計者能夠利用多個保護性的齊納ニ極管，用來保護包括的MOSFET器件的Vd和Vg。這ー解決方法給電路設計增加了復雜性，并且附加的保護性元件不利地増加了電路裸片尺寸。對電路設計技術領域而言，存在ー個如下需求解決上文指出的復雜性和裸片尺寸問題，同時允許電路設計者使用最大額定電壓小于電路電壓的元件。在本專業(yè)中眾所周知，對于高電壓電路提供共柵共源(cascode)器件。該共柵共源器件的柵極連接至ー個固定參考電壓。該配置的一個問題在干，該共柵共源器件(柵極連接至該供電軌)消除了當激活開關晶體管吋，電路支持在輸出節(jié)點的電壓擺動至供電軌電壓這一操作。對電路設計技術領域而言，存在解決上文的問題的需求。

實用新型內(nèi)容在一種實施方式中，驅動電路包含ー個配置成耦合至負載電路的輸出節(jié)點，所述負載電路由配置成接收第一參考電壓的第一參考電壓節(jié)點供電；ー個具有耦合在輸出節(jié)點和中間節(jié)點之間的源漏路徑的第一晶體管；ー個具有耦合在中間節(jié)點和第二參考電壓節(jié)點之間的源漏路徑的第二晶體管，所述第二參考電壓節(jié)點配置成接收第二參考電壓；以及耦合在第一晶體管的柵極和第三參考電壓節(jié)點之間的電流源，所述第三參考電壓節(jié)點配置成接收第三參考電壓。第二晶體管具有配置成接收開關控制信號的柵極。在一種實施方式中，第一晶體管具有一個設計最大電壓VI，并且第二晶體管具有一個設計最大電壓V2。第三參考電壓小于或等于V2,并且第一參考電壓和第三參考電壓之間的差小于或等于VI。在另ー種實施方式中，第一晶體管具有一個設計最大電壓VI，并且第二晶體管具有一個設計最大電壓V2。第三參考電壓小于或等于VI,并且第一參考電壓和第三參考電壓之間的差小于或等于V2。[0009]在一種實施方式中，驅動電路包含ー個輸出節(jié)點；ー個具有I禹合在輸出節(jié)點和第一中間節(jié)點之間的源漏路徑的第一晶體管；ー個具有耦合在第一中間節(jié)點和第一參考電壓節(jié)點之間的源漏路徑的第二晶體管，所述第一參考電壓節(jié)點配置成接收第一參考電壓；ー個具有耦合在輸出節(jié)點和第二中間節(jié)點之間的源漏路徑的第三晶體管；ー個具有耦合在第二節(jié)點和第二參考電壓節(jié)點之間的源漏路徑的第四晶體管，所述第二參考電壓節(jié)點配置成接收第二參考電壓；一個耦合在第一晶體管的柵極和第三參考電壓節(jié)點之間的第一電流源，所述第三參考電壓節(jié)點配置成接收第三參考電壓；以及一個耦合在第三晶體管的柵極和第三參考電壓節(jié)點之間的第二電流源。第二和第四晶體管具有配置成接收差動開關控制信號的柵極。·在一種實施方式中，第二和第三晶體管均具有一個設計最大電壓VI，并且第一和第四晶體管均具有一個設計最大電壓V2。第三參考電壓小于或等于V2，并且第一參考電壓和第三參考電壓之間的差小于或等于Vl。在一種實施方式中，驅動電路包含ー個具有設計最大電壓V2的開關晶體管；一個具有設計最大電壓Vl的共柵共源晶體管，該共柵共源晶體管與開關晶體管串聯(lián)地源漏耦合；以及ー個耦合在中間電壓節(jié)點和共柵共源晶體管的柵極之間的電流源。中間電壓節(jié)點配置成接收設定在驅動電路低供電電壓和高供電電壓Vhigh之間的中間電壓Vmed ;所述中間電壓Vmed符合如下條件a) Vmed < = V2和b) Vhigh-Vmed く= VI。在另ー種實施方式中，驅動電路包含ー個具有設計最大電壓V2的開關晶體管；ー個具有設計最大電壓Vl的共柵共源晶體管，該共柵共源晶體管與開關晶體管串聯(lián)地源漏耦合；以及ー個耦合在中間電壓節(jié)點和共柵共源晶體管的柵極之間的電流源。中間電壓節(jié)點配置成接收設定在驅動電路低供電電壓和高供電電壓Vhigh之間的中間電壓Vmed ;所述中間電壓Vmed符合如下條件a) Vmed < = Vl和b) Vhigh-Vmed < = V2。

為了更好地了解這些實施方式，現(xiàn)在參考僅作為例子的附圖，其中圖I是ー個低側驅動電路的示意圖；圖2是ー個高側驅動電路的示意圖；圖3是ー個推挽驅動電路的示意圖；圖4是ー個柵極箝位電路的示意圖；圖5是ー個柵極箝位電路的示意圖；以及圖6是ー個柵極箝位電路的示意圖。
具體實施方式
現(xiàn)在參考圖1，圖I表示了ー個低側驅動電路10的示意圖。該低側驅動電路10包括一個開關晶體管(M2) 12 (η溝道類型的)。晶體管12的源極端耦合至第一參考電壓節(jié)點14(在該情況下，節(jié)點14與低參考電壓(例如接地)關聯(lián))。晶體管12的漏極端耦合至一個中間節(jié)點16。晶體管12的柵極端耦合為接收驅動電路20的輸出18處產(chǎn)生的柵極驅動(開關)信號。典型情況下，驅動電路20由一個驅動放大器(用于驅動開關晶體管的本專業(yè)熟知的任何合適的配置的)形成，該驅動放大器在輸入節(jié)點22處接收開關控制信號。低側驅動電路10進ー步包括一個共柵共源晶體管(Ml) 24 (也是η溝道類型的)。晶體管24的源極端耦合至中間節(jié)點16。因此，晶體管12的源漏路徑與晶體管24的源漏路徑串聯(lián)耦合。晶體管24的漏極端耦合至輸出節(jié)點26。在輸出節(jié)點26和第二參考電壓節(jié)點28 (在該情況下，節(jié)點28與高參考電壓Vhigh相關聯(lián)，該高參考電壓能夠向外應用于芯片或者在芯片上從ー個低電壓生成，例如通過使用一個電荷泵調(diào)節(jié)器)之間耦合的是ー個由低側驅動電路10驅動的負載(或其它)電路30。因此，晶體管12和晶體管24的源漏路徑和負載(或其它)電路30串聯(lián)耦合。晶體管24的柵極端耦合為接收由電流源(11)32產(chǎn)生的偏置信號。電流源32耦合在晶體管24的柵極端和中間電壓節(jié)點34(節(jié)點34與中間電壓Vmed關聯(lián)，該中間電壓具有一個介于低參考電壓和高參考電壓之間的值)之間。電流源32能夠通過一個適當偏置的(例如通過ー個電流鏡)P溝道晶體管提供，該P溝道晶體管的源極連接至中間電壓節(jié)點34，并且其漏極連接至晶體管24的柵極端。低側驅動電路10進ー步包括一個在晶體管24的柵極端和中間節(jié)點16之間耦合的柵極箝位電路36。柵極箝位電 路36能夠，例如，包含一個齊納ニ極管(如圖4所示)或者多個ニ極管連接的η溝道晶體管(如圖5所示)。使用給定エ藝技術和/或掩模來生產(chǎn)晶體管14和24組件將會導致產(chǎn)生具有特定設計最大電壓的器件。晶體管12具有一個設計最大電壓V2，并且晶體管24具有一個設計最大電壓VI。電壓V2(晶體管12的)和電壓Vl (晶體管24的)之和必須超過高參考電壓(Vhigh)，但是單個的Vl和V2均不超過Vhigh。如上文討論的，中間電壓節(jié)點34處的中間電壓具有一個介于低參考電壓與高參考電壓之間的值。該中間電壓Vmed (能夠是ー個相對于集成電路芯片外部或內(nèi)部產(chǎn)生的供電電壓)選擇為符合下面兩個條件a)Vmed <= V2 ；和b) Vhigh-Vmed <= VI。另外，電流源(11)32設計為一個相對弱偏置，其輸出電流小于開關晶體管12的吸收(傳導)電流能力。在操作中，首先考慮通過放大器電路20打開開關晶體管12的情形。在該模式中，假定共柵共源晶體管24的漏極電壓接近低參考電壓(如接地)。電流源32接著將其電流輸入晶體管24的柵極以及箝位電路36。晶體管24的柵極處的柵極到源極電壓通過箝位電路36限制到箝位電壓。沒有涉及晶體管12和24的過壓情況。另外，電流源32提供的電流允許共柵共源晶體管24的柵極處的電壓安全向下擺動，并且允許輸出節(jié)點26處的輸出電壓中軌到軌擺動。接下來，考慮通過放大器電路20關閉開關晶體管12的情形。晶體管24源極端處(即中間節(jié)點16處)的電壓通過柵極箝位電路36、電流發(fā)生器32和晶體管12和24的各種泄露電流來確定。中間節(jié)點處的電壓將接近中間電壓Vmed，并且，可以認識到，在該操作點，晶體管12和晶體管24均不會曝露于ー個超過它們各自的設計最大電壓V2和Vl的電壓。更確切地說，跨晶體管12的源漏的電壓約為小于設計最大電壓V2的Vmed，并且跨晶體管24的源漏的電壓約為小于設計最大電壓Vl的Vhigh-Vmed。現(xiàn)在參考圖2，圖2表示了ー個高側驅動電路110的示意圖。高側驅動電路110包括一個開關晶體管(M2) 112 (P溝道類型的)。晶體管112的源源極端耦合至第一參考電壓節(jié)點114(在該情況下，節(jié)點114與高參考電壓Vhigh相關聯(lián)，該高參考電壓能夠向外應用于芯片或者在芯片上從ー個低電壓生成，例如通過使用一個電荷泵調(diào)節(jié)器)。晶體管112的漏漏極端耦合至ー個中間節(jié)點116。晶體管112的柵極端耦合為接收在驅動電路120輸出118處產(chǎn)生的柵極驅動信號。典型情況下，驅動電路120由一個驅動放大器形成，該驅動放大器在輸入節(jié)點122處接收開關控制信號。高側驅動電路110進ー步包括一個共柵共源晶體管(Ml) 124 (也是P溝道類型的)。晶體管124的源源極端耦合至中間節(jié)點116。因此，晶體管112的源漏路徑與晶體管124的源漏路徑串聯(lián)耦合。晶體管124的漏漏極端耦合至輸出節(jié)點126。在輸出節(jié)點126和第二參考電壓節(jié)點128(在該情況下，節(jié)點128與低參考電壓(例如接地)相關聯(lián))之間耦合的是ー個由高側驅動電路110驅動的負載(或其它)電路130。因此，晶體管112和晶體管124的源漏路徑和負載(或其它)電路130串聯(lián)I禹合。晶體管124的柵極端耦合至一個由電流源(Il) 132產(chǎn)生的偏置信號。電流源132耦合在晶體管124的柵極端和中間電壓節(jié)點134 (節(jié)點134與中間電壓Vmed相關聯(lián)，該中間電壓具有一個介于低參考電壓和高參考電壓之間的值)之間。電流源132能夠通過一個適當偏置的(例如通過ー個電流鏡)n溝道晶體管提供，該晶體管的源源極連接至中間電壓節(jié)點134，并且該晶體管的漏漏極連接至晶體管124的柵極端。高側驅動電路110進ー步包括ー個耦 合在晶體管124的柵極端和中間節(jié)點116之間的柵極箝位電路136。柵極箝位電路136能夠，例如，包含一個齊納ニ極管(如圖4所示)或者多個ニ極管連接的P溝道晶體管(如圖5所示)。使用給定エ藝技術和/或掩模來生產(chǎn)晶體管114和124組件將會導致產(chǎn)生具有特定設計最大電壓的器件。晶體管112具有一個設計最大電壓V2，并且晶體管124具有一個設計最大電壓VI。電壓V2(晶體管112的)和電壓Vl (晶體管124的)之和必須超過高參考電壓(Vhigh)，但是單個的Vl和V2均不超過Vhigh。如上文討論的，中間電壓節(jié)點134處的中間電壓具有一個介于低參考電壓與高參考電壓之間的值。該中間電壓Vmed(能夠是ー個外部或內(nèi)部生成的供電電壓)選擇為符合下面兩個條件a)Vmed <= Vl ;和b)Vhigh-Vmed <=V2。另外，電流源(Il) 132設計為一個相對弱偏置，其輸出電流小于開關晶體管112的源(傳導)電流能力。在操作中，首先考慮通過放大器電路120打開開關晶體管112的情形。在該模式中，假定共柵共源晶體管124的漏極電壓接近高參考電壓。電流源132接著從晶體管124的柵極以及箝位電路136吸收其電流。晶體管124的柵極處的柵極到源極電壓通過箝位電路136限制到箝位電壓。沒有涉及晶體管112和124過壓情況。另外，電流源132提供的電流允許共柵共源晶體管124的柵極處的電壓安全向上擺動，并且允許輸出節(jié)點126處的輸出電壓中軌到軌擺動。接下來，考慮通過放大器電路120關閉開關晶體管112的情形。在晶體管124源極端處(即中間節(jié)點116處)的電壓通過柵極箝位電路136、電流發(fā)生器132和晶體管112和124的不同泄露電流來確定。中間節(jié)點處的電壓接近中間電壓Vmed，并且，可以認識到，晶體管112和晶體管124均不會曝露于ー個超過它們各自的設計最大電壓V2和V I的電壓。更確切地說，跨晶體管112的源漏的電壓約為小于設計最大電壓V2的Vhigh-Vmed，并且跨晶體管124的源漏的電壓約為小于設計最大電壓Vl的Vmed。現(xiàn)在參考圖3，圖3表示了ー個推挽驅動電路200的示意圖。該推挽驅動電路200包括ー個高側驅動電路210，該高側驅動電路包括一個開關晶體管(M4) 212 (P溝道類型的)。晶體管212的源極端耦合至第一參考電壓節(jié)點214 (在該情況下，節(jié)點214與高參考電壓Vhigh相關聯(lián),該高參考電壓能夠向外應用于芯片或者在芯片上從ー個低電壓生成，例如通過使用一個電荷泵調(diào)節(jié)器)。晶體管212的漏極端耦合至第一中間節(jié)點216。晶體管212的柵極端耦合為接收在差動驅動電路220的正輸出218處產(chǎn)生的柵極驅動信號。典型情況下，驅動電路220由一個差動驅動放大器形成，該差動驅動放大器在輸入節(jié)點222處接收開關控制信號。高側驅動電路210進ー步包括一個共柵共源晶體管(M3)224(也是P溝道類型的)。晶體管224的源極端耦合至中間節(jié)點216。因此，晶體管212的源漏路徑與晶體管224的源漏路徑串聯(lián)耦合。晶體管224的漏極端耦合至輸出節(jié)點226。晶體管224的柵極端耦合至ー個由第一電流源(Il) 232產(chǎn)生的偏置信號。電流源232耦合在晶體管224的柵極端和中間電壓節(jié)點234 (節(jié)點234與中間電壓Vmed相關聯(lián)，該中間電壓具有一個介于在第二參考電壓節(jié)點228處呈現(xiàn)的諸如接地的低參考電壓和高參考電壓之間的值)之間。電流源232能夠通過一個適當偏置的(例如通過ー個電流鏡)η溝道晶體管提供，該晶體管的源極連接至中間電壓節(jié)點234，并且該晶體管的漏極連接至晶體管224的柵極端。高側驅動電路210進ー步包括一個耦合在晶體管224的柵極端和中間節(jié)點216之間的柵極箝位電 路236。柵極箝位電路236能夠，例如，包含一個齊納ニ極管(如圖4所示)或者多個ニ極管連接的P溝道晶體管(如圖5所示)。推挽驅動電路200進ー步包括ー個低側驅動電路310，該低側驅動電路包括一個開關晶體管(Ml) 312 (η溝道類型的)。晶體管312的源極端耦合至第二參考電壓節(jié)點228 (在該情況下，節(jié)點228與低參考電壓例如接地相關聯(lián))。晶體管312的漏極端耦合至第二中間節(jié)點316。晶體管312的柵極端耦合為接收在差動驅動電路220的負輸出318處產(chǎn)生的柵極驅動信號。低側驅動電路310進ー步包括一個共柵共源晶體管(Μ2)324(也是η溝道類型的)。晶體管324的源極端耦合至中間節(jié)點316。因此，晶體管312的源漏路徑與晶體管324的源漏路徑串聯(lián)耦合。晶體管324的漏極端耦合至輸出節(jié)點226。晶體管324的柵極端耦合為接收由第二電流源(12)332產(chǎn)生的偏置信號。電流源332耦合在晶體管324的柵極端和中間電壓節(jié)點234之間。電流源332能夠通過一個適當偏置的(例如通過ー個電流鏡)P溝道晶體管提供，該晶體管的源極連接至中間電壓節(jié)點234，并且該晶體管的漏極連接至晶體管324的柵極端。低側驅動電路310進ー步包括一個耦合在晶體管324的柵極端和中間節(jié)點316之間的柵極箝位電路336。柵極箝位電路336能夠，例如，包含一個齊納ニ極管(如圖4所示)或者多個ニ極管連接的η溝道晶體管(如圖5所示)。使用給定エ藝技術和/或掩模來生產(chǎn)晶體管212、224、312和324組件將會導致產(chǎn)生具有特定設計最大電壓的器件。晶體管212具有一個設計最大電壓VI，晶體管224具有一個設計最大電壓V2，晶體管312具有一個設計最大電壓V2，并且晶體管324具有ー個設計最大電壓VI。電壓V2(晶體管224和312的)和電壓Vl (晶體管212和324的)之和必須超過高參考電壓(Vhigh)，但是單個Vl和V2均不超過Vhigh。如上文討論的，中間電壓節(jié)點234處的中間電壓具有一個介于低參考電壓與高參考電壓之間的值。該中間電壓Vmed(能夠是ー個外部或內(nèi)部生成的供電電壓)選擇為符合下面兩個條件a)Vmed く =V2 ;和b) Vhigh-Vmed <= VI。另外，電流源232和332設計為一個相對弱偏置，其輸出電流小于其各自的開關晶體管212和312的傳導電流能力。本文提出的實施方案在與掩模節(jié)省相關的制造方面，相對于原有技術配置具有附加的優(yōu)點。例如，提出的電路可能需要ー個或者兩個較少的掩模(根據(jù)用到的エ藝技木)。對提出的電路的一個公認的缺點涉及到用于電路實施的裸片面積的些許增大，這是因為耦合至共柵共源柵極的電流發(fā)生器電路的存在以及其中包含的柵極保護電路。然而，増加的裸片面積在很多情況下可忽略不計，并且這ー缺點可通過掩模節(jié)省和晶片周期縮短抵消。利用示例性的和非限制性的例子，前文的描述給出了本實用新型示例實施方式的ー個全面的、告知的描述。然而，對本相關專業(yè)的技術人員來說，基于前文的描述，結合對附圖和附屬權利要求的閱讀，不同的修改和改編能夠變得很明顯。然而，所有這些以及本實用新型內(nèi)容的類似修改仍然屬于如附屬權利要求定義的本實用新型的范圍。
權利要求1.ー種驅動電路，其特征在于，包含 ー個輸出節(jié)點，配置成耦合至負載電路，所述負載電路由配置成接收第一參考電壓的第一參考電壓節(jié)點供電； ー個具有耦合在所述輸出節(jié)點和中間節(jié)點之間的源漏路徑的第一晶體管； ー個具有耦合在所述中間節(jié)點和第二參考電壓節(jié)點之間的源漏路徑的第二晶體管，所述第二參考電壓節(jié)點配置成接收第二參考電壓，其中，所述第二晶體管具有ー個配置成接收開關控制信號的柵極；以及 一個耦合在所述第一晶體管的柵極和第三參考電壓節(jié)點之間的電流源，所述第三參考電壓節(jié)點配置成接收第三參考電壓。
2.如權利要求I中所述的電路，其特征在干， 所述第一晶體管具有一個設計最大電壓Vl ； 所述第二晶體管具有一個設計最大電壓V2 ;以及 所述第三參考電壓小于或等于V2，并且所述第一參考電壓和所述第三參考電壓之間的差小于或等于VI。
3.如權利要求I中所述的電路，其特征在于，所述第一晶體管和所述第二晶體管是η溝道晶體管，并且所述第一參考電壓高于所述第二參考電壓。
4.如權利要求I中所述的電路，其特征在干，進ー步包含一個耦合在所述第一晶體管的柵極和源極之間的箝位電路。
5.如權利要求I中所述的電路，其特征在于，所述電流源具有ー個小于所述第二晶體管的導通電流值的輸出電流值。
6.如權利要求I中所述的電路，其特征在干， 所述第一晶體管具有一個設計最大電壓Vl ； 所述第二晶體管具有一個設計最大電壓V2 ;以及 所述第三參考電壓小于或等于Vl，并且所述第一參考電壓和所述第三參考電壓之間的差小于或等于V2。
7.如權利要求6中所述的電路，其特征在于，所述第一晶體管和所述第二晶體管是P溝道晶體管，并且所述第二參考電壓高于所述第一參考電壓。
8.如權利要求6中所述的電路，其特征在干，進ー步包含一個耦合在所述第一晶體管的柵極和源極之間的箝位電路。
9.ー種驅動電路，其特征在于，包含 ー個輸出節(jié)點； ー個具有耦合在所述輸出節(jié)點和第一中間節(jié)點之間的源漏路徑的第一晶體管； ー個具有耦合在所述第一中間節(jié)點和第一參考電壓節(jié)點之間的源漏路徑的第二晶體管，所述第一參考電壓節(jié)點配置成接收第一參考電壓； ー個具有耦合在所述輸出節(jié)點和第二中間節(jié)點之間的源漏路徑的第三晶體管； ー個具有耦合在所述第二節(jié)點和第二參考電壓節(jié)點之間的源漏路徑的第四晶體管，所述第二參考電壓節(jié)點配置成接收第二參考電壓； 一個耦合在所述第一晶體管的柵極和第三參考電壓節(jié)點之間的第一電流源，所述第三參考電壓節(jié)點配置成接收第三參考電壓；以及一個耦合在所述第三晶體管的柵極和所述第三參考電壓節(jié)點之間的第二電流源； 其中，所述第二晶體管和所述第四晶體管具有配置成接收差動開關控制信號的柵極。
10.如權利要求9中所述的電路，其特征在干， 所述第二晶體管和所述第三晶體管均具有一個設計最大電壓Vi ； 所述第一晶體管和所述第四晶體管均具有一個設計最大電壓V2 ； 其中，所述第三參考電壓小于或等于V2，并且所述第一參考電壓和所述第三參考電壓之間的差小于或等于VI。
11.如權利要求9中所述的電路，其特征在于，所述第一參考電壓高于所述第二參考電壓。
12.如權利要求9中所述的電路，其特征在于，所述第一晶體管和所述第二晶體管是P溝道晶體管，并且所述第三晶體管和所述第四晶體管是η溝道晶體管。
13.如權利要求9中所述的電路，其特征在干，進ー步包含一個耦合在所述第一晶體管的柵極和源極之間的第一箝位電路，以及一個耦合在所述第三晶體管的柵極和源極之間的第二箝位電路。
14.如權利要求9中所述的電路，其特征在于，所述第一電流源具有ー個小于所述第二晶體管的導通電流值的輸出電流值，以及所述第二電流源具有一個小于所述第四晶體管的導通電流值的輸出電流值。
15.ー種驅動電路，其特征在于，包含 ー個具有設計最大電壓V2的開關晶體管； ー個具有設計最大電壓Vl的共柵共源晶體管，所述共柵共源晶體管與所述開關晶體管串聯(lián)地源漏耦合； 一個耦合在中間電壓節(jié)點和所述共柵共源晶體管的柵極之間的電流源；以及其中，所述中間電壓節(jié)點配置成接收設定在所述驅動電路的低供電電壓和高供電電壓Vhigh之間的中間電壓Vmed ;所述中間電壓Vmed符合如下條件a) Vmed < = V2和b)Vhigh-Vmed く= VI。
16.如權利要求15中所述的驅動電路，其特征在于，所述共柵共源晶體管和所述開關晶體管都是η溝道晶體管。
17.如權利要求15中所述的驅動電路，其特征在于，所述電流源具有一個小于所述開關晶體管的導通電流值的輸出電流值。
18.—種驅動電路，其特征在于，包含 ー個具有設計最大電壓V2的開關晶體管； ー個具有設計最大電壓Vl的共柵共源晶體管，所述共柵共源晶體管與所述開關晶體管串聯(lián)地源漏耦合；以及 一個耦合在中間電壓節(jié)點和所述共柵共源晶體管的柵極之間的電流源； 其中，所述中間電壓節(jié)點配置成接收設定在所述驅動電路的低供電電壓和高供電電壓Vhigh之間的中間電壓Vmed ;所述中間電壓Vmed符合如下條件a) Vmed < = Vl和b)Vhigh-Vmed <= V2。
19.如權利要求18中所述的驅動電路，其特征在于，所述共柵共源晶體管和所述開關晶體管都是P溝道晶體管。
20.如權利要求18中所述的驅動電路，其特征在于，所述電流源具有一個小于所述開關晶體管的導通電流值的輸出電流值。
專利摘要一種驅動電路，包括一個具有設計最大電壓V2的開關晶體管和一個具有設計最大電壓V1的共柵共源晶體管，其中，所述共柵共源晶體管與所述開關晶體管串聯(lián)地源漏耦合。所述電路進一步包括一個耦合在中間電壓節(jié)點和所述共柵共源晶體管的柵極之間的電流源。如果所述驅動電路是一個低側驅動器，則所述中間電壓節(jié)點接收一個設定為低于高供電電壓Vhigh，并且符合如下條件的中間電壓Vmeda)Vmed＜＝V2和b)Vhigh-Vmed＜＝V1。如果所述驅動電路是一個高側驅動器，則所述中間電壓節(jié)點接收一個設定為低于所述高供電電壓，并且符合如下條件的中間電壓Vmeda)Vmed＜＝V1和b)Vhigh-Vmed＜＝V2。所述電路能夠通過高側驅動器和低側驅動器的串聯(lián)耦合配置成一個推挽驅動器。
文檔編號H02M1/088GK202488340SQ201120578259
公開日2012年10月10日 申請日期2011年12月31日 優(yōu)先權日2011年12月31日
發(fā)明者崔正昊, 蔣明 申請人:意法半導體研發(fā)(上海)有限公司