專利名稱：一種改進的esd防護裝置及相應的方法、集成電路的制作方法
技術領域：
本發(fā)明涉及ESD防護裝置，尤其是電源和地間的ESD防護裝置，具體地，涉及用于 有效地抑制了上電時流過ESD泄放器件的電流的ESD防護裝置。
背景技術：
為了防止靜電放電造成的損傷，集成電路需要添加ESD防護電路進行靜電防護。 對于集成電路，靜電放電通常用三種物理模型描述，分別是人體模型(HBM，human body model)，機器模型(MM，machinemodel)和充電器件模型(CDM，charge device model)，各 自代表現(xiàn)實世界中的不同類型靜電放電。IO的ESD防護電路和POWER間的ESD防護電路 (power clamp)共同構成了整個IC的ESD防護。本發(fā)明所涉及的電路是上述的電源和地間的ESD防護電路(power clamp)。電源 和地間的 ESD 防護電路有多種形式，如 gateground MOS (GGMOS)、gate coupled MOS (GCMOS) 和有源驅動MOS等等。圖1示出了現(xiàn)有技術中一種常用的RC有源驅動電源和地間的ESD 防護電路。該保護電路包括電阻201、電容22、有源驅動電路3以及ESD電流泄放器件4， 其中，所述電阻201和電容22構成RC檢測電路20，所述有源驅動電路3由連線和一級或 多級反相器構成，所述ESD電流泄放器件4為一跨接在電源VDD和GND之間NMOS管，所述 有源驅動電路3在所述RC檢測電路20的控制下驅動所述ESD電流泄放器件4以泄放VDD 和GND之間的ESD電流。為了提供一定的ESD防護能力，所述ESD電流泄放器件4的尺寸 比較大。當VDD上有相對于GND為正極性的ESD發(fā)生時，所述RC檢測電路20檢測到該ESD 事件并通過所述有源驅動電路3使所述ESD電流泄放器件4導通，從而將靜電泄放掉。這 樣，當ESD發(fā)生時，通過控制所述ESD電流泄放器件4導通，從而提供了一條VDD到GND的 低阻通道，可使IC免受ESD的損傷。當IC正常工作時，所述ESD電流泄放器件4處于關閉 狀態(tài)。在上述三種ESD模型(HMB、匪及OTM)中，HBM ESD的放電時間是最長的，可達幾 百納秒。為了提供足夠的ESD防護能力，圖1示出的所述ESD電流泄放器件4的導通時間 要足夠長，因此所述電阻201和所述電容22的取值較大。但為了防止上電時所述ESD電流 泄放器件4導通，所述電阻201和所述電容22的時間常數(shù)又不能過大。在集成電路工藝中，所述圖1中的所述電阻201可以用多晶硅(poly)電阻實現(xiàn)。 多晶硅電阻的優(yōu)點是阻值相對比較準確。但是，由于要保證ESD放電時所述ESD電流泄放 器件4的導通時間足夠長，所述電阻201的取值較大，并且一些制程中多晶硅電阻的方塊電 阻值較小(小于lOohm/sheet square)，因此該多晶硅電阻占用的版圖面積較大。為了節(jié)省 面積，該所述電阻201可以用MOS管來實現(xiàn)。例如，用PMOS管來實現(xiàn)所述電阻201的電路 如圖2所示。調整MOS管的寬長比很容易獲得需要的阻值，面積比多晶硅電阻小很多。與多晶硅電阻相較，由MOS管構成的MOS電阻節(jié)省了面積，卻引入了新的問題，即 上電時本應處于截止態(tài)的所述ESD電流泄放器件4會有電流流過。電路仿真發(fā)現(xiàn)，當VDD 上電至略大于MOS管閾值電壓(Vt)的一段時間內，所述ESD電流泄放器件4中會有電流Ipeak流過，如圖3所示。在所述圖3中，曲線61示出正常上電過程中VDD電壓的變化特 征，曲線62示出正常上電過程中流經所述ESD電流泄放器件4的電流的變化特征，其中，當 VDD上電至略大于MOS管閾值電壓Vt的一段時間內，所述ESD電流泄放器件4中會有電流 Ipeak流過，該電流產生的原因是當VDD電壓值在MOS管閾值電壓Vt附近時，所述MOS管電 阻201'實現(xiàn)的電阻阻值過大，所述RC檢測電路20'通過所述有源驅動電路3使所述ESD 電流泄放器件4導通。其中，上述電流Ipeak的大小與所述ESD電流泄放器件4的尺寸成正 比，當IC抗ESD能力要求較高時，所述ESD電流泄放器件4的尺寸會很大，上述電流Ipeak 會達到幾十毫安乃至上百毫安，從系統(tǒng)應用的角度考慮，上述電流Ipeak是不希望出現(xiàn)的。

發(fā)明內容
針對現(xiàn)有技術中的缺陷，本發(fā)明的目的是提供一種改進的ESD防護裝置以及相應 的控制方法。根據(jù)本發(fā)明的一個方面，提供一種改進的ESD防護裝置，其用于抑制正常上電時 流過ESD防護器件的電流，包括RC檢測電路、驅動電路以及電流泄放器件，其特征在于在 RC檢測電路的容性器件一側連接有一阻抗電路。優(yōu)選地，所述阻抗電路至少包括一個第一晶體管。優(yōu)選地，所述第一晶體管為PMOS管，其中，所述PMOS管的漏極連接RC檢測電路的 容性器件，源極連接RC檢測電路的阻性器件，柵極連接地。 優(yōu)選地，所述第一晶體管為NMOS管，其中，所述NMOS管的漏極連接RC檢測電路的 容性器件，源極連接RC檢測電路的阻性器件，柵極連接VDD。優(yōu)選地，所述第一晶體管包括多個PMOS管，其中，所述多個PMOS管串聯(lián)后跨接在 RC檢測電路的阻性器件與容性器件之間，所述PMOS管的柵極接地。優(yōu)選地，所述第一晶體管包括多個NMOS管，其中，所述多個NMOS管串聯(lián)后跨接在 RC檢測電路的阻性器件與容性器件之間，所述NMOS管的柵極接VDD。優(yōu)選地，所述PMOS管的寬長比遠大于構成RC檢測電路的阻性器件的MOS管的寬 it匕。優(yōu)選地，所述NMOS管的寬長比遠大于構成RC檢測電路的阻性器件的MOS管的寬 it匕。根據(jù)本發(fā)明的另一個方面，還提供一種在改進的ESD防護裝置中用于抑制正常上 電時流過ESD防護器件的電流的控制方法，其特征在于，包括步驟提高RC檢測電路中容性 器件一側的阻抗。根據(jù)本發(fā)明的又一個方面，提供一種集成電路，包括電源引腳、內部電路以及靜電 放電保護電路，其特征在于，還包括用于提高靜電放電保護電路中的RC檢測電路中容性器 件一側阻抗的一阻抗電路。優(yōu)選地，所述阻抗電路包括第一晶體管。優(yōu)選地，所述第一晶體管包括一個或多個如下晶體管中的任一種PM0S管或者 NMOS 管。本發(fā)明通過在RC檢測電路中加入一個與電容串聯(lián)的MOS管，從而與通常的ESD防 護電路相比，本發(fā)明所提供的電路能夠抑制上電時流過ESD泄放器件的電流，并且加入的
4MOS管所占用面積很小。


通過閱讀參照以下附圖對非限制性實施例所作的詳細描述，本發(fā)明的其它特征、 目的和優(yōu)點將會變得更明顯圖1示出了根據(jù)現(xiàn)有技術的，一種常用的RC有源驅動ESD電源和地之間的防護電 路的示意圖；圖2示出了根據(jù)現(xiàn)有技術的，另一種常用的RC有源驅動ESD電源和地之間的防護 電路的示意圖；圖3示出了根據(jù)圖2所示電路的，在正常上電過程中流經所述ESD電流泄放器件 的電流的變化特征示意圖；圖4示出了根據(jù)本發(fā)明的第一實施例的，ESD防護裝置的結構示意圖；圖5示出了根據(jù)本發(fā)明的第一實施例的一個變化例的，ESD防護裝置的結構示意 圖；圖6示出了根據(jù)本發(fā)明的第二實施例的，ESD防護裝置的結構示意圖；以及圖7示出根據(jù)本發(fā)明的第二實施例的一個變化例的，ESD防護裝置的結構示意圖。
具體實施例方式圖4示出了根據(jù)本發(fā)明的第一實施例的，ESD防護裝置的結構示意圖。具體地，在 本實施例中，所述ESD防護裝置包括RC檢測電路2、有源驅動電路3以及ESD電流泄放器件 4，其中，所述RC檢測電路2包括PMOS管21、電容22以及PMOS管23。所述PMOS管21的 源極連接VDD，其漏極連接所述PMOS管23的源極，其柵極連接GND。所述PMOS管23的源 極連接所述PMOS管21的漏極，其漏極連接所述電容22，其柵極連接GND。所述電容22的 兩端分別與所述PMOS管23的漏極及GND連接。本領域技術人員理解，本實施例的改進之處在于，在所述RC檢測電路2中加入了 所述PMOS管23，所述PMOS管23在容性器件一側與所述電容22串聯(lián)，因此增大了容性器件 一側的阻抗，使得所述ESD電流泄放器件4在上電時不易導通，從而抑制了流過其中的電流 Ipeak0用l.Oum制程中的5V器件進行了仿真。電路仿真發(fā)現(xiàn)，在某些工藝角(corner) 下，本發(fā)明提供的所述ESD防護電路可以完全消除所述ESD電流泄放器件4中的上電電流； 在其他工藝角(corner)下，所述ESD電流泄放器件4中的上電電流可減小為圖2所示電路 的二分之一到三分之一。優(yōu)選地，所述PMOS管23的寬長比遠大于所述PMOS管21的寬長比。當VDD電壓 值較大時，所述PMOS管23引入的阻抗可以忽略，所述圖4示出的電路可以等效為所述圖2 示出的電路，因此所述圖4所示出電路在ESD防護性能上與所述圖2示出的電路相當。優(yōu) 選地，所述ESD防護電路采用l.Oum工藝，用5V器件實現(xiàn)，所加入的PMOS管取正寬長比為 20/1 (即w/1 = 20/1)，占用的面積很小。圖5示出了根據(jù)本發(fā)明的第一實施例的一個變化例的，ESD防護裝置的結構示意 圖。具體地，在本實施例中，所述ESD防護裝置包括RC檢測電路2、有源驅動電路3以及ESD電流泄放器件4。其與所述圖4示出的第一實施例的區(qū)別在于，本實施例中在所述RC檢測 電路2的容性器件的一側串聯(lián)有多個PMOS管，具體地，PMOS管231、PMOS管232以及PMOS 管233串聯(lián)后跨接在所述PMOS管21與所述電容22之間，所述PMOS管231、PMOS管232以 及PMOS管233的柵極連接GND。本領域技術人員，可以根據(jù)實際需要在所述PMOS管21和 所述電容22之間跨接任意數(shù)量的PMOS管，在此不予贅述。圖6示出了根據(jù)本發(fā)明的第二實施例的，ESD防護裝置的結構示意圖。具體地，在 本實施例中，所述ESD防護裝置包括RC檢測電路2'、有源驅動電路3'以及ESD電流泄放 器件4，其中，所述RC檢測電路2'包括NMOS管21、電容22以及NMOS管23'。所述NMOS 管21的源極連接GND，其漏極連接所述NMOS管23'的源極，其柵極連接VDD。所述NMOS管 23'的源極連接所述NMOS管21的漏極，其漏極連接所述電容22，其柵極連接VDD。所述電 容22的兩端分別與所述NMOS管23'的漏極及VDD連接。本實施例與所述圖4示出的第一實施例的區(qū)別在于，本實施例在所述RC檢測電路 的容性器件一側加入了一 NMOS管23'，本領域技術人員理解，在所述圖4示出的第一實施 例中抑制正常上電時流過ESD防護器件的電流的原理在本實施例中同樣適用，在此不予贅 述。圖7示出根據(jù)本發(fā)明的第二實施例的一個變化例的，ESD防護裝置的結構示意圖。 具體地，在本實施例中，所述ESD防護裝置包括RC檢測電路2'、有源驅動電路3'以及ESD 電流泄放器件4。其與所述圖6示出的第二實施例的區(qū)別在于，本實施例中在所述RC檢測 電路2'的容性器件的一側串聯(lián)有多個NMOS管，具體地，NMOS管231'、NMOS管232 ‘以 及NMOS管233'串聯(lián)后跨接在所述NMOS管21'與所述電容22之間，所述NMOS管231 ‘、 NMOS管232'以及NMOS管233'的柵極連接VDD。本領域技術人員，可以根據(jù)實際需要在 所述NMOS管21'和所述電容22之間跨接任意數(shù)量的NMOS管，在此不予贅述。本領域技術人員理解，在第一、二實施例的變化例中，其中的PMOS管可以變化為 相應的NMOS管，NMOS管可以變化為相應的PMOS管，例如在所述圖4至圖6示出的實施例 中，所述PMOS管21構成的PMOS電阻可以變化為由NMOS管所實現(xiàn)NMOS電阻。而在更多的 變化例中，其中的PMOS管以及NMOS管還可以變化為其它可以實現(xiàn)相同功能的元器件，本領 域技術人員可以結合現(xiàn)有技術實現(xiàn)這樣的變化，在此不予贅述。進一步地，所述有源驅動電 路3包括連線以及反相器，根據(jù)邏輯需要，所述反相器可為一級或者多級，這并不會影響本 發(fā)明的實質內容。根據(jù)本發(fā)明圖4至圖7所示實施例及變化例，本發(fā)明提供了一種在改進的ESD防 護裝置中用于抑制正常上電時流過ESD防護器件的電流的控制方法。優(yōu)選地包括提高RC 檢測電路中容性器件一側的阻抗。根據(jù)本發(fā)明圖4至圖7所示實施例及變化例，本發(fā)明還提供了一種集成電路。所 述集成電路包括電源引腳、內部電路以及靜電放電保護電路，還包括用于提高靜電放電保 護電路中的RC檢測電路中容性器件一側阻抗的一阻抗電路。優(yōu)選地，所述阻抗電路包括第 一晶體管。優(yōu)選地，所述第一晶體管包括一個或多個PMOS管或者NMOS管。進一步地，本領域技術人員理解，本發(fā)明提供的集成電路可以是各種類型的集成 電路，并根據(jù)具體實施需要而變化。換句話說，所有需要抑制正常上電時流過ESD防護器件 的電流的集成電路都可以采用上述實施例所提供的方案。具體地，本領域技術人員可以結
6合現(xiàn)有技術以及上述實施、變化例實現(xiàn)這樣的集成電路，在此不予贅述。
以上對本發(fā)明的具體實施例進行了描述。需要理解的是，本發(fā)明并不局限于上述 特定實施方式，本領域技術人員可以在權利要求的范圍內做出各種變形或修改，這并不影 響本發(fā)明的實質內容。
權利要求
一種改進的ESD防護裝置，其用于抑制正常上電時流過ESD防護器件的電流，包括RC檢測電路、驅動電路以及電流泄放器件，其特征在于在RC檢測電路的容性器件一側連接有一阻抗電路。
2.根據(jù)權利要求1所述的ESD防護裝置，其特征在于所述阻抗電路至少包括一個第一晶體管。
3.根據(jù)權利要求2所述的ESD防護裝置，其特征在于所述第一晶體管為PMOS管，其 中，所述PMOS管的漏極連接RC檢測電路的容性器件，源極連接RC檢測電路的阻性器件，柵 極連接地。
4.根據(jù)權利要求2所述的ESD防護裝置，其特征在于所述第一晶體管為NMOS管，其 中，所述NMOS管的漏極連接RC檢測電路的容性器件，源極連接RC檢測電路的阻性器件，柵 極連接VDD。
5.根據(jù)權利要求2所述的ESD防護裝置，其特征在于，所述第一晶體管包括多個PMOS 管，其中，所述多個PMOS管串聯(lián)后跨接在RC檢測電路的阻性器件與容性器件之間，所述 PMOS管的柵極接地。
6.根據(jù)權利要求2所述的ESD防護裝置，其特征在于，所述第一晶體管包括多個NMOS 管，其中，所述多個NMOS管串聯(lián)后跨接在RC檢測電路的阻性器件與容性器件之間，所述 NMOS管的柵極接VDD。
7.根據(jù)權利要求3或5所述的ESD防護裝置，其特征在于所述PMOS管的寬長比遠大 于構成RC檢測電路的阻性器件的MOS管的寬長比。
8.根據(jù)權利要求4或6所述的ESD防護裝置，其特征在于所述NMOS管的寬長比遠大 于構成RC檢測電路的阻性器件的MOS管的寬長比。
9.一種在改進的ESD防護裝置中用于抑制正常上電時流過ESD防護器件的電流的控制 方法，其特征在于，包括步驟提高RC檢測電路中容性器件一側的阻抗。
10.一種集成電路，包括電源引腳、內部電路以及靜電放電保護電路，其特征在于，還包 括用于提高靜電放電保護電路中的RC檢測電路中容性器件一側阻抗的一阻抗電路。
11.根據(jù)權利要求10所述的集成電路，其特征在于，所述阻抗電路包括第一晶體管。
12.根據(jù)權利要求11所述的集成電路，其特征在于，所述第一晶體管包括一個或多個 如下晶體管中的任一種-PMOS 管；-NMOS 管。
全文摘要
本發(fā)明提供一種改進的ESD防護裝置，其用于抑制正常上電時流過ESD防護器件的電流，包括RC檢測電路、驅動電路以及電流泄放器件，其特征在于在RC檢測電路的容性器件一側連接有一阻抗電路。還提供了相應的控制方法以及集成電路。本發(fā)明通過在RC檢測電路中加入一個與電容串聯(lián)的MOS管，從而能夠抑制上電時流過ESD泄放器件的電流，使得芯片可以正常上電。
文檔編號H02H9/02GK101924356SQ201010173260
公開日2010年12月22日 申請日期2010年5月13日 優(yōu)先權日2010年5月13日
發(fā)明者溫作曉 申請人:彩優(yōu)微電子(昆山)有限公司