專利名稱：Llc變換器同步fet控制器及其操作方法
技術領域：
本發(fā)明通常涉及一種同步功率變換器，更具體地，涉及同步功率變換器副側 (secondary side)的整流定時(timing)。
背景技術：
同步功率變換器是功率變換策略和系統(tǒng)的日益重要的部分。由于與其相關的各 種優(yōu)點而越來越引起注意的一種類型的功率變換器是“電感電感電容”變換器(“LLC變換 器，，)。例如，請參看 Yang 所著的"Topologylnvestigation for Front End DC/DC Power Conversion for Distributed PowerSystem，，，Virginia Polytechnic Institute and State University，2003，在此通過引用將其整體并入。然而，在傳統(tǒng)LLC變換器的使用中存在一些缺點。這些缺點可能包括在整流循環(huán) 期間各種晶體管的實質性的“體二極管導通損耗”。例如，授予Sim等的名稱為“LLC Series Resonant Converter and the Driving Methodfor the Synchronous Rectification Power Switches Thereof”的美國專利No. 7184280,其一般性地說明了具有晶體管的LLC 變換器，其中晶體管具有顯著的體二極管導通。因此，本領域需要至少解決了一些上述缺點的LLC變換器。

發(fā)明內容
為了解決現有技術的上面討論的缺點，本發(fā)明的一方面提供一種同步場效應晶體 管(FET)功率控制器，其包括第一整流FET。該方面進一步提供耦合到第一整流FET的第一 驅動器。第一驅動器被配置為(a)如果第一驅動器感測到第一整流FET的激活體二極管導 通電流，則激活第一整流FET，以及(b)如果第一驅動器接收到第一去激活(deactivation) 信號，則將第一整流FET去激活。該方面進一步提供第一主FET，通過第一去激活信號的延 遲來將其去激活。在該方面中，該延遲減小了第一整流FET的去激活體二極管導通電流的 導通時間的持續(xù)時間。在另一方面，提供了一種用于操作功率控制器的方法。該方法包括在檢測到整流 FET中出現的激活體二極管導通電流時，激活整流FET。該方法進一步包括為相應的主FET 產生激活信號。該方法進一步包括在接收到去激活信號時將相應的整流FET去激活。然后 該方法進一步包括在將去激活信號延遲后，將相應的主FET去激活，其中該延遲減小了相 應的整流FET的去激活體電流的導通時間。該方法進一步包括產生去激活信號，以及在接 收到去激活信號后將相應的整流FET去激活，并且在將去激活信號延遲后將所述主FET去 激活。該延遲減小了相應的整流FET的去激活體電流的導通時間。在另一方面，提供了一種功率變換器。該功率變換器包括多個主FET。該方面提供 了耦合到所述多個主FET的第一主電感器和主電容器，以及耦合到主電容器的變壓器。該 方面進一步提供了耦合到變壓器以及第一和第二驅動器的多個整流FET，第一和第二驅動 器中的每個耦合到所述多個整流FET的相應整流FET。每個驅動器被配置為a)如果驅動器感測到它的耦合的整流FET的激活體二極管導通電流，則激活它的相應耦合的整流FET， 以及(b)如果驅動器接收到去激活信號，則將它的耦合的整流FET去激活。主FET每個通 過相應的去激活信號的延遲被去激活。所述延遲每個都減小了第一和第二整流FET的去激 活體二極管導通電流的導通時間的持續(xù)時間。前面已經概要說明了本發(fā)明的一些方面和實施例，以使得本領域技術人員能更好 理解下面的對本發(fā)明的詳細說明。在下文中將描述形成本發(fā)明的權利要求的主題的其它方 面和實施例。本領域技術人員應當理解，他們能夠容易地使用所公開的諸方面和實施例，作 為設計或修改用于執(zhí)行本發(fā)明的相同目的的其它結構的基礎。本領域技術人員還應當認識 到，這些等同結構并未脫離本發(fā)明的范圍。


為了更完整地理解本發(fā)明，現在參考下面結合附圖的描述，在附圖中圖1是根據本發(fā)明原理構造的LLC變換器的一個實施例的圖；圖2是根據本發(fā)明原理構造的用于與圖1的LLC變換器一起采用的驅動器電路的 一個實施例的圖；圖3A-;3B示出了根據本發(fā)明原理構造的圖1的LLC變換器的時序圖的實例；圖4示出了根據本發(fā)明原理構造的圖1的LLC變換器的使用方法的一個實施例的 流程圖。
具體實施例方式總的來說，本公開認識到控制和限制LLC變換器中的正向體二極管導通是有利 的。不同于通常依賴“最壞情況”容差設計來控制主和副(“整流”)晶體管的同步定時的 傳統(tǒng)LLC變換器，本申請使用時控開關序列來導通和截止多種同步晶體管。一開始參考圖1，其示出了根據本發(fā)明原理構造的LLC變換器100( "LLC 100”) 的實施例。首先，將給出對LLC變換器100的整體結構的說明。然后，將就時序3A和 :3B給出對其操作的說明。在LLC 100中，可跨第一主(“Q1”)FET(諸如，金屬-氧化物-半導體場效應晶 體管("MOSFET")110)的源極和第二主FET(如MOSFET( “Q2，，)120)的漏極施加電壓輸入 "Vin”。Ql 110的漏極和Q2 120的源極被耦合到諧振電感器L, 125，其是第一諧振參數。電 感器L, 125被耦合到諧振電容器C, 130，其是第二諧振參數。電容器C, 130被耦合到變壓 器 140 的主側(primary side)。變壓器 140 具有勵磁電感(magnetizinginductance) Lm, 其是第三諧振參數。在一些實施例中，串聯(lián)諧振電感器Ls還可由來自變壓器140的泄漏電 感形成。變壓器140的主側還被耦合到Q2120的源極，從而耦合到Vin。這三個諧振參數確定了兩個特征諧振頻率Fs和Fm，如下所示FS={2^(LS*CS)FS={2n^{{Ls\LmYCs]功率變換器在正常操作期間在Fs或Fs以上操作，并且在AC壓降(drop out)期間4將在Fs和Fm之間操作。變壓器的副(“整流”)側是中心抽頭變壓器，即，它被分為兩部分，NSl*NS2。副側 的中心抽頭部分被耦合到輸出端V。的正節(jié)點。臨2的負部分被耦合到第一副FET (“Q3”) 150 的漏極。Ns1的正部分被耦合到第二副FET (“Q4”) 155的漏極。Q3 150的源極被耦合到V。 的負節(jié)點，并且Q4 155的源極被耦合到V。的負節(jié)點。輸出電容器145被耦合在輸出端口 V0的第一和第二節(jié)點之間。輸出電壓誤差放大器180被耦合到變壓器180的中心抽頭，并從而耦合到V。的正 節(jié)點。誤差放大器180將V。的電壓與參考電壓Vref相比較。如果V。大于Vref，那么誤差放 大器的輸出\將增加，導致來自壓控振蕩器(VCO) 185的較高的切換頻率。對于低于電壓 Vref的V。，誤差放大器的輸出電壓V6將減小，導致來自VCO 185的較低的開關頻率。電壓誤 差放大器180的一個目的是維持輸出電壓等于參考電壓。在許多實施例中，Ve的幅度被鉗 位在最小值，以使得最小工作頻率不低于Fm，并且Ne的最大值被鉗位在最大值，以使得工作 頻率不超過1. 5 * Fs。電壓誤差放大器180的輸出被耦合到壓控振蕩器(“VC0”)185的輸入。VCO 185 有兩種壓控波形1和\，例如圖3A中示出的，并且稍后在本文中描述。這些波形從不會同 時為“通(on) ”，并且Ve控制波形的頻率。Va和Vb的頻率與Ve的幅度成正比，隨著Ve增大， Va和Vb的頻率將增大，同時維持相同的相對相位關系。隨著Ve減小，Va和Vb的頻率也減 小，并且它們的相對相位關系沒有任何變化。在示出的實施例中，信號^和Vb分別被反相器172、177反相。這種反相可以是為 了緩沖的原因。然后反相后的信號被分別傳遞給差分器(differentiator) 170、175。在各自的Va或Vb信號從高到低信號轉變的情況中，差分器170、175每個將輸出信 號，但是在其他情況下其不對它們各自的VJPVb信號起反應。在一個實施例中，當它們各自 的Va和\信號從高到低轉變時，差分器170和175輸出具有固定持續(xù)時間的高到低信號， 但是其它實施例也在發(fā)明范圍內。差分器170和差分器175分別耦合到驅動器160、165。驅動器160、165分別耦合到整流Q3150和整流Q4155的柵極。驅動器160、165還 分別耦合到Q3150和Q4155的漏極和源極。通常，驅動器160、165兩者:a)分別測量Q3150 和Q4155的正向體二極管導通電流，以及b)分別使Q3 150和Q4 155導通和截止。如將關 于圖2A-2B和圖3詳細解釋的，當驅動器160、165感測到導通正向體導通電流時，通過驅動 器160、165的Q3 150和Q4 155的導通發(fā)生。當驅動器160、165分別接收到來自差分器 170、175的截止命令時，通過驅動器160、165的Q3 150和Q4 155的截止發(fā)生。通常，LLC 100使用對導通體導通電壓的感測來幫助減小LLC 100的副(整流)側 上的體導通二極管的導通時間，從而幫助減小導通期間的功率和熱耗散。在LLC 100中，信號Va被耦合到延遲器190，信號Vb被耦合到延遲器195。這些延 遲器被配置為使信號Va和Vb的傳播延遲，并且延遲器190、195是可編程的，或者是以另外 方式可配置的或可調節(jié)的。然后延遲器190被耦合到Ql 110的柵極，并且延遲器195被耦 合到Q2 120的柵極。通常，LLC 100使用延遲器190、195來減少在使主Ql 110、Q2 120和相應的整流 Q3 150、Q4 155截止之間的截止差異。通常，相應的主或副FET可被定義為由與相應的副 或主FET相同的Va或Vb驅動的主或副FET。非相應的主或副FET可被定義為由與非相應的副或主FET不同的Va或Vb驅動的主或副FET。例如，在LLC 100中，Ql 110禾口 Q3 150是相應的FET，Q2 120禾口 Q4 155是相應的 FET。在LLC 100中，Ql 110和Q4 155是非相應的FET，Q2 120和Q3 150是非相應的FET。在LLC 100中，直到驅動器160產生到Q3 150的截止信號之前，到第二整流晶體 管Q3 150的截止信號具有通過反相器172、差分器170、和驅動器160的總計延遲時間。這 個延遲可以是數十納秒。因此，延遲器190被編程、校準或以另外方式調節(jié)，以使得主Q2 120在相應的Q3 150之后就被截止，從而使Q3 150在截止期間通過它的體二極管傳導電流 的時間量最小化。如將關于圖2A和2B描述的，Ql 120 —截止，導通通過整流Q3 150的體二極管的 電流就停止。因此，Q3截止和Ql截止之間的差值的實質性減小，例如最小化，通常是有利 的。這不同于現有技術的設計，其通常依賴于同步中的“最壞情況”容差。在一些實施例中，權利要求1的功率控制器，其中第一去激活信號Va的延遲使第 一整流FET 150的去激活體二極管導通電流的所述導通時間的持續(xù)時間最小化。在延遲器 190、195中第一去激活信號的延遲可編程。在一些實施例中，驅動器160、165被配置為如 果驅動器160、165感測到作為去激活體二極管導通電流的體導通電流，則不激活其相應整 流FET150、155。在一個實施例中，在去激活之后被激活的驅動器160和165中存在最小截 止時間，這防止相應的整流FET 160和165的雙重觸發(fā)。在一些實施例中，在第一整流FET 150被第一驅動器160激活之后，第一整流FET 150具有溝道導通路徑。第一驅動器160進一步包括體二極管導通傳感器，其通過測量第一 整流FET 150的體二極管導通電壓來檢測體二極管導通電流，可用來使第一整流FET 150 截止。在LLC 100中，由于所述功率控制器的主側上的電感、變壓器和電容器之間的相互作 用，諧振頻率發(fā)生，并且第一主FET的激發(fā)頻率(firing frequency)小于諧振頻率。現在轉向圖2，其更詳細示出了驅動器165。如所示的，驅動器165被耦合到整流 Q4 155。驅動器165測量跨Q3 155的體導通電壓，基于該測量通過施加到其柵極的信號使 Q3 155導通，并通過從差分器175接收的截止信號使Q3 155截止。驅動器165包括體二極管傳感器(“傳感器”)210。體二極管傳感器210包括設 置超控(set over-ride)定時器212。傳感器210有兩個輸出導通體二極管電壓測量信 號，和截止體二極管電壓測量信號。截止體二極管電壓測量信號只發(fā)生在LLC 100在諧振 以下操作，1和\信號頻率低于&的時候。相反，如果LLC 100在諧振或諧振以上操作，截 止體二極管電壓測量信號被差分器170和175超控。在一些實施例中，體傳感器二極管210 是 IR1167SmartRectifier Control IC，如 在Salato等人的"Application Note AN-1087 :Design ofSecondary Side Rectification using IR1167 SmartRectif ier Control IC，，，International Rectifier 中發(fā)現的，在此 通過引用將其整體并入。OR門230、J-K鎖存器的J輸入和OR門225被耦合以導通體二極管信號。耦合到 OR門225的另一輸入的是差分器170的反相輸出。OR門225的輸出被傳遞到J-K鎖存器 220的K輸入。J-K鎖存器220的輸出被傳遞到OR門230。然后OR門230的輸出被耦合到 Q4 155的柵極。驅動器165能夠如下工作。在啟動時，在相應主晶體管Q2120被首先導通后，或者6在啟動后，并且主晶體管Ql被首先截止，將跨相應的Q4155將產生體導通電壓。因此，導通 體二極管電壓測量啟動，其將“1”輸入到J-K鎖存器220的“J”輸入。在“K”輸入是零(將 在下面討論)時，這是到J-K鎖存器220的“1 0”的J、K輸入。這給出“置位(SET)”的輸 出，其為“1”，于是這也輸出“通(on)”信號到Q4 155。即使當由于Q3 155被轉到“通(on) ”因而體二極管傳感器210輸出“0”值，并因 此體導通電壓低于給定閾值時，這是“0 0”的J-K輸入，它是“無變化”，并且J-K鎖存器220 持續(xù)輸出“1”，從而保持在Q4 155導通。然而，當“截止信號”由差分器175產生，并被J-K鎖存器220接收時，到J-K鎖存 器220的“J”輸入保持為“0”，但是到OR門225的反相輸入變?yōu)椤?1”，那么到J-K鎖存器的 “K”輸入的輸入為“1”。因此，這產生“RESET (復位)”值，對于J-K鎖存器220其是“0”輸 出。然后這給Q3155的柵極施加截止信號，從而使Q4 155截止。此外，在LLC 100在諧振Fs之下操作并且“截止體二極管信號”產生并被體二極管 傳感器210接收的情況下，到J-K鎖存器220的“J”輸入保持為“0”，但是到OR門225的輸 入變?yōu)椤?1 ”，于是到J-K鎖存器220的“K”輸入的輸入為“ 1 ”。因此，這也產生"RESET (復 位)”值，對于J-K鎖存器220其是“0”輸出。因此，這也給Q4 155的柵極施加截止信號， 從而使Q4 155截止?，F在轉向圖3A和3B，示出了時序圖，為了便于討論，將參考圖1和2描述該時序 圖。在圖3A中，示出了電壓波形VjPVb。這些波形中的每個均由VC0185產生。然后， 在Va和Vb的截止轉變時，截止信號Vt，Q3和Vt，Q4分別由差分器170、172產生。此外，在 由延遲器190、195定義的延遲之后，對于Ql 110出現截止信號Vg，Q1，對于Q2 120出現截 止信號Vg，Q2。在整流Q3 150被截止但是主Ql 110還沒有被截止的時間內，通過Q3 150 的截止體導通電流繼續(xù)流通。然而，一旦Ql 110已被截止，導通電流立即開始流過整流Q4 155。因此，通過調節(jié)定時延時器190，能減少用于相應的整流MOSFET Q3 150、Q4 155的截 止體導通電流的持續(xù)時間，并且在一些實施例中，將其最小化，從而有利地減少Q3 150和 Q4155 FET中的功率和熱消耗。然后，在一個時間增量后，信號Vb被導通。這個導通信號被差分器175忽略。然 而，一旦在Q4 155中由主Ql 110被截止導致的體二極管導通電流達到某個水平，驅動器 165給整流Q4 155施加Vg，Q4信號。在延時195之后，主Q2 120被導通。這開始大大增加 通過Q4的電流，雖然通過穿過Q4 155的體二極管導通電流的增加的測量Q4可能已經被導ο現在轉向圖:3B，示出了一些與變壓器140相關的一般波形。如所示的，作為跨變壓 器的主側的波形的波形Vt■在QlllO和Q2120的每個截止轉變之后改變極性。當變壓器保 持為正時勵磁電流增大，并且當變壓器極性切換為負時，勵磁電流變?yōu)樨摰?。同樣地，額定 主電流表現得有些類似被截的正弦曲線(truncated sinusoid)，其在Ql 110和Q2 120的 向下轉變時再次改變它的極性。同樣地，當非相應的主晶體管導通時輸出電流I。在最小值 處?，F在轉向圖4，示出了用于LLC變換器(例如LLC變換器100)的操作的方法400。 在步驟410，整流FET在檢測到該整流FET中的激活體二極管導通電流時被激活。在一些實施例中，該激活體二極管導通電流可響應于非相應FET的去激活。在步驟420，為相應的主FET生成激活信號。在步驟430，相應的整流FET在接收到 去激活信號時被去激活。在整流FET截止時，去激活體二極管導通電流發(fā)生。在步驟430， 在將去激活信號延遲后，相應的主FET被去激活。激活信號的延遲減少了相應的整流FET 的去激活體電流的導通時間。在一些實施例中，響應于主非相應FET的去激活，在整流FET 中出現體二極管導通電流。在方法500的一些進一步的實施例中，在檢測到第二整流FET中出現激活體二極 管導通電流時，第二整流FET被激活。激活信號用于相應的第二主FET。在接收到第二去 激活信號時，相應的第二整流FET被去激活。在將第二去激活信號延遲之后，相應的第二主 FET被去激活，其中第二延遲減小了第二相應整流FET的去激活體電流的導通時間。在一些 實施例中，，該延遲與相應的整流FET的去激活體二極管電流導通的、在整流FET被去激活 之后但在第一主FET被去激活之前的分配時間成比例。在一些實施例中，延遲了的去激活 信號的延遲時間通過使用至少主FET和至少相應的整流FET的導通參數的操作容差確定。在其它實施例中，可使用LLC變換器100的其它配置，例如半橋，其具有跨接的分 離的諧振電容器130，以及輸入，電容器的接點(junction)連接到變壓器140的一端。在一 種不同配置中，可以使用包括與110和120類似的另外兩個FET的全橋。在半橋LLC的鉗 位版本中，兩個鉗位二極管被連接在分開的諧振電容器130配置上。本發(fā)明涉及的領域的技術人員將理解，可對所描述的實施例進行其它和進一步的 添加、刪除、替代和修改，而不脫離本發(fā)明范圍。8
權利要求
1.一種同步場效應晶體管(FET)功率控制器，包括 第一整流FET ；耦合到所述第一整流FET的第一驅動器，其被配置為(a)如果所述第一驅動器感測到所述第一整流FET的激活體二極管導通電流，則激活 所述第一整流FET，以及(b)如果所述第一驅動器接收到第一去激活信號，則去激活所述第一整流FET；以及 第一主FET，其被通過所述第一去激活信號的延遲去激活；并且其中，所述延遲減小所述第一整流FET的去激活體二極管導通電流的導通時間的持續(xù)時間。
2.如權利要求1的功率控制器，其中所述第一去激活信號的所述延遲使所述第一整流 FET的所述去激活體二極管導通電流的所述導通時間的所述持續(xù)時間最小化。
3.如權利要求1的功率控制器，其中所述第一去激活信號的所述延遲是可編程的。
4.如權利要求1的功率控制器，其中所述驅動器被配置為如果所述驅動器感測到作 為去激活體二極管導通電流的體導通電流，則不激活所述整流FET。
5.如權利要求1的功率控制器，其中所述第一整流FET的所述激活體二極管導通電流 在所述第一主FET之前和在所述第一整流FET被激活之前開始。
6.如權利要求1的功率控制器，進一步包括 第二整流FET ；耦合到所述第二整流FET的第二驅動器，其被配置為(a)如果所述第二驅動器感測到所述第二整流FET的第二激活體二極管導通電流，則 激活所述第二整流FET，以及(b)如果所述第二驅動器接收到第二去激活信號，則去激活所述第二整流FET；以及 第二主FET，其被所述第二去激活信號的第二延遲去激活，其中，所述第二延遲減小了所述第二整流FET的第二去激活體二極管導通電流的導通時間的持續(xù)時間。
7.如權利要求6的功率控制器，其中所述第一主FET和所述第二主FET不同時激活。
8.如權利要求6的功率控制器，進一步包括壓控振蕩器，其耦合到所述第一和第二整 流FET以產生所述去激活信號。
9.如權利要求1的功率控制器，進一步包括所述第一整流FET在所述第一整流FET被 所述第一驅動器激活后具有溝道導通路徑。
10.如權利要求1的功率控制器，其中所述FET包括金屬氧化物半導體場效應晶體管 (“M0SFET，，)。
全文摘要
提供了一種操作功率變換器的方法。該方法包括在檢測到在整流FET中出現激活體二極管導通電流時，激活整流FET。該方法為相應的主FET產生激活信號。該方法進一步包括在接收到去激活信號時將相應的整流FET去激活。然后該方法進一步包括然后在將去激活信號延遲后，將相應的主FET延遲，其中該延遲減小了相應的整流FET的去激活體電流的導通時間。該方法進一步包括產生去激活信號，并在接收到去激活信號時將相應的整流FET延遲，并且在將去激活信號延遲后將所述主FET去激活。該延遲減小了相應的整流FET的去激活體電流的導通時間。
文檔編號H02M3/335GK102055342SQ200910246828
公開日2011年5月11日 申請日期2009年10月30日 優(yōu)先權日2009年10月30日
發(fā)明者R·雷迪 申請人:世系動力公司