專利名稱：負(fù)電壓變換器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種負(fù)電壓變換器，尤指一種由P型晶體管(PMOSFET orP-type Thin Film Transistor)組成的負(fù)電壓變換器(Negative voltageconverter)。
背景技術(shù)：
參閱圖1以及圖2，圖1是先前技術(shù)利用P型晶體管組成的負(fù)電壓變換器10的電路圖，圖1的負(fù)電壓變換器10具有一節(jié)點X。圖2是節(jié)點X的電壓隨著晶體管16的臨界電壓Vth電壓變化而變化的情形。負(fù)電壓變換器10利用P型晶體管(PMOS or PTFT)組成，其目的是用來將輸入的正電壓或0V的供應(yīng)電源轉(zhuǎn)換成電路或組件所需的負(fù)直流供應(yīng)電壓。負(fù)電壓變換器10包含一電壓輸入電路12以及一電壓放大電路14。電壓輸入電路12包含一P型晶體管16以及一電容18，電容18耦接一時鐘脈沖信號CLK。電壓放大電路14是一P型晶體管。電壓輸入電路12的輸入電壓為0V，而時鐘脈沖信號CLK為一振幅在0～5V之間的方波。由于P型晶體管制造工藝的差異，會導(dǎo)致生產(chǎn)的P型晶體管會有不同的臨界電壓。如圖2所示，曲線51、52、53、54分別表示當(dāng)P型晶體管的臨界電壓Vth為-1V、-2V、-3V、-4V時，位于節(jié)點X的電壓波形。明顯地，不同的臨界電壓Vth大小會使得位于節(jié)點X的電壓的輸出波形產(chǎn)生嚴(yán)重的輸出差異。
請一并參閱圖1以及圖3，圖3是負(fù)電壓變換器10在不同的臨界電壓所產(chǎn)生的輸出電壓VOUT。如圖3所示，曲線61、62、63、64分別表示當(dāng)P型晶體管的臨界電壓Vth為-1V、-2V、-3V、-4V時，位于輸出電壓VOUT的電壓波形。假設(shè)節(jié)點X的電壓為0～-5V的方波，則電壓放大電路14的輸出電壓VOUT將隨著臨界電壓Vth的變化而有接近3V的差異。也就是說，每個電壓輸入電路12與電壓放大電路14的晶體管因為制造工藝差異會引起不同的輸出電壓。因此，隨著使用的電壓輸入電路12與電壓放大電路14的個數(shù)增多，使得輸出電壓的誤差會越來越嚴(yán)重。舉例來說，假設(shè)負(fù)電壓變換器由1個電壓輸入電路與2個電壓放大電路組成，因P型晶體管因制造工藝差異分別具有臨界電壓-1V和-4V，此時每個電壓輸入電路和電壓放大電路都會有3V的輸出差異。如此一來，整個負(fù)電壓變換器10的輸出電壓的差異將會放大到9V，這將會直接影響后續(xù)的電路與組件操作。這個問題除了會讓電路設(shè)計增加困難，操作變異增大，并將嚴(yán)重影響產(chǎn)品良率。
因此開發(fā)一種可降低由于P型晶體管(PMOSFET or PTFT)制造工藝的組件臨界電壓變化而導(dǎo)致輸出差異的負(fù)電壓變換器電路是亟待努力的目標(biāo)。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的目的是提供一種負(fù)電壓變換器電路，可降低由于P型晶體管(PMOSFET or PTFT)制造工藝的組件臨界電壓變化而導(dǎo)致的輸出差異，以解決上述先前技術(shù)的問題。
本發(fā)明的一實施例提供一種負(fù)電壓變換器，其包含一信號輸入端、一信號輸出端、一第一晶體管、一第二晶體管、一第三晶體管、一第四晶體管、一第五晶體管以及一第六晶體管。該第一晶體管包含一第一端、一第二端以及一控制端，該第一晶體管的該第一端以及該控制端耦接該信號輸入端。該第二晶體管包含一第一端、一第二端以及一控制端，該第二晶體管的該第一端耦接該信號輸入端，該第二晶體管的該控制端耦接一第一時鐘脈沖信號以及該第一晶體管的該第二端。該第三晶體管包含一第一端、一第二端以及一控制端，該第三晶體管的該第一端耦接該信號輸入端，該第三晶體管的該控制端耦接一第二時鐘脈沖信號以及該第二晶體管的該第二端。該第四晶體管包含一第一端、一第二端以及一控制端，該第四晶體管的該第一端耦接該第三晶體管的該第二端，該第四晶體管的該控制端耦接該第三晶體管的該第二端以及該第一時鐘脈沖信號。該第五晶體管包含一第一端、一第二端以及一控制端，該第五晶體管的該第一端耦接該第三晶體管的該第二端，該第五晶體管的該控制端耦接該第四晶體管的該第二端以及該第二時鐘脈沖信號。該第六晶體管包含一第一端、一第二端以及一控制端，該第六晶體管的該第一端耦接該第三晶體管的該第二端，該第六晶體管的該第二端耦接該信號輸出端，該第六晶體管的該控制端耦接該第五晶體管的該第二端以及該第一時鐘脈沖信號。
本發(fā)明的另一實施例提供一種負(fù)電壓變換器，其包含一信號輸入端、一信號輸出端、一電壓輸入電路、復(fù)數(shù)個第一電壓放大電路以及復(fù)數(shù)個第二電壓放大電路。該電壓輸入電路包含一第一晶體管、一第二晶體管以及一第三晶體管。該第一晶體管包含一第一端、一第二端以及一控制端，該第一晶體管的該第一端以及該控制端耦接該信號輸入端。該第二晶體管包含一第一端、一第二端以及一控制端，該第二晶體管的該第一端耦接該信號輸入端，該第二晶體管的該第二端耦接該第二時鐘脈沖信號，該第二晶體管的該控制端耦接該第一時鐘脈沖信號以及該第一晶體管的該第二端。該第三晶體管包含一第一端、一第二端以及一控制端，該第三晶體管的該第一端耦接該輸入端，該第三晶體管的該控制端耦接一第二時鐘脈沖信號以及該第二晶體管的該第二端。每一第一電壓放大電路包含一第一輸入端、一第一輸出端、一第四晶體管、一第五晶體管以及一第六晶體管。該第四晶體管包含一第一端、一第二端以及一控制端，該第四晶體管的該第一端耦接該第一輸入端，該第四晶體管的該控制端耦接該第一輸入端。該第五晶體管包含一第一端、一第二端以及一控制端，該第五晶體管的該第一端耦接該第一輸入端，該第五晶體管的該控制端耦接該第四晶體管的該第二端以及一第三時鐘脈沖信號。該第六晶體管包含一第一端、一第二端以及一控制端，該第六晶體管的該第一端耦接該第一輸入端，該第六晶體管的該第二端耦接該第一輸出端，該第六晶體管的該控制端耦接該第五晶體管的該第二端以及一第四時鐘脈沖信號。每一第二電壓放大電路包含一第二輸入端、一第二輸出端、一第七晶體管、一第八晶體管以及一第九晶體管。該第七晶體管包含一第一端、一第二端以及一控制端，該第七晶體管的該第一端耦接該第二輸入端，該第七晶體管的該控制端耦接該第二輸入端。該第八晶體管包含一第一端、一第二端以及一控制端，該第八晶體管的該第一端耦接該第二輸入端，該第八晶體管的該控制端耦接該第七晶體管的該第二端以及一第五時鐘脈沖信號。該第九晶體管包含一第一端、一第二端以及一控制端，該第九晶體管的該第一端耦接該第二輸入端，該第九晶體管的該第二端耦接該第二輸出端，該第六晶體管的該控制端耦接該第八晶體管的該第二端以及一第六時鐘脈沖信號。該復(fù)數(shù)個第一電壓放大電路的一第一電壓放大電路的該第一輸入端耦接于該電壓輸入電路的信號輸出端或是該復(fù)數(shù)個第二電壓放大電路的一第二電壓放大電路的該第二輸出端，該復(fù)數(shù)個第一電壓放大電路的一第一電壓放大電路的該第一輸出端耦接于該信號輸出端或是該復(fù)數(shù)個第二電壓放大電路的一第二電壓放大電路的該第二輸入端。
本發(fā)明可降低由于P型晶體管(PMOSFET or PTFT)制造工藝的組件臨界電壓變化而導(dǎo)致的輸出差異。


圖1是先前技術(shù)利用P型晶體管組成的負(fù)電壓變換器的電路圖。
圖2是圖1的負(fù)電壓變換器位于節(jié)點X在不同晶體管的臨界電壓Vth的電壓變化。
圖3是圖1的負(fù)電壓變換器電路在不同的臨界電壓所產(chǎn)生的輸出電壓。
圖4為本發(fā)明的負(fù)電壓變換器的第一實施例的電路圖。
圖5是圖4的電壓VO1、VO2、VOUT的波形圖。
圖6是本發(fā)明的第二實施例的負(fù)電壓變換器的電路圖。
圖7是本發(fā)明的第三實施例的負(fù)電壓變換器的電路圖。
圖8是第一時鐘脈沖信號、第三時鐘脈沖信號、第四時鐘脈沖信號以及圖7的第一電壓放大電路的節(jié)點VO1、VO2以及VO3的電壓的波形圖。
主要組件符號說明10 負(fù)電壓變換器 12電壓輸入電路14、16 晶體管 18、22電容M1-M9晶體管 102 電壓輸入電路104、106 電壓放大電路 100、200 負(fù)電壓變換器300 負(fù)電壓變換器 114、116 電壓放大電路1141 第一輸入端 1142 第一輸出端1161 第二輸入端 1162 第二輸出端C1-C8電容116 電壓放大電路 CLK1-CLK6 時鐘脈沖信號具體實施方式
請參閱圖4，圖4為本發(fā)明的負(fù)電壓變換器(converter)100的第一實施例的電路圖。負(fù)電壓變換器100包含一電壓輸入電路102以及一電壓放大電路104。電壓輸入電路102可將由信號輸入端1021輸入的直流電壓Vss輸入至電壓放大電路104，而電壓放大電路104可將直流電壓Vss放大并轉(zhuǎn)換成所需要的負(fù)直流電壓，并由信號輸出端1022輸出。
電壓輸入電路102包含一第一晶體管M1、一第二晶體管M2以及一第三晶體管M3，晶體管M1-M3是P型金氧半晶體管。第一晶體管M1的控制端連接于負(fù)電壓變換器100的信號輸入端1021，該信號輸入端1021耦接于一直流供應(yīng)電壓Vss。第一晶體管M1的第一端耦接于信號輸入端1021。第二晶體管M2的第一端耦接信號輸入端1021，其控制端耦接于第一晶體管M1的第二端于節(jié)點N1，并耦接于經(jīng)由電容C1導(dǎo)通的第一時鐘脈沖信號CLK1。第三晶體管M3的第一端耦接信號輸入端1021，其控制端耦接第二晶體管M2的第二端于節(jié)點N2，并耦接于經(jīng)由電容C2導(dǎo)通的一第二時鐘脈沖信號CLK2。第一時鐘脈沖信號CLK1以及第二時鐘脈沖信號CLK2的相位相差180度。
請參閱圖4。由于第一時鐘脈沖信號CLK1與第二時鐘脈沖信號的相位相差180度，故當(dāng)?shù)谝粫r鐘脈沖信號CLK1電壓為低電壓準(zhǔn)位(VL)時，第二時鐘脈沖信號CLK2電壓為高電壓準(zhǔn)位(VH)，而當(dāng)?shù)谝粫r鐘脈沖信號CLK1電壓為高電壓準(zhǔn)位(VH)時，第二時鐘脈沖信號CLK2電壓為低電壓準(zhǔn)位(VL)，在本實施例中，VH＝5V，VL＝0V。第一以及第二時鐘脈沖信號CLK1、CLK2經(jīng)由電容C1、C2的電容耦合效應(yīng)后，會使得施加于晶體管M2、M3的控制端(即節(jié)點N1、N2)的電壓Va1、Va2變小(Vss＞min(Va1)＞min(Va2))。由于第一時鐘脈沖信號CLK1與第二時鐘脈沖信號CLK2經(jīng)由電容耦合作用會持續(xù)拉低施加于晶體管M2、M3的控制端的電壓Va1、Va2，因此電壓Va2的低點值會遠(yuǎn)小于輸入電壓Vss，故輸入電壓Vss能夠不受制造工藝差異影響進(jìn)入到電壓放大電路104。
電壓放大電路104包含一第四晶體管M4、一第五晶體管M5以及一第六晶體管M6。晶體管M4-M6都是P型金氧半晶體管。第四晶體管M4的第一端耦接第三晶體管M3的第二端，其控制端耦接第三晶體管M3的第二端以及經(jīng)由電容C3耦合的第一時鐘脈沖信號CLK1。第五晶體管M5的第一端耦接第三晶體管M3的第二端，其控制端耦接第四晶體管M4的第二端以及經(jīng)由電容C5耦合的第二時鐘脈沖信號CLK2。第六晶體管M6的第一端耦接第三晶體管M3的第二端，第六晶體管M6的第二端耦接信號輸出端1022，第六晶體管M6的控制端耦接第五晶體管M5的第二端以及經(jīng)由電容C6耦合的第一時鐘脈沖信號CLK1。
請一并參閱圖4以及圖5。圖5是圖4的第六晶體管M6的第一端、控制端和第二端的電壓VO1、VO2、VOUT的波形圖。當(dāng)電壓VO2大于第六晶體管M6的臨界電壓VTH6時，第六晶體管M6的第一端、第二端和控制端的電壓VO1、電壓VOUT、VO2的關(guān)系可表示為VOUT≈VO1，當(dāng)|VO2|-|VTH6|＞|VO1|VOUT≈VO2-VTH6，當(dāng)|VO2|-|VTH6|＜|VO1|。
若要使信號輸出端的輸出電壓VOUT與電壓VO1的低電壓準(zhǔn)位值相近，且不受臨界電壓VTH6變化的影響，則電壓VO2的低電壓準(zhǔn)位值必須滿足|VO2|＞|VO1|+|VTH6|的條件。
如圖5所示，當(dāng)時段T0-T1時，電壓VO1位于高電壓準(zhǔn)位且電壓VO2與電壓VO1相等，因此第六晶體管M6是關(guān)閉狀態(tài)，故電壓VO1不會輸出到信號輸出端。舉例來說，當(dāng)電壓VO1的高電壓準(zhǔn)位為0V，則電壓VO2的高電壓準(zhǔn)位也會是0V，因此第六晶體管M6是關(guān)閉狀態(tài)，故電壓VO1不會輸出到信號輸出端1022。
當(dāng)時段T1-T2時，電壓VO1位于低電壓準(zhǔn)位，電壓VO2會比電壓VO1低約一個第一時鐘脈沖信號CLK1的振幅大小(即VH-VL)。舉例來說，當(dāng)電壓VO1低電壓準(zhǔn)位為-5V，且第一時鐘脈沖信號CLK1的振幅VH-VL＝5V，則電壓VO2低電壓準(zhǔn)位約為-10V，因此即使第六晶體管M6的臨界電壓VTH6有所差異，VO2的低點電壓值都可滿足|VO2|＞|VO1|+|VTH3|的條件，因此輸出電壓VOUT都可維持在-5V不變。
請參閱圖6，圖6是本發(fā)明的第二實施例的負(fù)電壓變換器200的電路圖。負(fù)電壓變換器200包含一信號輸入端、一信號輸出端、一電壓輸入電路102、復(fù)數(shù)個第一電壓放大電路104以及復(fù)數(shù)個第二電壓放大電路106。第一電壓放大電路104以及第二電壓放大電路106彼此相互串連。圖6的電壓輸入電路102的運(yùn)作原理與圖4所示的電壓輸入電路102相同，在此不另贅述。在本實施例中，第一時鐘脈沖信號CLK1以及第二時鐘脈沖信號CLK2的相位相差180度。
每一第一電壓放大電路104包含一第一輸入端1041、一第一輸出端1042、一第四晶體管M4、一第五晶體管M5以及一第六晶體管M6。晶體管M4-M6都是P型金氧半晶體管。第四晶體管M4的第一端耦接第一輸入端1041，其控制端耦接第一輸入端1041以及經(jīng)由電容C3耦合的第一時鐘脈沖信號CLK1。第五晶體管M5的第一端耦接第一輸入端1041，其控制端耦接第四晶體管M4的第二端以及經(jīng)由電容C4耦合的第二時鐘脈沖信號CLK2。第六晶體管M6的第一端耦接第一輸入端1041，第六晶體管M6的第二端耦接第一輸出端1042，第六晶體管M6的控制端耦接第五晶體管M5的第二端以及經(jīng)由電容C5耦合的第一時鐘脈沖信號CLK1。由于每一電壓放大電路104的目的是用來將第一輸入端1041的輸入電壓的電位拉低一個第一時鐘脈沖信號CLK1的振幅大小(在本實施例為5V)，并由第一輸出端1042輸出。
每一第二電壓放大電路106包含一第二輸入端1061、一第二輸出端1062、一第七晶體管M7、一第八晶體管M8以及一第九晶體管M9。晶體管M7-M9都是P型金氧半晶體管。第七晶體管M7的第一端耦接第二輸入端1061，其控制端耦接第二輸入端1061以及一經(jīng)由電容C6耦合的第二時鐘脈沖信號CLK2。第八晶體管M8的第一端耦接第二輸入端1061，其控制端耦接第七晶體管M7的第二端以及經(jīng)由電容C7耦合的第一時鐘脈沖信號CLK1。第九晶體管M9的第一端耦接第二輸入端1061，第九晶體管M9的第二端耦接第二輸出端1062，第九晶體管M9的控制端耦接第八晶體管M8的第二端以及經(jīng)由電容C8耦合的第二時鐘脈沖信號CLK2。第二電壓放大電路106的運(yùn)作原理基本上類似于第一電壓放大電路104，在此不再贅述。因此第二電壓放大電路106也用來輸出用來將第二輸入端1061的輸入電壓的電位拉低一個第二時鐘脈沖信號CLK2的振幅大小(在本實施例為5V)，并由第二輸出端1062輸出。
由于每一第一電壓放大電路104在第一輸入端1041的輸入電壓與第一輸出端1042的輸出電壓的電位相差一個第一時鐘脈沖信號CLK1的振幅大小，而且每一第二電壓放大電路106在第二輸入端1061的輸入電壓與第二輸出端1062的輸出電壓的電位相差一個第二時鐘脈沖信號CLK2的振幅大小，所以可將第一電壓放大電路104以及第二電壓放大電路106交互串接。也就是說，第一電壓放大電路104的第一輸入端1041耦接于電壓輸入電路102的輸出端或是第二電壓放大電路106的第二輸出端1062；而第一電壓放大電路104的第一輸出端1042耦接于信號輸出端VOUT或是第二電壓放大電路106的第二輸入端1061。第二電壓放大電路106的第二輸入端1061耦接于電壓輸入電路102的輸出端或是第一電壓放大電路106的第一輸出端1042；而第二電壓放大電路106的第二輸出端1062耦接于信號輸出端VOUT或是第一電壓放大電路104的第一輸入端1041。
請參閱圖7，圖7是本發(fā)明的第三實施例的負(fù)電壓變換器300的電路圖。負(fù)電壓變換器300包含一信號輸入端、一信號輸出端、一電壓輸入電路102、復(fù)數(shù)個第一電壓放大電路114以及復(fù)數(shù)個第二電壓放大電路116。第一電壓放大電路114以及第二電壓放大電路116是彼此相互串連。圖7的電壓輸入電路102的運(yùn)作原理與圖4所示的電壓輸入電路102相同，在此不另贅述。
每一第一電壓放大電路114包含一第一輸入端1141、一第一輸出端1142、一第四晶體管M4、一第五晶體管M5以及一第六晶體管M6。晶體管M4-M6都是P型金氧半晶體管。第四晶體管M4的第一端耦接第一輸入端1141，其控制端耦接第一輸入端1141以及經(jīng)由電容C3耦合的第一時鐘脈沖信號CLK1。第五晶體管M5的第一端耦接第一輸入端1141，其控制端耦接第四晶體管M4的第二端以及經(jīng)由電容C4耦合的第三時鐘脈沖信號CLK3。第六晶體管M6的第一端耦接第一輸入端1141，第六晶體管M6的第二端耦接第一輸出端1142，第六晶體管M6的控制端耦接第五晶體管M5的第二端以及經(jīng)由電容C5耦合的第四時鐘脈沖信號CLK4。第四時鐘脈沖信號CLK4以及第三時鐘脈沖信號CLK3的相位相差180度。第三時鐘脈沖信號CLK3的責(zé)任周期(duty cycle)小于第一時鐘脈沖信號CLK1的責(zé)任周期，第四時鐘脈沖信號CLK4的責(zé)任周期大于第一時鐘脈沖信號CLK1的責(zé)任周期。
每一第二電壓放大電路116包含一第二輸入端1161、一第二輸出端1162、一第七晶體管M7、一第八晶體管M8以及一第九晶體管M9。晶體管M7-M9都是P型金氧半晶體管。第七晶體管M7的第一端耦接第二輸入端1161，其控制端耦接第二輸入端1161以及一經(jīng)由電容C6耦合的第二時鐘脈沖信號CLK2。第八晶體管M8的第一端耦接第二輸入端1161，其控制端耦接第七晶體管M7的第二端以及經(jīng)由電容C7耦合的第五時鐘脈沖信號CLK5。第九晶體管M9的第一端耦接第二輸入端1161，第九晶體管M9的第二端耦接第二輸出端1062，第九晶體管M9的控制端耦接第八晶體管M8的第二端以及經(jīng)由電容C8耦合的第六時鐘脈沖信號CLK6。第六時鐘脈沖信號CLK6以及第五時鐘脈沖信號CLK5的相位相差180度。除此之外，第六時鐘脈沖信號CLK6的責(zé)任周期小于第二時鐘脈沖信號CLK2的責(zé)任周期，第五時鐘脈沖信號CLK5的責(zé)任周期大于第二時鐘脈沖信號CLK2的責(zé)任周期。較佳地，第六時鐘脈沖信號CLK6與第三時鐘脈沖信號CLK3具有相同的波形與周期，第四時鐘脈沖信號CLK4與第五時鐘脈沖信號CLK5具有相同的波形與周期。
請一并參閱圖7以及圖8。圖8是第一時鐘脈沖信號、第四時鐘脈沖信號、第三時鐘脈沖信號以及圖7的第一電壓放大電路114的第六晶體管M6的第一端、控制端和第二端的節(jié)點VO1、VO2以及VO3的電壓的波形圖。當(dāng)電壓VO2大于第六晶體管M6的臨界電壓VTH6時，第六晶體管M6的第一端、第二端和控制端的電壓Vol、VO3、VO2的關(guān)系可表示為VO3≈VO1，當(dāng)|VO2|-|VTH6|＞|VO1|VO3≈VO2-VTH6，當(dāng)|VO2|-|VTH6|＜|VO1|。
若要使第一輸出端1142的輸出電壓VO3與電壓VO1的低電壓準(zhǔn)位值相近，且不受臨界電壓VTH6變化的影響，則電壓VO2的低電壓準(zhǔn)位值必須滿足|VO2|＞|VO1|+|VTH6|的條件。
請一并參閱圖7以及圖8。第四時鐘脈沖信號CLK4上升比第一時鐘脈沖信號CLK1提早t11時間上升，下降則慢t12時間，較佳地，t11、t12可以設(shè)定在10nS～5uS之間。在時段t11之間，電壓VO2由VA(-10V)升高到VB(-5V)，而在時段t12之間，電壓VO2由VC(0V)降低到VB。當(dāng)時間到達(dá)tA時，第四時鐘脈沖電壓CLK3由高電壓準(zhǔn)位降低到低電壓準(zhǔn)位，晶體管M5因此導(dǎo)通，第四時鐘脈沖信號CLK4由低電壓準(zhǔn)位升高到高電壓準(zhǔn)位，晶體管M6因此關(guān)閉。在此同時電壓VO2由VA升高到VB，使得與電壓VO1具有相同電位(-5V)。當(dāng)時間到達(dá)tB時，第一時鐘脈沖信號CLK1由低電壓準(zhǔn)位升高到高電壓準(zhǔn)位，電壓VO1也因耦合效應(yīng)而升高到VC，故晶體管M5尚在導(dǎo)通狀態(tài)，連帶使電壓VO2也升高至和VO1相同電位，因此晶體管M6關(guān)閉，因此電壓VO1的高電壓準(zhǔn)位VC不會輸出到VO3，使VO3維持在低電位。
當(dāng)?shù)竭_(dá)時點tC時，第一時鐘脈沖信號CLK1由高電壓準(zhǔn)位降低到低電壓準(zhǔn)位，電壓VO1也因耦合效應(yīng)而降低至VB，因晶體管M5尚在導(dǎo)通狀態(tài)，連帶使VO2也降低至和VO3相同電位的VB。當(dāng)時間到達(dá)tD時，第三時鐘脈沖信號CLK3由低電壓準(zhǔn)位升高到高電壓準(zhǔn)位，晶體管M5因此關(guān)閉，第四時鐘脈沖信號CLK4由高電壓準(zhǔn)位降低，并經(jīng)由耦合效應(yīng)使得電壓VO2降低到VA。此一電壓比VO1電壓低約一個第四時鐘脈沖信號CLK4的振幅，因此即使晶體管M6的臨界電壓因制造工藝而有差異，輸出電壓VO3仍可維持在與電壓VO1的低電壓準(zhǔn)位相同的電位。因此，第一電壓放大電路114也用來輸出用來將第一輸入端1141的輸入電壓的電位拉低一個第一時鐘脈沖信號CLK1的振幅大小，并由第一輸出端1142輸出。因此輸出電壓不因制造工藝參數(shù)變異而有所影響。
須特別注意的是，由于第一電壓放大電路114與第二電壓放大電路116的結(jié)構(gòu)相同，且在本實施例中，因為第一時鐘脈沖信號CLK1和第二時鐘脈沖信號CLK2是互補(bǔ)信號，第六時鐘脈沖信號CLK6與第三時鐘脈沖信號CLK3相同，第四時鐘脈沖信號CLK4與第五時鐘脈沖信號CLK5相同，所以第一電壓放大電路114與第二電壓放大電路116的操作原理相同，僅第六晶體管M6與第九晶體管M9開關(guān)的時序相反。因此，第二電壓放大電路116也用來輸出用來將第二輸入端1161的輸入電壓的電位拉低一個第二時鐘脈沖信號CLK2的振幅大小，并由第二輸出端1162輸出。
本發(fā)明的負(fù)電壓變換器可視交互串接的第一電壓放大電路以及第二電壓放大電路的個數(shù)，決定信號輸出端VOUT輸出的負(fù)電壓大小。舉例來說，若各個時鐘脈沖信號都為振幅0-5V的方波，且負(fù)電壓變換器的信號輸入端Vss為0V，負(fù)電壓變換器共包含兩個第一電壓放大電路以及兩個第一電壓放大電路，則其信號輸出端VOUT輸出的負(fù)電壓大小為-20V(4*(-5)V)。
相較于先前技術(shù)，本發(fā)明提供一種負(fù)電壓變換器，該負(fù)電壓變換器包含電壓輸入電路以及電壓放大電路。即使電壓輸入電路以及電壓放大電路內(nèi)的P型晶體管(PMOSFET or PTFT)的臨界電壓有嚴(yán)重的差異，負(fù)電壓變換器的輸出依然不會受到嚴(yán)重影響。因此利用本發(fā)明的負(fù)電壓變換器可產(chǎn)生穩(wěn)定的負(fù)電壓直流源，使得本發(fā)明的負(fù)電壓變換器可以避免由于制造工藝的組件臨界電壓(Threshold Voltage，Vth)變化而導(dǎo)致的輸出差異，同時利用本發(fā)明的負(fù)電壓變換器的驅(qū)動電路與也可以大大提升其良率以及可靠度。
雖然本發(fā)明已用較佳實施例揭露如上，然其并非用以限定本發(fā)明，任何熟習(xí)此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更動與修改，因此本發(fā)明的保護(hù)范圍當(dāng)以權(quán)利要求所界定者為準(zhǔn)。
權(quán)利要求
1.一種負(fù)電壓變換器，其特征在于，所述負(fù)電壓變換器包含一信號輸入端；一信號輸出端；一第一晶體管，包含一第一端、一第二端以及一控制端，所述第一晶體管的所述第一端以及所述控制端耦接所述信號輸入端；一第二晶體管，包含一第一端、一第二端以及一控制端，所述第二晶體管的所述第一端耦接所述信號輸入端，所述第二晶體管的所述控制端耦接一第一時鐘脈沖信號以及所述第一晶體管的所述第二端；一第三晶體管，包含一第一端、一第二端以及一控制端，所述第三晶體管的所述第一端耦接所述信號輸入端，所述第三晶體管的所述控制端耦接一第二時鐘脈沖信號以及所述第二晶體管的所述第二端；一第四晶體管，包含一第一端、一第二端以及一控制端，所述第四晶體管的所述第一端耦接所述第三晶體管的所述第二端，所述第四晶體管的所述控制端耦接所述第三晶體管的所述第二端以及所述第一時鐘脈沖信號；一第五晶體管，包含一第一端、一第二端以及一控制端，所述第五晶體管的所述第一端耦接所述第三晶體管的所述第二端，所述第五晶體管的所述控制端耦接所述第四晶體管的所述第二端以及所述第二時鐘脈沖信號；以及一第六晶體管，包含一第一端、一第二端以及一控制端，所述第六晶體管的所述第一端耦接所述第三晶體管的所述第二端，所述第六晶體管的所述第二端耦接所述信號輸出端，所述第六晶體管的所述控制端耦接所述第五晶體管的所述第二端以及所述第一時鐘脈沖信號。
2.如權(quán)利要求1所述的負(fù)電壓變換器，其特征在于，所述第一、第二、第三、第四、第五以及第六晶體管為一P型金氧半晶體管。
3.如權(quán)利要求1所述的負(fù)電壓變換器，其特征在于，所述第一時鐘脈沖信號以及所述第二時鐘脈沖信號的相位相差180度。
4.如權(quán)利要求1所述的負(fù)電壓變換器，其特征在于，所述負(fù)電壓變換器還包含一第一電容，其中所述第二晶體管的所述控制端耦接于經(jīng)由所述第一電容導(dǎo)通的所述第一時鐘脈沖信號。
5.如權(quán)利要求1所述的負(fù)電壓變換器，其特征在于，所述負(fù)電壓變換器還包含一第二電容，其中所述第三晶體管的所述控制端耦接于經(jīng)由所述第二電容導(dǎo)通的所述第二時鐘脈沖信號。
6.如權(quán)利要求1所述的負(fù)電壓變換器，其特征在于，所述負(fù)電壓變換器還包含一第三電容，其中所述第五晶體管的所述控制端耦接于經(jīng)由所述第三電容導(dǎo)通的所述第二時鐘脈沖信號。
7.如權(quán)利要求1所述的負(fù)電壓變換器，其特征在于，所述負(fù)電壓變換器還包含一第四電容，其中所述第六晶體管的所述控制端耦接于經(jīng)由所述第四電容導(dǎo)通的所述第一時鐘脈沖信號。
8.一種負(fù)電壓變換器，其特征在于，所述負(fù)電壓變換器包含一信號輸入端，一信號輸出端，一電壓輸入電路，其包含一第一晶體管，包含一第一端、一第二端以及一控制端，所述第一晶體管的所述第一端以及所述控制端耦接所述信號輸入端；一第二晶體管，包含一第一端、一第二端以及一控制端，所述第二晶體管的所述第一端耦接所述信號輸入端，所述第二晶體管的所述控制端耦接一第一時鐘脈沖信號以及所述第一晶體管的所述第二端；一第三晶體管，包含一第一端、一第二端以及一控制端，所述第三晶體管的所述第一端耦接所述信號輸入端，所述第三晶體管的所述控制端耦接一第二時鐘脈沖信號以及所述第二晶體管的所述第二端；復(fù)數(shù)個第一電壓放大電路，每一第一電壓放大電路包含一第一輸入端，耦接所述第一時鐘脈沖信號；一第一輸出端；一第四晶體管，包含一第一端、一第二端以及一控制端，所述第四晶體管的所述第一端以及所述控制端都耦接所述第一輸入端；一第五晶體管，包含一第一端、一第二端以及一控制端，所述第五晶體管的所述第一端耦接所述第一輸入端，所述第五晶體管的所述控制端耦接所述第四晶體管的所述第二端以及一第三時鐘脈沖信號；一第六晶體管，包含一第一端、一第二端以及一控制端，所述第六晶體管的所述第一端耦接所述第一輸入端，所述第六晶體管的所述第二端耦接所述第一輸出端，所述第六晶體管的所述控制端耦接所述第五晶體管的所述第二端以及一第四時鐘脈沖信號；復(fù)數(shù)個第二電壓放大電路，每一第二電壓放大電路包含一第二輸入端，其耦接所述第二時鐘脈沖信號；一第二輸出端；一第七晶體管，包含一第一端、一第二端以及一控制端，所述第七晶體管的所述第一端以及所述控制端都耦接所述第二輸入端；一第八晶體管，包含一第一端、一第二端以及一控制端，所述第八晶體管的所述第一端耦接所述第二輸入端，所述第八晶體管的所述控制端耦接所述第七晶體管的所述第二端以及一第五時鐘脈沖信號；一第九晶體管，包含一第一端、一第二端以及一控制端，所述第九晶體管的所述第一端耦接所述第二輸入端，所述第九晶體管的所述第二端耦接所述第二輸出端，所述第九晶體管的所述控制端耦接所述第八晶體管的所述第二端以及一第六時鐘脈沖信號；其中所述復(fù)數(shù)個第一電壓放大電路的一第一電壓放大電路的所述第一輸入端耦接于所述電壓輸入電路的信號輸出端或是所述復(fù)數(shù)個第二電壓放大電路的一第二電壓放大電路的所述第二輸出端，所述復(fù)數(shù)個第一電壓放大電路的一第一電壓放大電路的所述第一輸出端耦接于所述信號輸出端或是所述復(fù)數(shù)個第二電壓放大電路的一第二電壓放大電路的所述第二輸入端。
9.如權(quán)利要求8所述的負(fù)電壓變換器，其特征在于，所述第一、第二、第三、第四、第五、第六、第七、第八以及第九晶體管是一P型金氧半晶體管。
10.如權(quán)利要求8所述的負(fù)電壓變換器，其特征在于，所述第一時鐘脈沖信號以及所述第二時鐘脈沖信號的相位相差180度。
11.如權(quán)利要求8所述的負(fù)電壓變換器，其特征在于，所述第三時鐘脈沖信號以及所述第四時鐘脈沖信號相差180度。
12.如權(quán)利要求8所述的負(fù)電壓變換器，其特征在于，所述第五時鐘脈沖信號以及所述第六時鐘脈沖信號相差180度。
13.如權(quán)利要求8所述的負(fù)電壓變換器，其特征在于，所述第四時鐘脈沖信號、所述第五時鐘脈沖信號以及所述第二時鐘脈沖信號相同，所述第三時鐘脈沖信號、所述第六時鐘脈沖信號以及所述第一時鐘脈沖信號相同。
14.如權(quán)利要求8所述的負(fù)電壓變換器，其特征在于，所述第三時鐘脈沖信號的責(zé)任周期小于所述第一時鐘脈沖信號的責(zé)任周期，所述第四時鐘脈沖信號的責(zé)任周期大于所述第一時鐘脈沖信號的責(zé)任周期。
15.如權(quán)利要求8所述的負(fù)電壓變換器，其特征在于，所述第六時鐘脈沖信號的責(zé)任周期小于所述第二時鐘脈沖信號的責(zé)任周期，所述第五時鐘脈沖信號的責(zé)任周期大于所述第二時鐘脈沖信號的責(zé)任周期。
16.如權(quán)利要求8所述的負(fù)電壓變換器，其特征在于，所述負(fù)電壓變換器還包含一第一電容，其中所述第二晶體管的所述控制端耦接于經(jīng)由所述第一電容導(dǎo)通的所述第一時鐘脈沖信號。
17.如權(quán)利要求8所述的負(fù)電壓變換器，其特征在于，所述負(fù)電壓變換器還包含一第二電容，其中所述第三晶體管的所述控制端耦接于經(jīng)由所述第二電容導(dǎo)通的所述第二時鐘脈沖信號。
18.如權(quán)利要求8所述的負(fù)電壓變換器，其特征在于，所述負(fù)電壓變換器還包含一第三電容，其中所述第四晶體管的所述控制端耦接于經(jīng)由所述第三電容導(dǎo)通的所述第一時鐘脈沖信號。
19.如權(quán)利要求8所述的負(fù)電壓變換器，其特征在于，所述負(fù)電壓變換器還包含一第四電容，其中所述第五晶體管的所述控制端耦接于經(jīng)由所述第四電容導(dǎo)通的所述第三時鐘脈沖信號。
20.如權(quán)利要求8所述的負(fù)電壓變換器，其特征在于，所述負(fù)電壓變換器還包含一第五電容，其中所述第六晶體管的所述控制端耦接于經(jīng)由所述第五電容導(dǎo)通的所述第四時鐘脈沖信號。
21.如權(quán)利要求8所述的負(fù)電壓變換器，其特征在于，所述負(fù)電壓變換器還包含一第六電容，其中所述第七晶體管的所述控制端耦接于經(jīng)由所述第六電容導(dǎo)通的所述第二時鐘脈沖信號。
22.如權(quán)利要求8所述的負(fù)電壓變換器，其特征在于，所述負(fù)電壓變換器還包含一第七電容，其中所述第八晶體管的所述控制端耦接于經(jīng)由所述第七電容導(dǎo)通的所述第五時鐘脈沖信號。
23.如權(quán)利要求8所述的負(fù)電壓變換器，其特征在于，所述負(fù)電壓變換器還包含一第八電容，其中所述第九晶體管的所述控制端耦接于經(jīng)由所述第八電容導(dǎo)通的所述第六時鐘脈沖信號。
全文摘要
一種負(fù)電壓變換器，其包含一第一晶體管、一第二晶體管、一第三晶體管、一第四晶體管、一第五晶體管以及一第六晶體管。第一晶體管的第一端以及控制端耦接信號輸入端。第二晶體管的第一端耦接信號輸入端，該控制端耦接第一時鐘脈沖信號以及第一晶體管的第二端。第三晶體管的第一端耦接信號輸入端，控制端耦接第二時鐘脈沖信號以及第二晶體管的第二端。第四晶體管的第一端耦接第三晶體管的第二端，控制端耦接第三晶體管的第二端。第五晶體管的第一端耦接第三晶體管的第二端，控制端耦接第四晶體管的第二端。第六晶體管的第一端耦接第三晶體管的第二端，第六晶體管的第二端耦接信號輸出端，控制端耦接該第五晶體管的該第二端以及該第一時鐘脈沖信號。
文檔編號H02M3/04GK101051788SQ200710102269
公開日2007年10月10日 申請日期2007年5月9日 優(yōu)先權(quán)日2007年5月9日
發(fā)明者李昆鴻, 白承丘, 呂世香, 孫文堂 申請人:友達(dá)光電股份有限公司