專利名稱：電壓發(fā)生電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電壓發(fā)生電路，特別涉及使用了利用低溫多晶硅技術(shù)形成的薄膜晶體管的電壓發(fā)生電路。
背景技術(shù)：
現(xiàn)有的電壓發(fā)生電路將多個電容元件和多個晶體管組合后產(chǎn)生規(guī)定的電壓。
例如，將VDD的輸入電壓升壓后輸出3VDD的輸出電壓的電壓發(fā)生電路的構(gòu)成包括一端連接到輸入輸入電壓的輸入端子上的第1電容元件；源極連接到上述第1電容元件的一端上的第1PMOS晶體管；一端連接到上述第1PMOS晶體管的漏極上的第2電容元件；源極連接到上述第2電容元件的一端上的第2PMOS晶體管；一端連接到上述第2PMOS晶體管的漏極和輸出輸出電壓的輸出端子上的第3電容元件。
而且，通過下述工作產(chǎn)生3VDD的電壓。
首先，使第1PMOS晶體管處于截止狀態(tài)，使第1電容元件充電至VDD。其次，對第1電容元件的另一端加VDD的電壓，使第1電容元件一端的電壓從VDD上升至2VDD。進而，通過使第1PMOS晶體管導(dǎo)通，從第1電容元件向第2電容元件流過負載電流，使第2電容元件充電至2VDD。
其次，使第1PMOS晶體管處于截止狀態(tài)，對第2電容元件的另一端加VDD的電壓。接著，使第2電容元件一端的電壓上升至3VDD。其次，使第2PMOS晶體管導(dǎo)通，從第2電容元件向第3電容元件流過負載電流，使第3電容元件充電至3VDD。這樣一來，可以從連接到第3電容元件一端上的輸出端子取出3VDD的輸出電壓。
再有，專利文獻1公開了與本發(fā)明有關(guān)的現(xiàn)有技術(shù)。
專利文獻1特開昭63-290159號公報非專利文獻1浦丘行治等“低溫多晶硅薄膜晶體管的熱載流子的劣化”平成14年度應(yīng)用物理學(xué)會中國四國支部研究會演講論文集，P.78-83但是，當(dāng)使第2電容元件一端的電壓上升至3VDD時，為了使第1PMOS晶體管處于截止狀態(tài)，必須對其柵極加3VDD的電壓。這時，與第1PMOS晶體管的源極連接的第1電容元件一端的電壓是VDD。因此，對第1PMOS晶體管，在截止狀態(tài)時施加了很大(在上述例子中是2VDD)的柵源間電壓(下面，有時將截止狀態(tài)下柵源間電壓稱作“反向電壓”)。
這里，當(dāng)使用由低溫多晶硅技術(shù)形成的薄膜晶體管作為第1、第2PMOS晶體管時，薄膜晶體管的反向電壓越大劣化就越顯著(參照非專利文獻1)。
即，薄膜晶體管若在截止狀態(tài)時柵源間電壓增大，則薄膜晶體管的導(dǎo)通電流根據(jù)反向電壓的施加時間而減小。結(jié)果，薄膜晶體管的驅(qū)動能力降低，存在不能產(chǎn)生規(guī)定電壓的問題。

發(fā)明內(nèi)容
因此，本發(fā)明的目的在于提供一種電壓發(fā)生電路，通過減小施加在薄膜晶體管上的反向電壓，減小薄膜晶體管的導(dǎo)通電流隨時間經(jīng)過的劣化。
本發(fā)明的第1方面是將多個單位電壓發(fā)生電路級聯(lián)連接的電壓發(fā)生電路，其特征在于，上述單位電壓發(fā)生電路具備具有1個輸入輸入電壓的端子的第1場效應(yīng)晶體管、一端連接到上述第1場效應(yīng)晶體管的另一個端子上的第1電容元件、1個端子連接到上述第1電容元件的一端上的第2場效應(yīng)晶體管、以及一端連接到輸出輸出電壓的上述第2場效應(yīng)晶體管的另一個端子上的第2電容元件。
本發(fā)明的第7方面的特征在于，具備具有1個輸入輸入電壓的端子的第1場效應(yīng)晶體管、一端連接到上述第1場效應(yīng)晶體管的另一個端子上的第1電容元件、1個端子連接到上述第1電容元件的一端上的第2場效應(yīng)晶體管、一端連接到輸出輸出電壓的上述第2場效應(yīng)晶體管的另一個端子上的第2電容元件、以及與上述第1場效應(yīng)晶體管交叉連接的第3場效應(yīng)晶體管。
若按照本發(fā)明的第1方面，當(dāng)構(gòu)成單位電壓發(fā)生電路的第1、第2場效應(yīng)晶體管截止時，可以減小柵源間的電壓差。結(jié)果，當(dāng)應(yīng)用使用了薄膜晶體管的電壓發(fā)生電路時，可以控制第1、第2薄膜晶體管的導(dǎo)通電流隨時間經(jīng)過的劣化。
若按照本發(fā)明的第7方面，因第1場效應(yīng)晶體管和第3場效應(yīng)晶體管交叉連接，故當(dāng)從第1電容元件向第1場效應(yīng)晶體管和第2場效應(yīng)晶體管的連接節(jié)點供給電流時，可以使第1場效應(yīng)晶體管充分截止，可以有效地發(fā)生電壓。


圖1是表示實施方式1的電壓發(fā)生電路的構(gòu)成的電路圖。
圖2是實施方式1的電壓發(fā)生電路的時序圖。
圖3是表示實施方式2的電壓發(fā)生電路的構(gòu)成的電路圖。
圖4是實施方式2的電壓發(fā)生電路的時序圖。
圖5是表示實施方式3的電壓發(fā)生電路的構(gòu)成的電路圖。
圖6是表示實施方式4的電壓發(fā)生電路的構(gòu)成的電路圖。
圖7是表示實施方式5的電壓發(fā)生電路的構(gòu)成的電路圖。
圖8是實施方式5的電壓發(fā)生電路的時序圖。
圖9是表示實施方式6的電壓發(fā)生電路的構(gòu)成的電路圖。
圖10是實施方式6的電壓發(fā)生電路的時序圖。
圖11是表示實施方式7的電壓發(fā)生電路的構(gòu)成的電路圖。
圖12是表示實施方式8的電壓發(fā)生電路的構(gòu)成的電路圖。
具體實施例方式
<實施方式1>
圖1是表示本實施方式的電壓發(fā)生電路的構(gòu)成的電路圖。本實施方式的電壓發(fā)生電路包括單位電壓發(fā)生電路CP1和在節(jié)點17上與單位電壓發(fā)生電路CP1連接的單位電壓發(fā)生電路CP2。
首先，說明單位電壓發(fā)生電路CP1的構(gòu)成。NMOS晶體管10(第3場效應(yīng)晶體管)的漏極(作為一個端子的電流輸入端子)與端子6連接，源極(作為另一個端子的電流輸出端子)在節(jié)點15上與電容元件7的一端和NMOS晶體管11(第1場效應(yīng)晶體管)的柵極(作為控制端子的電流控制端子)連接。端子6輸入電壓VDD(輸入電壓)。
電容元件7的另一端與端子2連接，端子2輸入信號P1。NMOS晶體管11的漏極與端子6連接，源極在節(jié)點16上與電容元件8(第1電容元件)的一端和NMOS晶體管10的柵極連接。此外，電容元件8的另一端與端子3連接，端子3輸入信號P2。這里，NMOS晶體管10和NMOS晶體管11構(gòu)成交叉連接。
PMOS晶體管12(第2場效應(yīng)晶體管)的源極(作為一個端子的電流輸入端子)與節(jié)點16連接，漏極(作為另一個端子的電流輸出端子)在節(jié)點17上與電容元件21(第2電容元件)的一端連接。PMOS晶體管12的柵極與端子4連接，端子4輸入信號P3。電容元件21的另一端接地。電容元件21是用來穩(wěn)定節(jié)點17的電壓電平的穩(wěn)定電容元件，當(dāng)后述的與端子1連接的負載小時，也可以省略。
其次，說明單位電壓發(fā)生電路CP2的構(gòu)成。NMOS晶體管18的漏極與節(jié)點17連接，源極在節(jié)點22上與電容元件20的一端和NMOS晶體管19的柵極連接。電容元件20的另一端與端子2D連接，端子2D輸入信號P1。
NMOS晶體管19的漏極與節(jié)點17連接，源極在節(jié)點23上與電容元件9的一端和NMOS晶體管18的柵極連接。此外，電容元件9的另一端與端子3D連接，端子3D輸入信號P2。這里，NMOS晶體管18和NMOS晶體管19構(gòu)成交叉連接。
PMOS晶體管13的源極與節(jié)點23連接，漏極與端子1和電容元件14的一端連接。電容元件14的另一端接地。PMOS晶體管13的柵極與端子24連接，端子24輸入信號P3D。
信號P1、P2、P3、P3D是用來控制電壓發(fā)生電路的控制信號(重復(fù)信號)。
其次，說明本實施方式的電壓發(fā)生電路的工作。為了容易說明起見，在下面的說明中，說明無負載時的穩(wěn)態(tài)下的工作。在穩(wěn)態(tài)下，電容元件7、8用電壓VDD充電。此外，電容元件9、20、21用電壓2VDD充電。接著，電容元件14用電壓3VDD充電。
圖2是用來說明本實施方式的電壓發(fā)生電路的工作的時序圖。分別示出信號P1、P2、P3和P3D及節(jié)點15、16、17、22、23的電壓波形。
首先，說明單位電壓發(fā)生電路CP1的工作。
在時刻t1，信號P1維持GND(0V)不變、信號P2從GND上升至電壓VDD。這時，節(jié)點16的電位從VDD上升至2VDD。當(dāng)節(jié)點16的電位上升至2VDD時，NMOS晶體管10的柵源間的電壓變成VDD，遷移到導(dǎo)通狀態(tài)。
因端子6的電壓電平是VDD，故節(jié)點15的電壓電平變成VDD。因此，因漏電流的原因，即使節(jié)點15的電壓電平下降，也可以將節(jié)點15的電壓補償至VDD。
此外，對NMOS晶體管11的柵極加VDD的電壓。NMOS晶體管11的柵源間的電壓是-VDD，NMOS晶體管11保持截止狀態(tài)。因此，從節(jié)點16向端子6流過漏電流，可以防止節(jié)點16的電壓電平的下降。
其次，在時刻t2，信號P3的電壓電平從2VDD遷移至GND。這里，P3的電壓2VDD例如由將電容元件21的輸出電壓2VDD作為電源電壓使用的驅(qū)動電路(未圖示)生成。這一點，后述的P3D的3VDD也一樣。PMOS晶體管12的柵源間的電壓變成-2VDD，從截止狀態(tài)遷移到導(dǎo)通狀態(tài)。通常，從節(jié)點16經(jīng)PMOS晶體管12向電容元件21流過負載電流。電容元件21充電至2VDD。但是，因考慮是無負載時的穩(wěn)態(tài)下的工作，電容元件21已充電至2VDD，故沒有負載電流流過。
接下來，在時刻t3，信號P3的電壓電平從GND遷移至2VDD。結(jié)果，PMOS晶體管12的柵源間的電壓變成0V，從導(dǎo)通狀態(tài)遷移到截止狀態(tài)。因此，即使節(jié)點16的電壓電平變化，節(jié)點17的電壓電平也可以維持2VDD。
在時刻t4，信號P2的電壓電平從VDD遷移至GND。節(jié)點16的電壓電平從2VDD遷移至VDD。這時，對PMOS晶體管12的柵極2VDD的電壓，柵源間的電壓是VDD，變成截止狀態(tài)。因PMOS晶體管12截止，故從節(jié)點17經(jīng)PMOS晶體管12向節(jié)點16流過電流，節(jié)點17的電壓電平不會下降。
在時刻t5，信號P1的電壓電平從GND遷移至VDD。因電容元件7充電至VDD，故節(jié)點15的電壓電平從VDD遷移至2VDD。結(jié)果，NMOS晶體管11的柵源間的電壓變成VDD，NMOS晶體管11導(dǎo)通。節(jié)點16經(jīng)NMOS晶體管11與端子6連接。因此，從端子6向節(jié)點16流過負載電流，電容元件8充電至VDD。節(jié)點16的電壓電平變成VDD。但是，因目前考慮的是無負載的穩(wěn)態(tài)下的工作，電容元件8已充電至VDD，故節(jié)點16的電壓電平不會發(fā)生變化。
在時刻t6、t7，維持時刻t5的狀態(tài)。
在時刻t8，信號P1的電壓電平從VDD遷移至GND。節(jié)點15的電壓電平從2VDD遷移至VDD。NMOS晶體管11的柵源間的電壓變成0V，NMOS晶體管11截止。
其次，說明單位電壓發(fā)生電路CP2的工作。
在時刻t1，當(dāng)信號P2從GND上升至電壓VDD時，節(jié)點23的電位從2VDD上升至3VDD。當(dāng)節(jié)點23的電位上升至3VDD時，NMOS晶體管18的柵源間的電壓變成VDD，NMOS晶體管18遷移到導(dǎo)通狀態(tài)。
因節(jié)點17的電壓電平是2VDD，故節(jié)點22的電壓電平也又變成2VDD。因此，因漏電流的原因，即使節(jié)點22的電壓電平下降，也可以將節(jié)點22的電壓補償至2VDD。
這里，NMOS晶體管19的柵極與節(jié)點22連接。因節(jié)點22的電壓電平是2VDD，故即使節(jié)點23的電壓電平上升到3VDD，NMOS晶體管19也是截止狀態(tài)。因此，即使節(jié)點23的電壓電平上升，也可以使節(jié)點17的電壓電平維持2VDD。
在時刻t2，信號P3D的電壓電平從3VDD遷移至GND。結(jié)果，PMOS晶體管13的柵源間電壓變成-3VDD，從截止狀態(tài)遷移到導(dǎo)通狀態(tài)。從節(jié)點23經(jīng)PMOS晶體管13向電容元件14流過負載電流。電容元件14充電至3VDD。但是，因考慮目前是穩(wěn)態(tài)下的工作，電容元件14已充電，故沒有負載電流流過。通過使電容元件14充電至3VDD，可以從端子1輸出3VDD的輸出電壓。
在時刻t3，信號P3D的電壓電平從GND遷移至3VDD。結(jié)果，PMOS晶體管13的柵源間電壓變成0V，從導(dǎo)通狀態(tài)遷移到截止狀態(tài)。因此，即使節(jié)點23的電壓電平變化，端子1的電壓電平也可以維持3VDD。
在時刻t4，信號P2的電壓電平從VDD遷移至GND。因此，節(jié)點23的電壓電平從3VDD遷移至2VDD。對PMOS晶體管13的柵極3VDD的電壓，PMOS晶體管13的柵源間電壓變成VDD。因此，PMOS晶體管13變成截止狀態(tài)。從端子1經(jīng)PMOS晶體管13向節(jié)點23流過電流，端子1的電壓電平不會下降。
接著，在時刻t5，信號P1的電壓電平從GND遷移至VDD。因電容元件20充電至2VDD，故節(jié)點22的電壓電平從2VDD遷移至3VDD。結(jié)果，NMOS晶體管19的柵源間的電壓變成VDD，NMOS晶體管19導(dǎo)通。節(jié)點23經(jīng)NMOS晶體管19與節(jié)點17連接。因此，從節(jié)點17向節(jié)點23流過負載電流，電容元件9充電至2VDD，節(jié)點23的電壓電平變成2VDD。但是，因目前考慮的是穩(wěn)態(tài)下的工作，電容元件9已充電至2VDD，故節(jié)點23的電壓電平不會發(fā)生變化。
此外，即使節(jié)點22的電壓電平從2VDD遷移至3VDD，NMOS晶體管18也截止，所以，節(jié)點17的電壓電平不會遷移至3VDD。
在時刻t6、t7，維持時刻t5的狀態(tài)。
在時刻t8，信號P1的電壓電平從VDD遷移至GND。節(jié)點22的電壓電平從3VDD遷移至2VDD。NMOS晶體管19的柵源間電壓變成0V，NMOS晶體管19截止。
本實施方式的電壓發(fā)生電路因NMOS晶體管18、19交叉連接，故即使節(jié)點22、23的電壓電平上升，節(jié)點17的電壓電平也可以保持在2VDD。此外，節(jié)點16的電壓電平的范圍是從VDD到2VDD。因此，要使PMOS晶體管12截止，只要對柵極加2VDD的電壓即可。因此，即使節(jié)點16的電壓電平遷移至VDD，PMOS晶體管12的反向電壓也可以變成VDD。
此外，端子1的電壓電平保持3VDD，節(jié)點23的電壓電平的范圍是從2VDD至3VDD。因此，通過對PMOS晶體管13的柵極加3VDD的電壓，可以使其截止。即使節(jié)點23的電壓電平遷移至2VDD，PMOS晶體管13的反向電壓也可以變成VDD。
因加在PMOS晶體管12、13上的反向電壓可以達到VDD，故可以防止由施加大的反向電壓引起的PMOS晶體管12、13的驅(qū)動能力的下降。
在以上的說明中，為了容易說明起見，使用了VDD和GND的電壓電平。若設(shè)基準電壓為VR、信號P2的電壓振幅為VW，則從端子1輸出的輸出電壓V1一般可由V1＝VR+2VW表示。在圖1的例子中，因基準電壓是VR-VDD、電壓振幅是VW＝VDD，故輸出電壓V1是3VDD。
此外，在圖1中，從端子6輸入的電壓VDD和電容元件8、9起供給負載電流的作用。因此，要求信號P2具有電流驅(qū)動能力，所以，例如，信號P2由LSI的主電源生成，設(shè)定高電平是VDD、低電平是0V。
再有，信號P1、P2的電壓電平不一定必須相等。此外，作為驅(qū)動電容元件9、20的信號，使用P1、P2，但如果和P1、P2有相同的相位關(guān)系，也可以輸入別的信號。
進而，通過增加單位電壓發(fā)生電路，可以產(chǎn)生更高的輸出電壓，而反向電壓卻不增大。
<實施方式2>
圖3是表示本實施方式的電壓發(fā)生電路的構(gòu)成的電路圖。本實施方式的電壓發(fā)生電路將實施方式1中的由NMOS晶體管10、11和NMOS晶體管18、19構(gòu)成的交叉連接部分(參照圖1)替換成NMOS晶體管11(第1場效應(yīng)晶體管)和NMOS晶體管19(第1場效應(yīng)晶體管)。
而且，對NMOS晶體管11、19的柵極施加和實施方式1相同的電壓電平的信號。具體地說，在實施方式1中，通過使P1從GND遷移至VDD，對NMOS晶體管11的柵極施加使其從VDD遷移至2VDD的電壓。
為此，在本實施方式中，按和信號P1相同的相位，對NMOS晶體管11的柵極輸入從VDD遷移至2VDD的信號P1D。NMOS晶體管19也一樣，按和P1相同的相位，輸入使電壓電平從2VDD遷移至3VDD的信號。
其余的構(gòu)成和實施方式1一樣，對同一構(gòu)成要素添加同一符號并省略重復(fù)的說明。
首先，說明本實施方式的單位電壓發(fā)生電路CP1的構(gòu)成。NMOS晶體管11的漏極與端子6連接。端子6輸入電壓VDD。NMOS晶體管11的源極在節(jié)點16上與電容元件8的一端和PMOS晶體管12的源極連接。電容元件8的另一端與端子3連接，端子3輸入信號P2。NMOS晶體管11的柵極與端子25連接，端子25輸入信號P1D。
PMOS晶體管12的漏極在節(jié)點17上與電容元件21的一端和NMOS晶體管19的漏極連接。電容元件21的另一端接地。PMOS晶體管12的柵極與端子4連接，端子4輸入信號P3。
其次，說明單位電壓發(fā)生電路CP2的構(gòu)成。NMOS晶體管19的源極在節(jié)點23上與PMOS晶體管13的源極和電容元件9的一端連接。電容元件9的另一端與端子3D連接，從端子3D輸入信號P2。NMOS晶體管19的柵極與端子26連接。向端子26輸入信號P1DD。
PMOS晶體管13的漏極與端子1和電容元件14的一端連接。電容元件14的另一端接地。PMOS晶體管13的柵極與端子24連接。向端子24輸入信號P3D。
其次，說明本實施方式的電壓發(fā)生電路的工作。
圖4是用來說明本實施方式的電壓發(fā)生電路的工作的時序圖。分別示出信號P1D、P1DD、P2、P3和P3D及節(jié)點16、17、23的電壓波形。
為了容易說明起見，在下面的說明中，說明無負載時的穩(wěn)態(tài)下的工作。在無負載時的穩(wěn)態(tài)下，電容元件8充電至VDD。此外，電容元件9、21充電至2VDD。接著，電容元件14充電至3VDD。
再有，圖4示出1個周期的信號。
首先，說明單位電壓發(fā)生電路CP1的工作。
在時刻t1，信號P2從GND上升至電壓VDD。這時，節(jié)點16的電位從VDD上升至2VDD。此外，電壓電平VDD的信號P1D從端子25輸入給NMOS晶體管11的柵極。NMOS晶體管11的柵源間的電壓變成-VDD，NMOS晶體管11保持截止狀態(tài)。因此，從節(jié)點16向端子6流過漏電流，節(jié)點16的電壓電平不會下降。
其次，在時刻t2，信號P3的電壓電平從2VDD遷移至GND。PMOS晶體管12的柵源間的電壓變成-2VDD，從截止狀態(tài)遷移到導(dǎo)通狀態(tài)。從節(jié)點16經(jīng)PMOS晶體管12向電容元件21流過負載電流。而且，電容元件21充電至2VDD。但是，因考慮是無負載時的穩(wěn)態(tài)下的工作，電容元件21已充電，故沒有負載電流流過。
接著，在時刻t3，信號P3的電壓電平從GND遷移至2VDD。結(jié)果，PMOS晶體管12的柵源間的電壓變成0V，從導(dǎo)通狀態(tài)遷移到截止狀態(tài)。即使節(jié)點16的電壓電平變化，節(jié)點17的電壓電平也可以維持2VDD。
在時刻t4，信號P2的電壓電平從VDD遷移至GND。接著節(jié)點16的電壓電平從2VDD遷移至VDD。這時，因PMOS晶體管12變成截止狀態(tài)，故從節(jié)點17經(jīng)PMOS晶體管12向節(jié)點16流過電流，節(jié)點17的電壓電平不會下降。
在時刻t5，信號P1D的電壓電平從VDD遷移至2VDD。因電容元件8充電至VDD，故NMOS晶體管11的柵源間的電壓變成VDD，NMOS晶體管11導(dǎo)通。節(jié)點16經(jīng)NMOS晶體管11與端子6連接。因此，從端子6向節(jié)點16流過負載電流，電容元件8充電至VDD，節(jié)點16的電壓電平變成VDD。但是，因目前考慮的是穩(wěn)態(tài)下的工作，電容元件8已充電至VDD，故節(jié)點16的電壓電平不會發(fā)生變化。
在時刻t6、t7，維持時刻t5的狀態(tài)。
在時刻t8，信號P1D的電壓電平從2VDD遷移至VDD。NMOS晶體管11的柵源間的電壓變成0V，NMOS晶體管11截止。
其次，說明單位電壓發(fā)生電路CP2的工作。
在時刻t1，當(dāng)信號P2從GND上升至電壓VDD時，節(jié)點23的電位從2VDD上升至3VDD。
這里，在時刻t1，電壓電平2VDD的信號P1DD輸入NMOS晶體管19的柵極，NMOS晶體管19的柵源間的電壓變成-VDD，NMOS晶體管19截止。因此，從節(jié)點23經(jīng)NMOS晶體管19向節(jié)點17流過負載電流，節(jié)點23的電壓電平不會下降。
在時刻t2，信號P3D的電壓電平從3VDD遷移至GND。結(jié)果，PMOS晶體管13的柵源間的電壓變成-3VDD，從截止狀態(tài)遷移到導(dǎo)通狀態(tài)。從節(jié)點23經(jīng)PMOS晶體管13向電容元件14流過負載電流。電容元件14充電至3VDD。但是，因考慮目前是穩(wěn)態(tài)下的工作，電容元件14已充電，故沒有負載電流流過。通過使電容元件14充電至3VDD，從端子1輸出3VDD的電壓。
接著，在時刻t3，信號P3D的電壓電平從GND遷移至3VDD。結(jié)果，PMOS晶體管13的柵源間的電壓變成0V，從導(dǎo)通狀態(tài)遷移到截止狀態(tài)。因此，即使節(jié)點23的電壓電平變化，端子1的電壓電平也可以維持3VDD。
在時刻t4，節(jié)點23的電壓電平從3VDD遷移至2VDD。對PMOS晶體管13的柵極加3VDD的電壓，PMOS晶體管13變成截止狀態(tài)。因此，從端子1經(jīng)PMOS晶體管13向節(jié)點23流過電流，端子1的電壓電平不會下降。此外，通過使節(jié)點23的電壓電平下降至2VDD，PMOS晶體管13的柵源間的電壓(反向電壓)變成VDD。
在時刻t5，信號P1DD的電壓電平從2VDD遷移至3VDD。因電容元件9充電至2VDD，故NMOS晶體管19的柵源間的電壓變成VDD，NMOS晶體管19導(dǎo)通。節(jié)點23經(jīng)NMOS晶體管19與節(jié)點17連接。因此，從節(jié)點17向節(jié)點23流過負載電流，電容元件9充電至2VDD，節(jié)點23的電壓電平變成2VDD。但是，因目前考慮的是穩(wěn)態(tài)下的工作，電容元件9已充電至2VDD，故節(jié)點23的電壓電平不會發(fā)生變化。
在時刻t6、t7，維持時刻t5的狀態(tài)。
在時刻t8，信號P1DD的電壓電平從3VDD遷移至2VDD。NMOS晶體管19的柵源間的電壓變成0V，NMOS晶體管19截止。
因本實施方式像以上那樣構(gòu)成，故和實施方式1一樣，在PMOS晶體管12、13的反向電壓可以為VDD。因此，可以防止由施加大的反向電壓引起的PMOS晶體管12、13的驅(qū)動能力的下降。
此外，在本實施方式中，因沒有使用交叉連接故與實施方式1相比，電路構(gòu)成簡單。
再有，設(shè)信號P1D的H電平為2VDD。但是，為了減小NMOS晶體管11的導(dǎo)通電阻，可以施加更高的電壓。例如，也可以施加3VDD的電壓。此外，設(shè)P1D的L電平為VDD。而且，當(dāng)NMOS晶體管11截止時，反向電壓是加在節(jié)點16和端子25之間的電壓，變成-VDD，但為了減小反向電壓，也可以使信號P1D的L電平的電壓為VDD+α。但是，這時NMOS晶體管11的截止裕度(為了保持NMOS晶體管11截止必需要的反向電壓的裕度)減小。
進而，雖然設(shè)信號P1DD的H電平為3VDD，但是，也可以通過施加例如4VDD的電壓來減小NMOS晶體管19的導(dǎo)通電阻。而且，也可以將信號P1DD的L電平設(shè)定為2VDD+α。這時，對NMOS晶體管19施加的反向電壓更小，但是截止裕度也減小了。
<實施方式3>
圖5是表示本實施方式的電壓發(fā)生電路的構(gòu)成的電路圖。本實施方式的電壓發(fā)生電路將實施方式2中的NMOS晶體管11、19替換成PMOS晶體管11D、19D。
PMOS晶體管11D的柵極輸入信號/P1D，PMOS晶體管19D的柵極輸入信號/P1DD。這里，信號/P1D的高(H)電平是2VDD，低(L)電平是0V。而且，是極性和圖4中示出的信號P1D相反的信號。即，在信號P1D的電壓電平為VDD(L電平)的期間，信號/P1D的電壓電平變成2VDD(H電平)。而且，在信號P1D的電壓電平為2VDD(H電平)的期間，信號/P1D的電壓電平變成0V(L電平)。
此外，信號/P1DD的H電平是3VDD，L電平是0V。而且，和極性與圖4中示出的信號P1DD相反的信號對應(yīng)。即，在信號P1DD的電壓電平為2VDD(L電平)的期間，信號/P1D的電壓電平變成3VDD(H電平)。而且，在信號P1DD的電壓電平為3VDD(H電平)的期間，信號/P1DD的電壓電平變成0V(L電平)。
其余的構(gòu)成和圖3一樣，對同一構(gòu)成要素添加同一符號并省略重復(fù)的說明。
本實施方式的電壓發(fā)生電路的工作因和實施方式2一樣，故省略其說明。
在本實施方式中，使用PMOS晶體管19D代替NMOS晶體管19(參照圖3)。結(jié)果，可以使輸入PMOS晶體管19D的柵極的信號從0V變化到3VDD。在導(dǎo)通狀態(tài)下，加在PMOS晶體管12的柵源間的電壓的大小變成2VDD。因此，與實施方式2的NMOS晶體管19導(dǎo)通時的柵源間的電壓是VDD的情況相比，可以增大導(dǎo)通電流。
<實施方式4>
圖6是表示本實施方式的電壓發(fā)生電路的構(gòu)成的電路圖。本實施方式是將多個(在圖例中是n個)單位電壓發(fā)生電路CP1～CPn級聯(lián)連接的構(gòu)成。
單位電壓發(fā)生電路CP1的構(gòu)成如下。NMOS晶體管TN1的漏極與端子6連接，源極在節(jié)點N11上與PMOS晶體管TP1的源極和電容元件C11的一端連接。電容元件C11的另一端與端子31連接，端子31輸入信號P2。
NMOS晶體管TN1的柵極與端子51連接，端子51輸入信號P11。
PMOS晶體管TP1的漏極在節(jié)點21上與NMOS晶體管TN2的漏極和電容元件C21的一端連接。電容元件C21的另一端接地。PMOS晶體管TP1的柵極與端子41連接，輸入信號P31。
其次，說明級聯(lián)連接在單位電壓發(fā)生電路CP1上的單位電壓發(fā)生電路CP2。NMOS晶體管TN2的漏極與接地N21連接，源極在節(jié)點N12上與PMOS晶體管TP2的源極和電容元件C12的一端連接。電容元件C12的另一端與端子32連接，端子32輸入信號P2。
NMOS晶體管TN2的柵極與端子52連接，端子52輸入信號P12。
PMOS晶體管TP2的漏極在節(jié)點N22上與NMOS晶體管TN3(未圖示)的漏極和電容元件C22的一端連接。電容元件C22的另一端接地。PMOS晶體管TP2的柵極與端子42連接，輸入信號P32。
以下，具有同樣構(gòu)成的單位電壓發(fā)生電路CP3～CPn-1被級聯(lián)連接。
接著，第n個單位電壓發(fā)生電路CPn與單位電壓發(fā)生電路CPn-1(未圖示)連接。NMOS晶體管TNn的漏極與節(jié)點N2(n-1)(未圖示)連接，源極在節(jié)點N1n上與PMOS晶體管TPn的源極和電容元件C1n的一端連接。電容元件C1n的另一端與端子3n連接，端子3n輸入信號P2。NMOS晶體管TNn的柵極與端子5n連接，端子5n輸入信號P1n。
PMOS晶體管TPn的漏極在節(jié)點N2n上與電容元件C2n的一端連接。電容元件C2n的另一端接地。PMOS晶體管TPn的柵極與端子4n連接，輸入信號P3n。節(jié)點N2n與端子1連接。
信號P11、P31、P12、P32分別與實施方式2的信號P1D、P3、P1DD、P3D對應(yīng)，是和它們同相位、同一電壓電平的信號。此外，單位電壓發(fā)生電路CPn的端子5n輸入和信號P1D同相位、L電平是nVDD、H電平是(n+1)VDD的信號。端子4n輸入L電平是GND、H電平是(n+1)VDD的信號。
此外，在穩(wěn)態(tài)下，電容元件C11充電至電壓VDD，電容元件C21充電至電壓2VDD。進而，電容元件C12充電至電壓2VDD，電容元件C22充電至3VDD。此外，電容元件C1n充電至nVDD，電容元件C2n充電至電壓(n+1)VDD。
單位電壓發(fā)生電路CP1～CPn各自的工作和在實施方式2中說明了的工作同樣，故省略其說明。
單位電壓發(fā)生電路CP1接收從端子6輸入的電壓VDD，使節(jié)點N21的電壓電平為2VDD。單位電壓發(fā)生電路CP2接收從節(jié)點21輸入的電壓2VDD，使節(jié)點N22的電壓電平為3VDD。同樣，單位電壓發(fā)生電路CPn接收電壓nVDD，使節(jié)點N2n的電壓電平為(n+1)VDD，再從端子1輸出。
在本實施方式中，加在NMOS晶體管、PMOS晶體管上的反向電壓是VDD。例如，NMOS晶體管TNn的反向電壓是nVDD(端子5n的電壓)-(n+1)VDD(節(jié)點N1n的電壓)＝-VDD。進而，PMOS晶體管TPn的反向電壓是(n+1)VDD(端子4n的電壓)-nVDD(節(jié)點N1n的電壓)＝VDD。
結(jié)果，本實施方式的電壓發(fā)生電路可以防止NMOS晶體管、PMOS晶體管的導(dǎo)通電流隨時間經(jīng)過的劣化，同時產(chǎn)生(n+1)VDD的電壓。
再有，本實施方式具有將n個和實施方式2的單位電壓發(fā)生電路CP1(參照圖3)同樣構(gòu)成的單位電壓發(fā)生電路級聯(lián)連接的構(gòu)成，但也可以構(gòu)成為將n個和實施方式3的單位電壓發(fā)生電路CP1(參照圖5)同樣構(gòu)成的單位電壓發(fā)生電路級聯(lián)連接。此外，也可以將實施方式2和3的單位電壓發(fā)生電路CP1組合起來。
<實施方式5>
圖7是表示本實施方式的電壓發(fā)生電路的構(gòu)成的電路圖。本實施方式的電壓發(fā)生電路使用實施方式1所示的電壓發(fā)生電路和極性相反的MOS晶體管構(gòu)成。
圖7所示的電壓發(fā)生電路由單位電壓發(fā)生電路/CP1和單位電壓發(fā)生電路/CP2構(gòu)成。
首先，說明單位電壓發(fā)生電路CP1的構(gòu)成。
PMOS晶體管/10的漏極接地，源極在節(jié)點/15上與PMOS晶體管/11的柵極和電容元件/7的一端連接。電容元件/7的另一端與端子/2連接，端子/2輸入信號/P1。
PMOS晶體管/11的漏極接地，源極在節(jié)點/16上與PMOS晶體管/10的柵極和電容元件/8的一端連接。電容元件/8的另一端與端子/3連接。端子/3輸入信號/P2。
NMOS晶體管/12的源極與節(jié)點/16連接，漏極在節(jié)點/17上與電容元件/21的一端連接。電容元件/21的另一端接地。NMOS晶體管/12的柵極與端子/4連接。端子/4輸入信號/P3。
其次，說明單位電壓發(fā)生電路/CP2的構(gòu)成。
PMOS晶體管/18和/19的漏極與節(jié)點/17連接。PMOS晶體管/18的源極在節(jié)點/22上與PMOS晶體管/19的柵極和電容元件/20的一端連接。電容元件/20的另一端與端子/2D連接，端子/2D輸入信號/P1。
PMOS晶體管/19的源極在節(jié)點/23上與PMOS晶體管/18的柵極和電容元件/9的一端連接。電容元件/9的另一端與端子/3D連接，端子/3D輸入信號/P2。
NMOS晶體管/13的源極與節(jié)點/23連接，漏極與端子/1和電容元件/14的一端連接。電容元件/14的另一端接地。NMOS晶體管/13的柵極與端子/24連接。端子/24輸入信號/P3D。
圖8是用來說明本實施方式的電壓發(fā)生電路的工作的時序圖。示出信號/P1、/P2、/P3和/P3D及節(jié)點/15、/16、/17、/22、/23的電壓波形。
為了容易說明起見，在下面的說明中，說明從端子/1輸出電壓-2VDD的無負載時的穩(wěn)態(tài)下的工作。
在穩(wěn)態(tài)下，電容元件/7、/8分別以節(jié)點/15、/16的電壓電平為基準充電至電壓VDD。此外，電容元件/9、/20分別以節(jié)點/23、/22的電壓電平為基準充電至電壓2VDD。電容元件/21以GND為基準充電至電壓-VDD。接著，電容元件/14以GND為基準充電至-2VDD。再有，在圖8中示出1個周期的信號。
首先，說明單位電壓發(fā)生電路CP1的工作。
在時刻t1，信號/P1維持VDD不變、信號/P2從電壓VDD遷移至GND。這時，節(jié)點/16的電壓電平從0V下降至-VDD。當(dāng)節(jié)點/16的電位下降至-VDD時，PMOS晶體管/10的柵源間的電壓變成-VDD，遷移到導(dǎo)通狀態(tài)。結(jié)果，因漏電流的原因，即使節(jié)點/15的電壓電平上升，也可以將節(jié)點/15的補償至0V。
此外，對PMOS晶體管/11的柵極加0V的電壓。PMOS晶體管/11的柵源間的電壓是VDD，PMOS晶體管/11保持截止狀態(tài)。因此，經(jīng)PMOS晶體管/11從GND向節(jié)點/16流過漏電流，可以防止節(jié)點/16的電壓電平的上升。
其次，在時刻t2，信號/P3的電壓電平從-VDD遷移至VDD。NMOS晶體管/12的柵源間的電壓變成2VDD，從截止狀態(tài)遷移到導(dǎo)通狀態(tài)。通常，從電容元件/21經(jīng)NMOS晶體管/12向節(jié)點/16流過負載電流。而且，電容元件/21充電至-VDD。但是，因考慮是無負載的穩(wěn)態(tài)下的工作，電容元件/21已充電至-VDD，故沒有負載電流流過。
在時刻t3，信號/P3的電壓電平從VDD遷移至-VDD。結(jié)果，NMOS晶體管/12的柵源間的電壓變成0V，從導(dǎo)通狀態(tài)遷移到截止狀態(tài)。因此，即使節(jié)點/16的電壓電平變化，節(jié)點/17的電壓電平也可以維持在-VDD。
在時刻t4，信號/P2的電壓電平從GND遷移至VDD。節(jié)點/16的電壓電平從-VDD遷移至0V。因NMOS晶體管/12截止，故從節(jié)點/16經(jīng)NMOS晶體管/12向節(jié)點/17流過負載電流，節(jié)點/17的電壓電平不會上升。
在時刻t5，信號/P1的電壓電平從VDD遷移至GND。因電容元件/7充電至VDD，故節(jié)點/15的電壓電平從0V遷移至-VDD。結(jié)果，PMOS晶體管/11的柵源間的電壓變成-VDD，PMOS晶體管/11導(dǎo)通。節(jié)點/16經(jīng)PMOS晶體管/11接地。
在時刻t6、t7，維持時刻t5的狀態(tài)。
在時刻t8，信號/P1的電壓電平從GND遷移至VDD。節(jié)點/15的電壓電平從-VDD遷移至GND。PMOS晶體管/11的柵源間的電壓變成VDD，PMOS晶體管/11截止。
其次，說明單位電壓發(fā)生電路CP2的工作。
在時刻t1，當(dāng)信號/P2從電壓VDD下降至GND時，節(jié)點/23的電壓電平從-VDD下降至-2VDD。當(dāng)節(jié)點/23的電位下降至-2VDD時，PMOS晶體管/18的柵源間的電壓變成-VDD，PMOS晶體管/18遷移到導(dǎo)通狀態(tài)。
因節(jié)點/17的電壓電平是-VDD，故節(jié)點/22的電壓電平也變成-VDD。結(jié)果，因漏電流的原因，即使節(jié)點/22的電壓電平上升，也可以將節(jié)點/22的電壓補償至-VDD。
這里，PMOS晶體管/19的柵極與節(jié)點/22連接，因節(jié)點/22的電壓電平是-VDD，故PMOS晶體管/19截止。因此，即使節(jié)點/23的電壓電平從-VDD下降到-2VDD，也可以使節(jié)點/17的電壓電平維持在-VDD。
其次，在時刻t2，信號/P3D的電壓電平從-2VDD遷移至VDD。結(jié)果，NMOS晶體管/13的柵源間的電壓變成3VDD，從截止狀態(tài)遷移到導(dǎo)通狀態(tài)。從電容元件/14經(jīng)NMOS晶體管/13向節(jié)點/23流過負載電流。電容元件/14充電至-2VDD。但是，因考慮目前是穩(wěn)態(tài)下的工作，電容元件/14已充電，故沒有負載電流流過。通過使電容元件/14充電至-2VDD，可以從端子/1輸出-2VDD的電壓。
接著，在時刻t3，信號/P3D的電壓電平從VDD遷移至-2VDD。結(jié)果，NMOS晶體管/13的柵源間的電壓變成0V，從導(dǎo)通狀態(tài)遷移到截止狀態(tài)。結(jié)果，即使節(jié)點/23的電壓電平變化，端子/1的電壓電平也可以維持-2VDD。
在時刻t4，信號/P2的電壓電平從GND遷移至VDD。節(jié)點/23的電壓電平從-2VDD遷移至-VDD。對NMOS晶體管/13的柵極加-2VDD的電壓，NMOS晶體管/13變成截止狀態(tài)。因此，從端子/23經(jīng)NMOS晶體管/13向電容元件/14流過電流，端子/1的電壓電平不會上升。
在時刻t5，信號/P1的電壓電平從VDD遷移至GND。因電容元件/20充電至2VDD，故節(jié)點/22的電壓電平從-VDD遷移至-2VDD。結(jié)果，PMOS晶體管/19的柵源間的電壓變成-VDD，PMOS晶體管/19導(dǎo)通。節(jié)點/23經(jīng)PMOS晶體管/19與節(jié)點/17連接。
因此，從節(jié)點/17向節(jié)點/23流過負載電流，電容元件/9充電至2VDD。節(jié)點/23的電壓電平變成-VDD。但是，因目前考慮的是穩(wěn)態(tài)下的工作，電容元件/9已充電至2VDD，故節(jié)點/23的電壓電平不會發(fā)生變化。
此外，即使節(jié)點/22的電壓電平從-VDD遷移至-2VDD，PMOS晶體管/18也截止，所以，節(jié)點/17的電壓電平不會變化。
在時刻t6、t7，維持時刻t5的狀態(tài)。
在時刻t8，信號/P1的電壓電平從GND遷移至VDD。節(jié)點/22的電壓電平從-2VDD遷移至-VDD。PMOS晶體管/19的柵源間的電壓變成VDD，PMOS晶體管/19截止。
本實施方式的電壓發(fā)生電路因PMOS晶體管/18、/19交叉連接，故節(jié)點/17的電壓電平可以保持在-VDD。此外，節(jié)點/16的電壓電平的范圍是從0V到-VDD。因此，可以通過對NMOS晶體管/12柵極加-VDD的電壓使其截止。即使節(jié)點/16的電壓電平遷移至0V，NMOS晶體管/12的反向電壓也可以變成-VDD(節(jié)點/16的電壓)-0(節(jié)點/P3的電壓)＝-VDD。
此外，端子/1的電壓電平保持-2VDD，節(jié)點/23的電壓電平的范圍是從-VDD至-2VDD。因此，通過對柵極加-2VDD的電壓，可以使NMOS晶體管/13截止。當(dāng)節(jié)點/23的電壓電平遷移至-VDD時，NMOS晶體管/13的反向電壓從柵極電壓減去節(jié)點/23的電壓，變成-2VDD-(-VDD)＝-VDD。
因加在NMOS晶體管/12、/13上的反向電壓為-VDD，故可以防止由施加大的反向電壓引起的NMOS晶體管/12、/13的驅(qū)動能力的下降。
在以上的說明中，為了容易說明起見，說明了基準電壓是GND(0V)、信號/P2的電壓振幅是VDD的情況。一般，當(dāng)基準電壓是VR、信號/P2的電壓振幅是VW時，從端子/1輸出的輸出電壓V1可由V1＝VR-2VW表示。在圖7的例子中，因基準電壓是VR＝0V，電壓振幅是VW＝VDD，故輸出電壓是V1是-2VDD。
此外，在圖7中，電容元件/8、/9起供給負載電流的作用。因此，要求信號/P2具有電流驅(qū)動能力，所以，例如，信號/P2由LSI的主電源生成，設(shè)定高電平是VDD，低電平是0V。
再有，信號/P1、/P2的電壓電平不一定必須相等。此外，作為驅(qū)動電容元件/9、/20的信號，使用/P1、/P2，但如果和/P1、/P2有相同的相位關(guān)系，也可以輸入別的信號。
進而，通過增加單位電壓發(fā)生電路，可以產(chǎn)生更低的輸出電壓，而反向電壓卻不增大。
<實施方式6>
圖9是表示本實施方式的電壓發(fā)生電路的構(gòu)成的電路圖。
本實施方式的電壓發(fā)生電路將實施方式5中的由PMOS晶體管/10、/11和PMOS晶體管/18、/19構(gòu)成的交叉連接部分(參照圖7)替換成PMOS晶體管/11和PMOS晶體管/19。
而且，對PNMOS晶體管/11、/19的柵極施加和實施方式5相同的電壓電平的信號。具體地說，在實施方式5中，通過使/P1從VDD遷移至GND，對PMOS晶體管/11的柵極施加使其從0V遷移至-VDD的電壓。為此，在本實施方式中，按和信號/P1相同的相位，對PMOS晶體管/11的柵極輸入從0V遷移至-VDD的電壓電平信號/P1D。對PMOS晶體管/19的柵極也一樣，按和/P1相同的相位，輸入使電壓電平從-VDD遷移至-2VDD的信號/P1DD。
其余的構(gòu)成和實施方式5一樣，對同一構(gòu)成要素添加同一符號并省略重復(fù)說明。
首先，說明本實施方式的單位電壓發(fā)生電路CP1的構(gòu)成。
PMOS晶體管/11的漏極接地，源極在節(jié)點/16上與電容元件/8的一端和NMOS晶體管/12的源極連接。電容元件/8的另一端與端子/3連接，輸入信號/P2。PMOS晶體管/11的柵極與端子/25連接，端子/25輸入信號/P1D。
NMOS晶體管/12的漏極在節(jié)點/17上與電容元件/21的一端和PMOS晶體管/19的漏極連接。電容元件/21的另一端接地。MMOS晶體管/12的柵極與端子/4連接，端子/4輸入信號/P3。
其次，說明單位電壓發(fā)生電路CP2的構(gòu)成。
PMOS晶體管/19的源極在節(jié)點/23上與NMOS晶體管/13的源極和電容元件/9的一端連接。電容元件/9的另一端與端子/3D連接，向端子/3D輸入信號/P2。PMOS晶體管/19的柵極與端子/26連接，向端子/26輸入信號/P1DD。
NMOS晶體管/13的漏極與端子/1和電容元件/14的一端連接。電容元件/14的另一端接地。NMOS晶體管/13的柵極與端子/24連接。向端子/24輸入信號/P3D。
其次，說明本實施方式的電壓發(fā)生電路的工作。
圖10是用來說明本實施方式的電壓發(fā)生電路的工作的時序圖。分別示出信號/P1D、/P1DD、/P2、/P3和/P3D及節(jié)點/16、/17、/23的電壓波形。
為了容易說明起見，在下面的說明中，說明從端子/1輸出-2VDD的電壓的無負載時的穩(wěn)態(tài)下的工作。
在無負載時的穩(wěn)態(tài)下，電容元件/8以端子/3的電壓為基準充電至電壓-VDD。電容元件/21以GND為基準充電至-VDD。此外，電容元件/9以端子/3D的電壓為基準充電至-2VDD。電容元件/14以GND為基準充電至-2VDD。
再有，圖10示出1個周期的信號。
首先，說明單位電壓發(fā)生電路CP1的工作。
首先，在時刻t1，信號/P2的電壓電平從電壓VDD下降至0V。這時，節(jié)點/16的電位從0V下降至-VDD。
此外，0V的信號/P1D從端子/25輸入給PMOS晶體管/11的柵極。PMOS晶體管/11的柵源間的電壓變成VDD，PMOS晶體管/11保持截止狀態(tài)。因此，經(jīng)PMOS晶體管/11從GND向節(jié)點/16流過漏電流，節(jié)點/16的電壓電平不會上升。
其次，在時刻t2，信號/P3的電壓電平從-VDD遷移至VDD。NMOS晶體管/12的柵源間的電壓變成2VDD，從截止狀態(tài)遷移到導(dǎo)通狀態(tài)。從電容元件/21經(jīng)NMOS晶體管/12向電容元件/8流過負載電流。而且，電容元件/21充電至-VDD。但是，因考慮是穩(wěn)態(tài)下的工作，電容元件/21已充電至-VDD，故沒有負載電流流過。
在時刻t3，信號/P3的電壓電平從VDD遷移至-VDD。結(jié)果，NMOS晶體管/12的柵源間的電壓變成0V，從導(dǎo)通狀態(tài)遷移到截止狀態(tài)。即使節(jié)點/16的電壓電平變化，節(jié)點/17的電壓電平也可以維持-VDD。
在時刻t4，信號/P2的電壓電平從0V遷移至VDD。接著節(jié)點/16的電壓電平從-VDD遷移至0V。這時，向NMOS晶體管/12的柵極輸入電壓電平為-VDD的信號/P3D。所以，因NMOS晶體管/12變成截止狀態(tài)，故從節(jié)點/16經(jīng)NMOS晶體管/12向節(jié)點/17流過電流，節(jié)點/17的電壓電平不會上升。
在時刻t5，信號/P1D的電壓電平從GND遷移至-VDD。因電容元件/8充電至-VDD，故PMOS晶體管/11的柵源間的電壓變成-VDD，PMOS晶體管/11導(dǎo)通。節(jié)點/16經(jīng)PMOS晶體管/11接地。因此，從接地/16向GND流過負載電流，電容元件/8充電至-VDD，節(jié)點/16的電壓電平變成0V。但是，因目前考慮的是穩(wěn)態(tài)下的工作，電容元件/8已充電至-VDD，故節(jié)點/16的電壓電平不會發(fā)生變化。
在時刻t6、t7，維持時刻t5的狀態(tài)。
在時刻t8，信號/P1D的電壓電平從-VDD遷移至0V。PMOS晶體管/11的柵源間的電壓變成0V，PMOS晶體管/11截止。
其次，說明單位電壓發(fā)生電路/CP2的工作。
在時刻t1，當(dāng)信號/P2從VDD下降至GND時，節(jié)點/23的電位從-VDD下降至-2VDD。
這里，在時刻t1，輸入PMOS晶體管/19的柵極的信號/P1DD的電壓電平是-VDD。因PMOS晶體管/19的柵源間的電壓變成VDD故PMOS晶體管/19截止。因此，從節(jié)點/17經(jīng)PMOS晶體管/19向節(jié)點/23流過負載電流，節(jié)點/23的電壓電平不會上升。
在時刻t2，信號/P3D的電壓電平從-2VDD遷移至VDD。結(jié)果，NMOS晶體管/13的柵源間的電壓變成3VDD，從截止狀態(tài)遷移到導(dǎo)通狀態(tài)。從電容元件/14經(jīng)NMOS晶體管/13向接地/23流過負載電流。電容元件/14充電至-2VDD。但是，因考慮目前是無負載時的穩(wěn)態(tài)下的工作，電容元件/14已充電，故沒有負載電流流過。通過使電容元件/14充電-2VDD，從端子/1輸出-2VDD的電壓。
其次，在時刻t3，信號/P3D的電壓電平從VDD遷移至-2VDD。結(jié)果，NMOS晶體管/13的柵源間的電壓變成0V，從導(dǎo)通狀態(tài)遷移到截止狀態(tài)。即使節(jié)點/23的電壓電平變化，端子/1的電壓電平也可以維持-2VDD。
接著，在時刻t4，節(jié)點/23的電壓電平從-2VDD遷移至-VDD。對NMOS晶體管/13的柵極加-2VDD的電壓，NMOS晶體管/13變成截止狀態(tài)。因此，從端子/23經(jīng)NMOS晶體管/13向端子/1流過電流，端子/1的電壓電平不會上升。
在時刻t5，信號/P1DD的電壓電平從-VDD遷移至-2VDD。因電容元件/9充電至-2VDD，故PMOS晶體管/19的柵源間的電壓變成-VDD，PMOS晶體管/19導(dǎo)通。節(jié)點/23經(jīng)PMOS晶體管/19與節(jié)點/17連接。因此，通常，從節(jié)點/23向節(jié)點/17流過負載電流，電容元件/9充電至-2VDD，節(jié)點/23的電壓電平變成-VDD。但是，因目前考慮的是穩(wěn)態(tài)下的工作，電容元件/9已充電至-2VDD，故節(jié)點/23的電壓電平不會發(fā)生變化。
在時刻t6、t7，維持時刻t5的狀態(tài)。
在時刻t8，信號/P1DD的電壓電平從-2VDD遷移至-VDD。PMOS晶體管/19的柵源間的電壓變成0V，PMOS晶體管/19截止。
因本實施方式像以上那樣構(gòu)成，故和實施方式5一樣，加在NMOS晶體管/12、/13上的反向電壓可以為VDD。因此，可以防止由施加大的反向電壓引起的NMOS晶體管/12、/13的驅(qū)動能力的下降。
此外，在本實施方式中，因沒有使用交叉連接故與實施方式5相比，電路構(gòu)成簡單。
<實施方式7>
圖11是表示本實施方式的電壓發(fā)生電路的構(gòu)成的電路圖。本實施方式的電壓發(fā)生電路將實施方式6中的PMOS晶體管/11、/19替換成NMOS晶體管/11D、/19D。而且，NMOS晶體管/11D的柵極輸入信號/P1D，NMOS晶體管/19D的柵極輸入信號/P1DD。其余的構(gòu)成和圖9一樣，對同一構(gòu)成要素添加同一符號并省略重復(fù)的說明。
此外，本實施方式的電壓發(fā)生電路的工作因和實施方式6一樣，故省略其說明。
在本實施方式中，使用NNOS晶體管/19D代替PMOS晶體管/19(參照圖6)。結(jié)果，可以對NMOS晶體管/19D的柵極輸入H電平是VDD、L電平是-2VDD的信號。因此，NMOS晶體管/19D在導(dǎo)通狀態(tài)下，其柵源間的電壓的大小變成2VDD。與實施方式6的PMOS晶體管/19導(dǎo)通時的柵源間的電壓的大小是VDD的情況相比，可以增大導(dǎo)通電流。
<實施方式8>
圖12是表示本實施方式的電壓發(fā)生電路的構(gòu)成的電路圖。本實施方式是將多個(在圖例中是n個)單位電壓發(fā)生電路/CP1～/CPn級聯(lián)連接的結(jié)構(gòu)。
單位電壓發(fā)生電路/CP1的構(gòu)成如下。PMOS晶體管/TP1的漏極接地，源極在節(jié)點/N11上與NMOS晶體管/TN1的源極和電容元件/C11的一端連接。電容元件/C11的另一端與端子/31連接，端子/31輸入信號/P2。PMOS晶體管/TP1的柵極與端子/51連接，端子/51輸入信號/P11。
NMOS晶體管/TN1的漏極在節(jié)點/21上與PMOS晶體管/TP2的漏極和電容元件/C21的一端連接。電容元件/C21的另一端接地。NMOS晶體管/TN1的柵極與端子/41連接，輸入信號/P31。
其次，說明級聯(lián)連接在單位電壓發(fā)生電路/CP1上的單位電壓發(fā)生電路/CP2的結(jié)構(gòu)。PMOS晶體管/TP2的漏極與節(jié)點/N21連接，源極在節(jié)點/N12上與NMOS晶體管/TN2的源極和電容元件/C12的一端連接。電容元件/C12的另一端與端子/32連接，端子/32輸入信號/P2。
PMOS晶體管/TP2的柵極與端子/52連接，端子/52輸入信號/P12。NMOS晶體管/TN2的漏極在節(jié)點/N22上與PMOS晶體管TP3(未圖示)的漏極和電容元件/C22的一端連接。電容元件/C22的另一端接地。NMOS晶體管/TN2的柵極與端子/42連接，輸入信號/P32。
以下，具有同樣構(gòu)成的單位電壓發(fā)生電路/CP3～/CPn-1(未圖示)被級聯(lián)連接。接著，第n個單位電壓發(fā)生電路/CPn與單位電壓發(fā)生電路/CPn-1(未圖示)連接。PMOS晶體管/TPn的漏極在節(jié)點N1n上與NMOS晶體管/TNn的源極和電容元件/C1n的一端連接。電容元件/C1n的另一端與端子/3n連接，端子/3n輸入信號/P2。
PMOS晶體管/TPn的柵極與端子/5n連接，端子/5n輸入信號/P1n。NMOS晶體管/TNn的漏極在節(jié)點N2n上與電容元件/C2n的一端連接。電容元件/C2n的另一端接地。NMOS晶體管/TNn的柵極與端子/4n連接，輸入信號/P3n。節(jié)點/N2n與端子/1連接。
信號/P11、/P31、/P12、/P32分別與實施方式6的信號/P1D、/P3、/P1DD、/P3D對應(yīng)，是和它們同相位、同一電壓電平的信號。
此外，單位電壓發(fā)生電路/CPn的端子/5n輸入和信號/P1D同相位、L電平是-nVDD、H電平是-(n-1)VDD的信號。
端子/4n輸入L電平是-nVDD、H電平是VDD的信號。
此外，在穩(wěn)態(tài)下，電容元件/C11充電至電壓-VDD，電容元件/C21充電至電壓-VDD。進而，電容元件/C12充電至電壓-2VDD，電容元件/C22充電至-2VDD。此外，電容元件/C1n充電至-nVDD，電容元件C2n充電至-nVDD。
單位電壓發(fā)生電路/CP1～/CPn各自的工作和在實施方式5中說明了的工作同樣，故省略其說明。
單位電壓發(fā)生電路/CP1使節(jié)點/N21的電壓電平為-VDD。單位電壓發(fā)生電路/CP2接收從節(jié)點/21輸入的電壓-VDD，使節(jié)點/N22的電壓電平為-2VDD。同樣，單位電壓發(fā)生電路/CPn接收電壓-(n-1)VDD，使節(jié)點/N2n的電壓電平為-nVDD，再從端子/1輸出。
在本實施方式中，各MOS晶體管的反向電壓是VDD。因此，在本實施方式中，通過級聯(lián)連接n個單位電壓發(fā)生電路，可以產(chǎn)生-nVDD的電壓，而使加在晶體管上的反向電壓保持在VDD。
再有，本實施方式具有將n個實施方式6所示的單位電壓發(fā)生電路級聯(lián)連接的結(jié)構(gòu)，但也可以構(gòu)成為將n個實施方式7所示的單位電壓發(fā)生電路級聯(lián)連接。此外，也可以將實施方式6和7的結(jié)構(gòu)組合起來構(gòu)成。
權(quán)利要求
1.一種將多個單位電壓發(fā)生電路級聯(lián)連接的電壓發(fā)生電路，其特征在于，上述單位電壓發(fā)生電路具備具有一個輸入輸入電壓的端子的第1場效應(yīng)晶體管；一端連接到上述第1場效應(yīng)晶體管的另一個端子上的第1電容元件；一個端子連接到上述第1電容元件的一端上的第2場效應(yīng)晶體管；以及一端連接到輸出輸出電壓的上述第2場效應(yīng)晶體管的另一個端子上的第2電容元件。
2.權(quán)利要求1記載的電壓發(fā)生電路，其特征在于上述第1場效應(yīng)晶體管的極性和上述第2場效應(yīng)晶體管的極性是同一導(dǎo)電類型。
3.權(quán)利要求1記載的電壓發(fā)生電路，其特征在于上述第1場效應(yīng)晶體管的極性和上述第2場效應(yīng)晶體管的極性是相反導(dǎo)電類型。
4.權(quán)利要求1記載的電壓發(fā)生電路，其特征在于上述多個單位電壓發(fā)生電路包括上述第1場效應(yīng)晶體管的極性和上述第2場效應(yīng)晶體管的極性是同一導(dǎo)電類型的第1單位電壓發(fā)生電路；以及上述第1場效應(yīng)晶體管的極性和上述第2場效應(yīng)晶體管的極性是相反導(dǎo)電類型的第2單位電壓發(fā)生電路。
5.權(quán)利要求1至4中任何一項記載的電壓發(fā)生電路，其特征在于還具備與上述第1場效應(yīng)晶體管交叉連接的第3場效應(yīng)晶體管。
6.權(quán)利要求1記載的電壓發(fā)生電路，其特征在于上述第2電容元件的另一端連接到供給規(guī)定電壓的端子上。
7.一種電壓發(fā)生電路，其特征在于，具備具有一個輸入輸入電壓的端子的第1場效應(yīng)晶體管；一端連接到上述第1場效應(yīng)晶體管的另一個端子上的第1電容元件；一個端子連接到上述第1電容元件的一端上的第2場效應(yīng)晶體管；一端連接到輸出輸出電壓的上述第2場效應(yīng)晶體管的另一個端子上的第2電容元件；以及與上述第1場效應(yīng)晶體管交叉連接的第3場效應(yīng)晶體管。
全文摘要
本發(fā)明提供一種電壓發(fā)生電路，通過減小施加在薄膜晶體管上的反向電壓，減小薄膜晶體管的導(dǎo)通電流隨時間經(jīng)過的劣化。使PMOS晶體管(12)的源極連接到電壓從VDD變化到2VDD的節(jié)點(16)上。而且，使其漏極在節(jié)點(17)上與交叉連接的NMOS晶體管(18、19)的漏極連接。此外，將已充電至2VDD的電容元件(20、9)的各一端分別連接到NMOS晶體管(18、19)的源極上。節(jié)點(17)的電壓通過交叉連接的NMOS晶體管(18、19)保持一定(2VDD)，而與從電容元件(9、20)的另一端輸入的信號無關(guān)。通過對PMOS晶體管(12)的柵極加2VDD的電壓，可以使其成為截止狀態(tài)。結(jié)果，可以使PMOS晶體管(12)的反向電壓(截止狀態(tài)下柵源間的電壓)不超過VDD。
文檔編號H02M3/04GK1750371SQ200510104050
公開日2006年3月22日 申請日期2005年9月14日 優(yōu)先權(quán)日2004年9月14日
發(fā)明者飛田洋一 申請人:三菱電機株式會社