帶有完全自對準的發(fā)射極-硅的BiMOS器件及其制造方法
【專利摘要】本發(fā)明公開帶有完全自對準的發(fā)射極?硅的BiMOS器件及其制造方法。實施例提供用于制造雙極結(jié)型晶體管的方法。所述方法包括提供第一傳導類型的襯底和布置在所述襯底上的層堆疊，其中層堆疊包括布置在所述襯底的表面區(qū)上的第一隔離層、布置在第一隔離層上的犧牲層以及布置在犧牲層上的第二隔離層，其中層堆疊包括通過第二隔離層、犧牲層和第一隔離層直到襯底的表面區(qū)形成在層堆疊中的窗口。所述方法進一步包括在層堆疊的窗口之內(nèi)的襯底上提供第一半導體類型的集電極層。所述方法進一步包括在層堆疊的窗口之內(nèi)的集電極層上提供第二半導體類型的基極層。所述方法進一步包括在層堆疊的窗口之內(nèi)的基極層上提供發(fā)射極層或包括發(fā)射極層的發(fā)射極層堆疊。
【專利說明】
帶有完全自對準的發(fā)射極-括的B i MOS器件及其制造方法
技術(shù)領(lǐng)域
[0001] 實施例設(shè)及用于制造雙極結(jié)型晶體管的方法。進一步的實施例設(shè)及用于制造 BiMOS器件(BiMOS是把雙極結(jié)型晶體管和MOS器件(MOS=金屬-氧化物-半導體)集成在一個 單個集成電路器件中的半導體技術(shù)）的方法。進一步的實施例設(shè)及BiMOS器件。一些實施例 設(shè)及特征為帶有有利的垂直尺寸的完全自對準的發(fā)射極-娃的BiCMOS結(jié)構(gòu)(BiCMOS是把雙 極結(jié)型晶體管和CMOS晶體管(CMOS=互補金屬-氧化物-半導體)集成在一個單個集成電路器 件中的半導體技術(shù)）。
【背景技術(shù)】
[0002] 在其中相對于集電極和基極W自對準的方式制造發(fā)射極的常見的BiCMOS架構(gòu)中， 依靠鑲嵌工藝(damascene process)使發(fā)射極娃圖案化。然而，所述工藝流程不可避免地導 致發(fā)射極娃的上部邊緣被置于CMOS柵極的上部邊緣W上。由于較長的饋線長度，運導致發(fā) 射極電阻的增加，運對雙極器件的切換頻率具有負面影響。
[0003] 到目前為止，通過在GC形貌(GC=柵極導體)上停止的多晶CMP工藝(CMP=化學機械 拋光)來使發(fā)射極圖案化。運導致在晶片邊緣處的圖案破壞，W及發(fā)射極高度對在各種布局 當中的多于±30 nm的特定布局（占據(jù)密度、圍繞物)的強烈依賴關(guān)系。
[0004] 因此，將期望具有允許（大體上）獨立于BiMOS器件的MOS器件的柵極高度來調(diào)整 BiMOS器件的雙極結(jié)型晶體管的發(fā)射極高度的用于制造BiMOS器件的概念。

【發(fā)明內(nèi)容】

[0005] 實施例提供用于制造雙極結(jié)型晶體管的方法。所述方法包括提供第一傳導類型的 襯底和布置在所述襯底上的層堆疊，其中層堆疊包括布置在所述襯底的表面區(qū)上的第一隔 離層、布置在第一隔離層上的犧牲層W及布置在犧牲層上的第二隔離層，其中層堆疊包括 通過第二隔離層、犧牲層和第一隔離層直到襯底的表面區(qū)而形成在層堆疊中的窗口。所述 方法進一步包括在層堆疊的窗口之內(nèi)的襯底上提供第一半導體類型的集電極層。所述方法 進一步包括在層堆疊的窗口之內(nèi)的集電極層上提供第二半導體類型的基極層。所述方法進 一步包括在層堆疊的窗口之內(nèi)的基極層上提供發(fā)射極層或包括發(fā)射極層的發(fā)射極層堆疊， 使得獲得層堆疊的窗口的過量填注，其中發(fā)射極層具有第一半導體類型。所述方法進一步 包括選擇性移除發(fā)射極層或發(fā)射極層堆疊至少直到第二隔離層。
[0006] 進一步的實施例提供用于在相同襯底上制造 BiMOS器件（即，雙極結(jié)型晶體管和 MOS器件）的方法。所述方法包括提供第一傳導類型的襯底。所述方法進一步包括在襯底的 表面區(qū)上提供MOS器件。所述方法進一步包括提供層堆疊，其中所述層堆疊被布置在所述襯 底的表面區(qū)上并且在MOS器件上的MOS區(qū)中，其中所述層堆疊包括布置在所述襯底的表面區(qū) 上并且在MOS器件上的MOS區(qū)中的第一隔離層、布置在第一隔離層上的犧牲層和布置在犧牲 層上的第二隔離層，其中層堆疊包括在不同于MOS區(qū)的雙極區(qū)中的通過第二隔離層、犧牲層 和第一隔離層直到襯底的表面區(qū)形成在層堆疊中的窗口。所述方法進一步包括在層堆疊的 窗口之內(nèi)的襯底上提供第一半導體類型的集電極層。所述方法進一步包括在層堆疊的窗口 之內(nèi)的集電極層上提供第二半導體類型的基極層。所述方法進一步包括在層堆疊的窗口之 內(nèi)的基極層上提供發(fā)射極層或包括發(fā)射極層的發(fā)射極層堆疊，使得獲得層堆疊的窗口的過 量填注并且使得發(fā)射極層或發(fā)射極層堆疊也在MOS區(qū)中被布置在第二隔離區(qū)域中，其中發(fā) 射極層具有第一半導體類型。所述方法進一步包括在雙極區(qū)和MOS區(qū)中選擇性移除發(fā)射極 層或發(fā)射極層堆疊至少直到第二隔離層。
[0007] 進一步的實施例提供BiMOS器件。所述BiMOS器件包括第一傳導類型的襯底、布置 在MOS區(qū)中的襯底的表面區(qū)上的MOS器件、布置在襯底的表面區(qū)上并且在MOS區(qū)中的MOS器件 上的層堆疊。層堆疊包括布置在襯底的表面區(qū)上并且在MOS器件上的MOS區(qū)中的第一隔離 層、布置在第一隔離層上的犧牲層W及布置在犧牲層上的第二隔離層。進一步地，層堆疊包 括在不同于MOS區(qū)的雙極區(qū)中的通過第二隔離層、犧牲層和第一隔離層直到襯底的表面區(qū) 形成在層堆疊中的窗口。進一步地，BiMOS器件包括布置在雙極區(qū)中的襯底的表面區(qū)上的雙 極結(jié)型晶體管，其中雙極結(jié)型晶體管包括布置在層堆疊的窗口之內(nèi)的襯底上的第一半導體 類型的集電極層、布置在層堆疊的窗口之內(nèi)的集電極層上的第二半導體類型的基極層W及 布置在層堆疊的窗口之內(nèi)的基極層上的發(fā)射極層或包括發(fā)射極層的發(fā)射極層堆疊，其中發(fā) 射極層具有第一半導體類型。由此，在襯底的表面區(qū)與雙極結(jié)型晶體管的發(fā)射極層或發(fā)射 極層堆疊的上部區(qū)之間的距離小于在襯底的表面區(qū)與在MOS區(qū)中的犧牲層的上部表面區(qū)之 間的距離。
【附圖說明】
[0008] 參考附圖在本文中描述本發(fā)明的實施例。
[0009] 圖1示出根據(jù)實施例的用于制造雙極結(jié)型晶體管的方法的流程圖； 圖2a示出根據(jù)實施例的在提供襯底W及布置在襯底上的層堆疊之后的雙極結(jié)型晶體 管的示意性橫截面視圖； 圖2b示出根據(jù)進一步的實施例的在提供襯底W及布置在襯底上的層堆疊之后的雙極 結(jié)型晶體管的示意性橫截面視圖； 圖2c示出根據(jù)進一步實施例的在提供襯底W及布置在襯底上的層堆疊之后的雙極結(jié) 型晶體管的示意性橫截面視圖； 圖2d示出根據(jù)實施例的在移除在圖2b和2c中示出的頂層之后的雙極結(jié)型晶體管的示 意性橫截面視圖。 圖2e示出根據(jù)實施例的在層堆疊的窗口之內(nèi)的集電極層上提供第二半導體類型的基 極層之后的雙極結(jié)型晶體管的示意性橫截面視圖； 圖2f示出根據(jù)實施例的在層堆疊的窗口的側(cè)壁上提供間隔部之后的雙極結(jié)型晶體管 的示意性橫截面視圖； 圖2g示出根據(jù)實施例的在層堆疊的窗口之內(nèi)的基極層上提供包括發(fā)射極層的發(fā)射極 層堆疊使得獲得層堆疊的窗口的過量填注之后的雙極結(jié)型晶體管的示意性橫截面視圖； 圖化示出根據(jù)實施例的在選擇性移除發(fā)射極層或發(fā)射極層堆疊至少直到第二隔離層 之后的雙極結(jié)型晶體管的示意性橫截面視圖； 圖3示出根據(jù)實施例的用于制造 BiMOS器件的方法的流程圖； 圖4a示出根據(jù)實施例的在雙極區(qū)中和在MOS區(qū)中選擇性移除發(fā)射極層或發(fā)射極層堆疊 至少直到第二隔離層之前的BiMOS器件的示意性橫截面視圖； 圖4b示出根據(jù)實施例的在雙極區(qū)中和在MOS區(qū)中選擇性移除發(fā)射極層或發(fā)射極層堆疊 至少直到第二隔離層之后的BiMOS器件的示意性橫截面視圖； 圖4c示出根據(jù)實施例的最終BiMOS器件的示意性橫截面視圖； 圖5a示出根據(jù)實施例的在層堆疊的窗口之內(nèi)的基極層上提供包括發(fā)射極層的發(fā)射極 層堆疊，使得獲得層堆疊的窗口的過量填注并且使得發(fā)射極層堆疊也在MOS區(qū)中被布置在 第二隔離層上之后的BiMOS器件的示意性橫截面視圖； 圖5b在圖中示出針對250 nm的發(fā)射極寬度的由共形沉積引起的凹陷與沉積厚度的比 例（凹陷/沉積(d i VO t/d巧））； 圖5c(包括圖5C-1和圖5C-2)在表中示出作為沉積的娃厚度和發(fā)射極寬度的函數(shù)的凹 陷深度(相對凹陷深度和絕對凹陷深度）； 圖6a示出BiMOS器件的雙極區(qū)的掃描電子顯微鏡圖像； 圖6b示出BiMOS器件的雙極區(qū)的掃描電子顯微鏡圖像； 圖6c示出BiMOS器件的MOS區(qū)的掃描電子顯微鏡圖像 圖7a示出帶有新的電介質(zhì)堆疊的BiMOS器件的MOS區(qū)的掃描電子顯微鏡圖像。 圖7b示出在CMOS柵極形貌上的傳統(tǒng)沉積的臺階覆蓋的掃描電子圖像。
[0010] 相等或等同元件或者帶有相等或等同功能性的元件在下面的描述中由相等或等 同的參考數(shù)字來表示。
【具體實施方式】
[0011] 圖1示出用于制造雙極結(jié)型晶體管(BJT)的方法10的流程圖。方法包括提供第一傳 導類型的襯底W及布置在襯底上的層堆疊的步驟12,其中所述層堆疊包括布置在襯底的表 面區(qū)上的第一隔離層、布置在第一隔離層上的犧牲層W及布置在犧牲層上的第二隔離層， 其中所述層堆疊包括通過第二隔離層、犧牲層和第一隔離層直到襯底的表面區(qū)而形成在層 堆疊中的窗口。所述方法進一步包括在層堆疊的窗口之內(nèi)的襯底上提供第一半導體類型的 集電極層的步驟14。所述方法進一步包括在層堆疊的窗口之內(nèi)的集電極層上提供第二半導 體類型的基極層的步驟16。所述方法進一步包括在層堆疊的窗口之內(nèi)的基極層上提供發(fā)射 極層或包括發(fā)射極層的發(fā)射極層堆疊，使得獲得層堆疊的窗口的過量填注的步驟18,其中 所述發(fā)射極層具有第一半導體類型。所述方法進一步包括選擇性移除發(fā)射極層或發(fā)射極層 堆疊至少直到第二隔離層的步驟20。
[0012] 在下面，關(guān)于示出在用于制造雙極結(jié)型晶體管的方法10的不同步驟之后的雙極結(jié) 型晶體管的示意性橫截面視圖的圖2a至化來具體描述用于制造雙極結(jié)型晶體管的方法10。
[0013] 圖2a示出在提供襯底102和布置在襯底102上的層堆疊104之后的雙極結(jié)型晶體管 100的示意性橫截面視圖。襯底102能夠具有第一傳導類型。層堆疊104能夠包括布置在襯底 102的表面區(qū)108上的第一隔離層106、布置在第一隔離層106上的犧牲層110 W及布置在犧 牲層110上的第二隔離層112。層堆疊104能夠包括通過第二隔離層112、犧牲層110和第一隔 離層106直到襯底102的表面區(qū)108形成在層堆疊104中的窗口 114。
[0014] 觀察到如在本文中使用的表達"布置在…上"可W指代第一層(例如，第一隔離層 106)被直接布置在第二層(例如，襯底102)上，即在第一層與第二層之間沒有第=層。然而 如在本文中使用的表達"布置在…上"還可W指代第=層被布置在第一層(例如，第一隔離 層106)與第二層(例如，襯底102)之間。
[0015] 第一隔離層106和第二隔離層112中的至少一個能夠包括小于9的相對介電常數(shù)。 根據(jù)示例性實施方式，第一隔離層106和第二隔離層112當中的至少一個能夠包括小于7的 相對介電常數(shù)。當犧牲層是SiN(氮化娃)層時，第一隔離層106和/或第二隔離層112的相對 介電常數(shù)可W被選擇為小于7。進一步地，第一隔離層106和第二隔離層112當中的至少一個 能夠包括小于4.5的相對介電常數(shù)。例如，第一隔離層106和第二隔離層112當中的至少一個 能夠是包括4.3的相對介電常數(shù)的Si化(二氧化娃)層。
[0016] 因此，如在圖2a中所指示的那樣，第一隔離層能夠是第一 Si化層，其中第二隔離層 能夠是第二Si化層。由此第一隔離層106和第二隔離層112當中的至少一個能夠是皿P Si02 層(皿P=高密度等離子體），即使用高密度等離子體工藝制造的Si02層。
[0017] 圖化示出根據(jù)進一步的實施例的在提供襯底102W及布置在襯底102上的層堆疊 104之后的雙極結(jié)型晶體管100的示意性橫截面視圖。與圖2a相比，層堆疊104可W可選擇地 進一步包括布置在第二隔離層112上的頂層(或頂掩模）120。頂層120例如能夠是SiN層(或 Si師更掩模）。由此，窗口 114能夠也通過頂層120形成在層堆疊104中。
[0018] 圖2c示出根據(jù)進一步實施例的在提供襯底102和布置在襯底102上的層堆疊104之 后的雙極結(jié)型晶體管100的示意性橫截面視圖。與圖2a相比，層堆疊104可W可選擇地進一 步包括布置在第二隔離層112上的頂層(或頂掩模)120。頂層120例如能夠是碳層(或碳硬掩 模）。能夠使用化學氣相沉積(CVD)來制造碳層。由此，窗口 114能夠也通過頂層120形成在層 堆疊104中。
[0019] 如在圖化和2c中指示的那樣，第一隔離106和第二隔離層112可W包括相對于犧牲 層110和可選擇的頂層120的拉回（pul化ack)。例如，如已經(jīng)提到的那樣，第一隔離層106和 第二隔離層112能夠是Si化層，其中在那個情況下可W使用HF刻蝕工藝(HF=氨氣酸)來獲得 所述拉回。
[0020] 圖2d示出在移除示出在圖2b和圖2c中示出的頂層120之后的雙極結(jié)型晶體管100 的示意性橫截面視圖。如關(guān)于圖化和2c所討論的那樣，頂掩模120能夠分別是Si師更掩?；?碳硬掩模。能夠例如通過頂SiN RTCVD(RTCVD=快速熱化學氣相沉積）SiN(在HFEG(HFEG=氨 氣乙二醇(HFEG)中的快速刻蝕或者通過假SiN LPCVD化PCVD=低壓化學氣相沉積）（在HFEG 中的緩慢刻蝕)來移除Si師g掩模。能夠在Si化拉回之后通過由化(氧氣)等離子體進行的無 損剝離或者通過干法和/或濕法刻蝕工藝來移除(CVD)碳硬掩模(作為掩模層）。
[0021] 如在圖2d中示出的那樣，形成在層堆疊104中的窗口 114能夠包括在第一隔離層 106之間的第一區(qū)域122和在第二隔離層112之間的第二區(qū)域124當中的至少一個中的梯形 形式。在圖2d中，層堆疊104的窗口 114包括在第一隔離層106之間的第一區(qū)域122中的梯形 形式和在第二隔離層112之間的第二區(qū)域124中的梯形形式兩者。由此，在第一隔離層之間 的第一區(qū)域122的梯形形式的兩個底邊中的較短的一個能夠面向犧牲層110。相似地，在第 二隔離層之間的第二區(qū)域124的梯形形式的兩個底邊中的較短的一個能夠面向犧牲層110。
[0022] 換言之，面向?qū)佣询B104的窗口 114的第一隔離層106和第二隔離層112當中的至少 一個的側(cè)面能夠至少部分變圓或弄斜(變尖）。由此，第一隔離層106和第二隔離層112當中 的至少一個的側(cè)面能夠至少部分變圓或弄斜，使得窗口 114的開口朝向犧牲層110小于朝向 襯底102的表面區(qū)108或第二隔離層112的上部表面區(qū)128。例如，第一隔離層106和第二隔離 層112當中的至少一個能夠是Si化層。在那種情況下，能夠依靠（或使用）高密度等離子體 (皿P)工藝(例如皿P Si〇2)來獲得至少部分變圓或弄斜的側(cè)面。
[0023] 進一步地，第一隔離層106和第二隔離層112當中的至少一個能夠包括具有第一刻 蝕率的第一隔離子層1〇6_1和112_1 W及具有不同于第一刻蝕率的第二刻蝕率的第二隔離 子層 106_2和 112_2。
[0024] 如已經(jīng)提到的那樣，第一隔離層106和第二隔離層112當中的至少一個能夠是Si化 層。在那種情況下，第一隔離子層1〇6_1和112_1能夠是HDP Si化子層，例如使用高密度等離 子體工藝制造的Si化層，其中第二隔離子層106_2和112_2能夠是共形Si化子層。由此，針對 第一隔離層106,第二隔離子層(共形Si化子層）106_2可W被布置在襯底102上，其中第一隔 離子層(HDP Si化子層）106_1可W被布置在第二隔離子層(共形Si化子層）106_2上。針對第 二隔離層112,第一隔離子層(HDP Si化子層）112_1可W被布置在犧牲層110上，其中第二隔 離子層(共形Si化子層）112_2可W被布置在第一隔離子層化DP Si化子層）112_1上。
[0025] 在圖2d中由從高到低的箭頭指示第一和第二Si化層106和112的漸變的濕法刻蝕 率。可W通過短時熱P冊S(PH0S=)或HFEG來獲得第一和/或第二隔離層106和112的至少部分 變圓或變尖。例如，可W通過稀HF濕法刻蝕或者通過干法刻蝕來獲得第一和/或第二隔離層 106和112的錐形。
[0026] 注意到在沒有在圖化和2c中示出的可選擇的頂層120的情況下也可W獲得層堆疊 104的W上描述的形狀。
[0027] 與圖2a相比，圖2d進一步示出在層堆疊104的窗口 140之內(nèi)的襯底102上提供的第 一半導體類型的集電極層130。例如，可W在層堆疊104的窗口 114之內(nèi)的襯底102上(并且在 第一隔離層106上)外延生長集電極層130。集電極層130能夠是娃集電極層。
[0028] 圖2e示出在層堆疊104的窗口 114之內(nèi)的集電極層130上提供第二半導體類型的基 極層132之后的雙極結(jié)型晶體管100的示意性橫截面視圖。例如，可W在層堆疊104的窗口 114之內(nèi)的集電極層130上外延生長基極層132?；鶚O層132能夠是SiGe(娃錯)層。因此，雙極 結(jié)型晶體管(BJT)IOO能夠是異質(zhì)結(jié)型雙極晶體管(皿T)。
[0029] 圖2f示出在層堆疊104的窗口 114的側(cè)壁上提供間隔部(發(fā)射極-基極間隔部）140 之后的雙極結(jié)型晶體管100的示意性橫截面視圖。間隔部140可W包括在層堆疊104的窗口 114的側(cè)壁上提供的Si化層142。可選地，間隔部可W進一步包括在Si化層142上提供的SiN層 144。
[0030] 圖2g示出在層堆疊 104的窗口 114之內(nèi)在基極層132上(并且在間隔部140上）提供 包括發(fā)射極層152的發(fā)射極層堆疊 150使得獲得層堆疊 104的窗口 114的過量填注之后的雙 極結(jié)型晶體管100的示意性橫截面視圖。發(fā)射極層152能夠具有第一半導體類型。
[0031] 提供發(fā)射極層堆疊150能夠包括在層堆疊104的窗口 114之內(nèi)的基極層132上生長 發(fā)射極層152W及在發(fā)射極層152上沉積可選擇的蓋層154。例如，能夠在基極層132上外延 生長發(fā)射極層。由此在圖2g中，用參考數(shù)字152'來指示發(fā)射極層152的單晶生長部分。蓋層 154能夠是多晶娃蓋層。能夠使用避免在多晶娃蓋層154中的空隙的工藝來沉積多晶娃蓋層 154。例如，LPCVD (LPCVD=低壓化學氣相沉積)能夠用于沉積多晶娃蓋層154。
[0032] 代替提供包括發(fā)射極152和蓋層154的發(fā)射極層堆疊150,還可能在層堆疊104的窗 口 114之內(nèi)的基極層132上(僅僅)提供發(fā)射極層152，使得獲得層堆疊104的窗口 114的過量 填注。
[0033] 如在圖2g中示出的那樣，發(fā)射極寬度(EW)能夠變尖W便避免接縫(seam)。
[0034] 圖化示出在選擇性移除發(fā)射極層152或發(fā)射極層堆疊150至少直到第二隔離層112 之后的雙極結(jié)型晶體管100的示意性橫截面視圖。如在圖化中指示的那樣，可選擇地，發(fā)射 極層152或發(fā)射極層堆疊150能夠被選擇性移除直到獲得在層堆疊104的窗口 114之內(nèi)的發(fā) 射極層152或發(fā)射極層堆疊150的過刻蝕，使得發(fā)射極層堆疊150或發(fā)射極層152的上部表面 區(qū)156低于第二隔離層112的上部表面區(qū)128。
[0035] 例如，能夠使用干法刻蝕工藝來選擇性移除發(fā)射極層152或發(fā)射極堆疊層150。自 然，也可W使用濕法刻蝕工藝。進一步地，刻蝕工藝可W是各向同性刻蝕工藝。換言之，帶有 端點的各向同性凹入能夠用于移除發(fā)射極層152或發(fā)射極層堆疊150。可選擇地，可W獲得 例如±15 nm的過刻蝕。例如，具有220 nm寬度的發(fā)射極可W具有在30 nm與80 nm之間的所 得到的高度。
[0036] 觀察到在本文中使用的表達"選擇性移除"意指(大體上)僅僅移除發(fā)射極層152或 發(fā)射極層堆疊 150,或者換言之，移除發(fā)射極層152或發(fā)射極層堆疊 150而不移除第二隔離層 112。
[0037] 第一半導體類型能夠是n型，即主要包括自由電子作為電荷載流子的半導體材料， 其中第二半導體類型能夠是P型，即主要包括自由空穴作為電荷載流子的半導體材料。
[0038] W上描述的用于制造雙極結(jié)型晶體管100的方法10能夠有利地用于制造 BiMOS器 件。BiMOS是在一個單個集成電路器件中集成雙極結(jié)型晶體管和MOS器件(MOS=金屬-氧化 物-半導體)(例如，MOS晶體管）的半導體技術(shù)。
[0039] 圖3示出用于在相同襯底上制造BiMOS晶體管器件（即，雙極結(jié)型晶體管和MOS器件 (例如，MOS晶體管））的方法30的流程圖。所述方法包括提供第一傳導類型的襯底的步驟32。 所述方法進一步包括在襯底的表面區(qū)上提供MOS器件(例如，MOS晶體管、MOS電阻器或電容 器)的步驟34。所述方法進一步包括提供層堆疊的步驟36,其中層堆疊被布置在襯底的表面 區(qū)上并且在MOS器件上的MOS區(qū)中，其中層堆疊包括布置在襯底的表面區(qū)上并且在MOS器件 上的MOS區(qū)中的第一隔離層、布置在第一隔離層上的犧牲層和布置在犧牲層上的第二隔離 層，其中層堆疊包括在不同于MOS區(qū)的雙極區(qū)中的通過第二隔離層、犧牲層和第一隔離層直 到襯底的表面區(qū)形成在層堆疊中的窗口。所述方法進一步包括在層堆疊的窗口之內(nèi)的襯底 上提供第一半導體類型的集電極層的步驟38。所述方法進一步包括在層堆疊的窗口之內(nèi)的 集電極層上提供第二半導體類型的基極層的步驟40。所述方法進一步包括步驟42:在層堆 疊的窗口之內(nèi)的基極層上提供發(fā)射極層或包括發(fā)射極層的發(fā)射極層堆疊，使得獲得層堆疊 的窗口的過量填注并且使得發(fā)射極層或發(fā)射極層堆疊也在MOS區(qū)中被布置在第二隔離區(qū)域 上，其中發(fā)射極層具有第一半導體類型。方法進一步包括在雙極區(qū)和MOS區(qū)中選擇性移除發(fā) 射極層或發(fā)射極層堆疊至少直到第二隔離層的步驟44。
[0040] 隨后，假設(shè)MOS器件是MOS晶體管。然而，MOS器件也能夠是與MOS晶體管相比導致相 同或相似形貌的電阻器或電容器。
[0041] 在下面，關(guān)于示出在用于制造BiMOS器件的方法30的不同步驟之后的BiMOS器件的 示意性橫截面視圖的圖4a至4c來具體描述用于制造BiMOS器件的方法30。
[0042] 圖4a示出在雙極區(qū)中和在MOS區(qū)中選擇性移除發(fā)射極層152或發(fā)射極層堆疊150至 少直到第二隔離層112之前的BiMOS器件200的示意性橫截面視圖。
[0043] 進一步地，圖4a示出在BiMOS器件200的雙極區(qū)中的雙極結(jié)型晶體管IOOdMMOS器 件200的雙極結(jié)型晶體管100與貫穿圖1至化所示出并且討論的雙極結(jié)型晶體管100相等或 等同，使得其描述也適用于在圖4a至4c中示出的BiMOS器件200的雙極結(jié)型晶體管100。
[0044] 此外，圖4a示出在BiMOS器件200的MOS區(qū)中的MOS晶體管202,或者更確切地說示出 MOS晶體管202的柵極。層堆疊104被布置在MOS晶體管202上的MOS區(qū)中并且在襯底102上的 MOS晶體管202周圍的區(qū)域中。
[0045] 層堆疊104能夠被提供在襯底的表面區(qū)108上并且在MOS晶體管202上，使得由掩埋 的MOS晶體管202(掩埋在層堆疊104之下）所導致的第二隔離層112的測平（leveling)包括 相對于襯底102的表面區(qū)108的30° (或20°或10°或5°)的最大傾斜。換言之，如在圖4a中所指 示的那樣，層堆疊104能夠被提供成使得獲得小于30°的側(cè)壁角度，運是對于無殘余多晶凹 入工藝所期望的。
[0046] 進一步地，如在圖4a中所指示的那樣，由用于制造在本文中公開的BiMOS器件200 的方法30可獲得在雙極結(jié)型晶體管100與MOS晶體管202之間，或者更確切地說在面向MOS晶 體管202的間隔部140的側(cè)壁141與MOS晶體管202的柵極的側(cè)壁203之間的1.5 ym或更少的 距離(沿著平行于襯底102的表面108的幾何線）。與此相反，傳統(tǒng)基于CMP的制造方法將需要 大于10 ym的距離W從較低法的區(qū)移除材料。
[0047] 進一步地，在面向MOS晶體管202的發(fā)射極窗口 114的面(或側(cè)壁)與面向雙極晶體 管100的MOS晶體管202的柵極(M0S器件多晶（柵極導體或多晶導體）的面(或側(cè)壁)203之間 的距離能夠小于200 nm、500 nm、l ym、1.5 ym或者3 ym。
[004引對于130皿和90 nm技術(shù)，目標柵極接觸高度是150 nm，其中估計120皿的最小值 W及180 nm的最大值。
[0049] 進一步地，如能夠由圖4a得到的那樣，由于HDP臺階覆蓋(HDP=高密度等離子體)在 MOS區(qū)中沒有收聚(pinching)結(jié)構(gòu)。
[0050] 圖4b示出在雙極區(qū)中和在MOS區(qū)中選擇性移除發(fā)射極層152或發(fā)射極層堆疊150至 少直到第二隔離層112之后的BiMOS器件200的示意性橫截面視圖。由此，在雙極區(qū)中和在 MOS區(qū)中移除發(fā)射極層152或發(fā)射極層堆疊150直到第二隔離層112而不移除層堆疊104,或 者更確切地說而不移除第二隔離層112。
[0051] 在圖4b中，由箭頭指示數(shù)個距離或高度。具體地，Dl指示第一隔離層106的高度。D2 指示犧牲層110的高度。D3指示MOS晶體管202,或者更確切地說MOS晶體管202的柵極接觸的 高度。D4指示集電極層130和基極層132的高度。D5指示在犧牲層110的頂表面區(qū)與在雙極區(qū) 中的發(fā)射極層的頂表面區(qū)156之間的距離。D6指示發(fā)射極層152或發(fā)射極層堆疊150的高度。
[0052] 在雙極區(qū)中和在MOS區(qū)中能夠移除發(fā)射極層152或發(fā)射極層堆疊150直到第二隔離 層112,使得在襯底102的表面區(qū)108與雙極結(jié)型晶體管的發(fā)射極層152或發(fā)射極層堆疊150 的上部表面區(qū)156之間的距離小于在襯底102的表面區(qū)108和在MOS區(qū)（直接在MOS晶體管202 W上）中的犧牲層110的上部表面區(qū)157之間的距離。換言之，發(fā)射極電極的頂水平面156可 W比Dl + D2 + D3更靠近娃襯底102。
[0053] 進一步地，能夠移除發(fā)射極層152或發(fā)射極層堆疊150使得在襯底102的表面區(qū)108 與雙極結(jié)型晶體管100的發(fā)射極層152或發(fā)射極層堆疊150的上部區(qū)156之間的距離小于在 襯底102的表面區(qū)108與在MOS區(qū)（在MOS晶體管202 W上）中的第一隔離層106的上部表面區(qū) 158之間的距離。換言之，發(fā)射極電極的頂水平面156可W比Dl + D3更靠近娃襯底102。
[0054] 進一步地，能夠移除發(fā)射極層152或發(fā)射極層堆疊150,使得在襯底102的表面區(qū) 108與發(fā)射極層152或發(fā)射極層堆疊150的上部區(qū)156之間的距離小于或等于在襯底102的表 面區(qū)108與MOS晶體管202的上部表面區(qū)160之間的距離。換言之，發(fā)射極電極的頂水平面156 能夠比D3更靠近娃襯底102。運是最積極的(aggressive)情況。它允許更短的皿T堆疊(皿T= 異質(zhì)結(jié)型雙極晶體管）W及因此更快速的器件。
[0055] 在下面，給出針對SiGe異質(zhì)結(jié)型雙極晶體管的目標尺寸。第一隔離層106的高度Dl 能夠在50與85皿之間（更小的值用于高性能）。犧牲層110的高度D2能夠在40與80 nm之間 (同上XMOS晶體管(或MOS柵極)202的高度D3能夠在105與190皿之間（下限按照可靠性，示 例：90 nm技術(shù)）。集電極130和基極132-起的高度D4能夠是65至125 nm(更小就更陜速）。在 犧牲層110的頂表面區(qū)與在雙極區(qū)中的發(fā)射極的頂表面區(qū)156之間的距離D5能夠在0與40 nm之間。發(fā)射極層152或發(fā)射極層堆疊150的高度能夠在40至60 nm之間（最小值由娃化工藝 限制）。
[0056] 圖4c示出根據(jù)實施例的最終BiMOS器件200的示意性橫截面視圖。與圖4b相比，在 雙極區(qū)中犧牲層110已由接觸雙極結(jié)型晶體管100的基極層132的接觸層170代替。進一步 地，SiN層172已被提供在襯底102上，在雙極區(qū)中在接觸層170和發(fā)射極層152或發(fā)射極堆疊 層150上，并且在MOS區(qū)中在MOS晶體管202上，或者更確切地說在MOS晶體管202的柵極上。此 夕h已提供經(jīng)由接觸層170接觸基極層132、發(fā)射極層152、M0S晶體管202的柵極和MOS晶體管 202的源極/漏極的接觸180。
[0化7] 在圖4c中，也指示了在圖4b中已經(jīng)指示的距離Dl至D5。
[0058] 由此，雙極結(jié)型晶體管100的發(fā)射極層152或發(fā)射極層堆疊150的上部表面區(qū)156能 夠小于在襯底102的表面區(qū)108與在雙極區(qū)中的接觸層170的上部表面區(qū)之間的距離與在襯 底102的表面區(qū)108與在MOS區(qū)中的MOS晶體管202的上部表面區(qū)160之間的距離的和。換言 之，發(fā)射極電極的頂水平面156可W比Dl + D2 + D3更靠近娃襯底102。
[0059] 進一步地，在襯底102的表面區(qū)108與雙極結(jié)型晶體管100的發(fā)射極層152或發(fā)射極 層堆疊150的上部表面區(qū)156之間的距離能夠小于在襯底102的表面區(qū)108與在雙極區(qū)中的 第一隔離層106的上部表面區(qū)173之間的距離與在襯底102的表面區(qū)108與在MOS區(qū)中的MOS 晶體管202的上部表面區(qū)160之間的距離的和。換言之，發(fā)射極電極的頂水平面156可W比Dl + D3更靠近娃襯底102。
[0060] 進一步地，在襯底102的表面區(qū)108與雙極結(jié)型晶體管100的發(fā)射極層152或發(fā)射極 層堆疊150的上部區(qū)之間的距離能夠小于或等于在襯底102的表面區(qū)108與在MOS區(qū)中的MOS 晶體管的上部表面區(qū)160之間的距離。換言之，發(fā)射極電極的頂水平面156可W比D3更靠近 娃襯底102。
[0061] 圖5a示出在層堆疊104的窗口 114之內(nèi)的基極層132上提供包括發(fā)射極層152的發(fā) 射極層堆疊150,使得獲得層堆疊104的窗口 114的過量填注并且使得發(fā)射極層堆疊150也在 MOS區(qū)中被布置在第二隔離層112上(在圖5a中未示出）之后的BiMOS器件202的示意性橫截 面視圖。因此，圖5a與圖4a大體上示出相同，使得圖4a的描述也適用于在圖5a中示出的 BiMOS器件202。然而，與圖4a相比，在圖5a中進一步通過箭頭指示發(fā)射極寬度(EW)、多晶娃 層154的高度W及凹陷。進一步地，在圖5a中指示高度h，該高度h描述直接在發(fā)射極層152W 上的多晶娃發(fā)射極層154的高度。
[0062] 由此，圖5a示出其中多晶娃發(fā)射極層154的厚度或高度rO等于發(fā)射極寬度(EW_CD) 的特殊情況。在那種情況下，凹陷深度能被計算成：
因此，針對400 nm沉積預期~20 nm(或者更?。┑陌枷荨?br>[0063] 圖化在圖中示出針對250 nm的發(fā)射極寬度(EW_CD)的從共形沉積引起的凹陷與沉 積厚度的比例（凹陷/沉積）。由此，縱坐標描述凹陷深度與沉積的膜厚度的比例，并且橫坐 標描述沉積的膜厚度。
[0064] 圖5c在表中示出作為沉積的娃厚度和發(fā)射極葡度的函數(shù)的凹陷深度(相對凹陷深 度和絕對凹陷深度）。進一步地，在圖5c中，給出關(guān)系
。由 此，在圖5c中，箭頭指示可能的目標配置。Wnm來指示所有值。
[0065] 圖6a和6b示出BiMOS器件200窗口的雙極區(qū)的掃描電子顯微鏡圖像，所述BiMOS器 件200窗口用發(fā)射極材料填充并且隨后凹入到潛在目標深度。進一步地，圖6a和圖6b示出指 示122 nm和95nm的凹入深度，其緊密地匹配根據(jù)針對發(fā)射極凹入在圖5c中示出的凹入深度 計算而得到的預測的差值。
[0066] 注意到針對圖6a和化，根據(jù)凹陷計算預期25 nm的差值。
[0067] 圖6c示出BiMOS器件200的MOS區(qū)的掃描電子顯微鏡圖像。從圖6c能夠看到所述工 藝實現(xiàn)令人驚訝的平坦的最終形貌。
[006引圖7a示出帶有新的電介質(zhì)堆疊化PCVD與HDP Si02 / LPSiN / HDP Si02)的BiMOS 器件的MOS區(qū)的掃描電子顯微鏡圖像。由HDP 2x Si化獲得的輪廓具有小于10°的側(cè)壁角 度。
[0069] 圖7b示出在CMOS柵極形貌上的傳統(tǒng)沉積的臺階覆蓋的掃描電子圖像。注意到運不 是目標堆疊，不同的技術(shù)(從底部到頂部:LPCVD Si02、多晶娃、SiN)。
[0070] 如在W上的討論之后變得清楚的那樣，提供其中相對于集電極和基極將W自對準 的方式生成發(fā)射極的BiMOS(或BiCMOS)架構(gòu)。目前，依靠鑲嵌工藝來使發(fā)射極娃圖案化。然 而，運個工藝流不可避免地導致發(fā)射極娃的上部邊緣被置于CMOS柵極的上部邊緣W上。由 于較長的饋線長度，運導致發(fā)射極電阻的增加，運對雙極器件的切換頻率具有負面影響。通 過在本文中公開的制造方法解決了所述問題，發(fā)射極的高度不再直接與MOS柵極的高度聯(lián) 系。進一步地，同時減少了工藝容限和工藝復雜性。
[0071] 到目前為止，如之前所描述的那樣已由包含在PC形貌上的停止的多晶CMP工藝來 使發(fā)射極圖案化。結(jié)果是與在晶片邊緣處的圖案破壞W及發(fā)射極高度對在各種布局當中的 多于±30 nm的特定布局（占據(jù)密度、圍繞物)的強烈依賴關(guān)系有關(guān)的W上描述的問題。
[0072] 代替使用包含預平坦化的CMP工藝，建議沉積和基于干法刻蝕的凹入工藝的有利 組合。
[0073] 因此，優(yōu)點是發(fā)射極高度可W被設(shè)置成獨立于MOS柵極高度，特別地被設(shè)置成比 MOS柵極高度低得多。運允許使發(fā)射極的饋線電阻最小化。進一步地，優(yōu)點是垂直容限預期 被減少到小于所述值的一半，由此相當多地減少電氣參數(shù)的容限。針對fmax〉500 G化的 皿T(異質(zhì)結(jié)型雙極晶體管），發(fā)射極的饋線電阻是器件性能的決定性量。進一步地，優(yōu)點是 可W減少工藝成本，由于能夠避免昂貴的CMP工藝。
[0074] 實施例提供皿T架構(gòu)，其中發(fā)射極高度可W被設(shè)置成獨立于MOS形貌W便使饋線電 阻最小化。
【主權(quán)項】
1. 一種用于制造雙極結(jié)型晶體管（100)的方法（10)，所述方法（10)包括： 提供（12)第一傳導類型的襯底（102)和布置在所述襯底（102)上的層堆疊（104)，其中 層堆疊（104)包括布置在所述襯底（102)的表面區(qū)（108)上的第一隔離層（106)、布置在第一 隔離層（106)上的犧牲層（110)以及布置在犧牲層（110)上的第二隔離層（112)，其中層堆疊 (104)包括通過第二隔離層（112)、犧牲層（110)和第一隔離層（106)直到襯底（102)的表面 區(qū)（108)形成在層堆疊（104)中的窗口（114); 在層堆疊（104)的窗口（114)之內(nèi)的襯底（102)上提供（14)第一半導體類型的集電極層 (130)； 在層堆疊（104)的窗口（114)之內(nèi)的集電極層上提供（16)第二半導體類型的基極層 (132)； 在層堆疊（104)的窗口（114)之內(nèi)的基極層（132)上提供（18)發(fā)射極層（152)或包括發(fā) 射極層（152)的發(fā)射極層堆疊（150)，使得獲得層堆疊（104)的窗口（114)的過量填注，其中 發(fā)射極層(152)具有第一半導體類型；以及 選擇性移除(20)發(fā)射極層(152)或發(fā)射極層堆疊至少直到第二隔離層(112)。2. 根據(jù)權(quán)利要求1所述的用于制造的方法（10)，其中形成在層堆疊（104)中的窗口 (114)包括在第一隔離層（106)之間的第一區(qū)域和在第二隔離層（112)之間的第二區(qū)域當中 的至少一個中的梯形形式。3. 根據(jù)權(quán)利要求1所述的用于制造的方法（10)，其中面向?qū)佣询B（104)的窗口（114)的 第一隔離層(106)和第二隔離層(112)當中的至少一個的側(cè)面至少部分變圓或者弄斜。4. 根據(jù)權(quán)利要求1所述的用于制造的方法（10)，其中提供發(fā)射極層（152)包括在層堆疊 (104)的窗口（ 114)之內(nèi)的基極層(132)上生長發(fā)射極層(152)。5. 根據(jù)權(quán)利要求1所述的用于制造的方法（10)，其中提供發(fā)射極層堆疊（150)包括在層 堆疊（104)的窗口（114)之內(nèi)的基極層（132)上生長發(fā)射極層（152)并且在發(fā)射極層（152)上 沉積蓋層（154)。6. 根據(jù)權(quán)利要求1所述的用于制造的方法（10)，其中間隔部（140)在提供發(fā)射極層 (152)或發(fā)射極層堆疊（150)之前被提供在層堆疊（104)的窗口（ 114)的側(cè)壁上。7. 根據(jù)權(quán)利要求1所述的用于制造的方法（10)，其中選擇性移除發(fā)射極層（152)或發(fā)射 極層堆疊（150)直到獲得在層堆疊（104)的窗口（114)之內(nèi)的發(fā)射極層（152)或發(fā)射極層堆 疊（150)的過刻蝕，使得發(fā)射極層（152)或發(fā)射極層堆疊（150)的上部表面區(qū)（156)低于第二 隔離層（112)的上部表面區(qū)（128)。8. 根據(jù)權(quán)利要求1所述的用于制造的方法（10)，其中使用干法刻蝕工藝來選擇性移除 發(fā)射極層（152)或發(fā)射極堆疊層（150)。9. 根據(jù)權(quán)利要求1所述的用于制造的方法（10)，其中第一隔離層（106)和第二隔離層 (112 )當中的至少一個包括小于9的相對介電常數(shù)。10. 根據(jù)權(quán)利要求1所述的用于制造的方法（10)，其中第一隔離層（106)和第二隔離層 (112)當中的至少一個包括具有第一刻蝕率的第一隔離子層和具有不同于第一刻蝕率的第 二刻蝕率的第二隔離子層。11. 根據(jù)權(quán)利要求1所述的用于制造的方法（10)，其中第一隔離層（106)是第一 Si02層， 并且其中第二隔離層（112)是第二Si02層。12. 根據(jù)權(quán)利要求1所述的用于制造的方法（10)，其中使用高密度等離子體工藝制造第 一隔離層（106)和第二隔離層（112)當中的至少一個。13. 根據(jù)權(quán)利要求1所述的用于制造的方法(10)，其中犧牲層是SiN層。14. 一種用于制造 BiMOS器件(200 )的方法(30 )，所述方法包括： 提供(32)第一傳導類型的襯底（102); 在襯底（102 )的表面區(qū)上提供(34 )M0S器件(202 ); 提供層堆疊（104)，其中所述層堆疊（104)被布置在所述襯底（102)的表面區(qū)上并且在 M0S器件（202)上的M0S區(qū)中，其中所述層堆疊（104)包括布置在所述襯底（102)的表面區(qū)上 并且在M0S器件（202)上的M0S區(qū)中的第一隔離層（106)、布置在第一隔離層（106)上的犧牲 層（110)和布置在犧牲層（110)上的第二隔離層（112)，其中層堆疊（104)包括在不同于M0S 區(qū)的雙極區(qū)中的通過第二隔離層（112)、犧牲層（110)和第一隔離層（106)直到襯底（102)的 表面區(qū)形成在層堆疊（104)中的窗口（114); 在層堆疊（104)的窗口（114)之內(nèi)的襯底（102)上提供(36)第一半導體類型的集電極層 (130)； 在層堆疊（104)的窗口（114)之內(nèi)的集電極層（130)上提供(38)第二半導體類型的基極 層(132); 在層堆疊（104)的窗口（114)之內(nèi)的基極層上提供(40)發(fā)射極層（152)或包括發(fā)射極層 (152)的發(fā)射極層堆疊（150)，使得獲得層堆疊（104)的窗口（114)的過量填注并且使得發(fā)射 極層（152)或發(fā)射極層堆疊（150)也在M0S區(qū)中被布置在第二隔離層（112)上，其中發(fā)射極層 (152)具有第一半導體類型；以及 在雙極區(qū)和M0S區(qū)中選擇性移除(42)發(fā)射極層（152)或發(fā)射極層堆疊（150)至少直到第 二隔離層（112)。15. 根據(jù)權(quán)利要求14所述的用于制造的方法(30)，其中在雙極區(qū)和M0S區(qū)中移除發(fā)射極 層（152)或發(fā)射極層堆疊（150)直到第二隔離層（112)，使得在襯底（102)的表面區(qū)與雙極結(jié) 型晶體管的發(fā)射極層（152)或發(fā)射極層堆疊（150)的上部區(qū)之間的距離小于在襯底（102)的 表面區(qū)（108)與在M0S區(qū)中的犧牲層（110)的上部表面區(qū)（157)之間的距離。16. 根據(jù)權(quán)利要求14或15所述的用于制造的方法(30)，其中在雙極區(qū)和M0S區(qū)中移除發(fā) 射極層（152)或發(fā)射極層堆疊（150)直到第二隔離層（112)，而不移除在M0S區(qū)中的層堆疊 (104)。17. 根據(jù)權(quán)利要求14至16中的一項權(quán)利要求所述的用于制造的方法(30)，其中在襯底 (102)的表面區(qū)上并且在M0S器件上提供層堆疊（104)使得由掩埋的M0S器件(202)導致的第 二隔離層（112)的測平包括相對于襯底（102)的表面區(qū)的30°的最大傾斜。 18 ·-種 BiMOS 器件（200)，包括： 第一傳導類型的襯底（102); 布置在M0S區(qū)中的襯底（102)的表面區(qū)（108)上的M0S器件(202); 布置在襯底（102)的表面區(qū)（108)上并且在M0S區(qū)中的M0S器件（202)上的層堆疊（104)， 其中層堆疊（104)包括布置在襯底（102)的表面區(qū)上并且在M0S器件上的M0S區(qū)中的第一隔 離層（106)、布置在第一隔離層（106)上的第一傳導類型的接觸層（170)以及布置在接觸層 (170)上的第二隔離層（112)，其中層堆疊（104)包括在不同于M0S區(qū)的雙極區(qū)中的通過第二 隔離層（112)、接觸層（170)和第一隔離層（106)直到襯底（102)的表面區(qū)形成在層堆疊 (104)中的窗口（114); 布置在雙極區(qū)中的襯底（102)的表面區(qū)上的雙極結(jié)型晶體管，其中雙極結(jié)型晶體管包 括布置在層堆疊（104)的窗口（114)之內(nèi)的襯底（102)上的第一半導體類型的集電極層、布 置在層堆疊（104)的窗口（114)之內(nèi)的集電極層上的第二半導體類型的基極層以及布置在 層堆疊（104)的窗口（114)之內(nèi)的基極層上的發(fā)射極層（152)或包括發(fā)射極層（152)的發(fā)射 極層堆疊(150)，其中發(fā)射極層(152)具有第一半導體類型； 其中，在襯底（102 )的表面區(qū)（108 )與雙極結(jié)型晶體管（100 )的發(fā)射極層（152 )或發(fā)射極 層堆疊（150)的上部表面區(qū)（156)之間的距離小于在襯底（102)的表面區(qū)（108)與在雙極區(qū) 中的接觸層（170)的上部表面區(qū)（171)之間的距離與在襯底（102)的表面區(qū)（108)與在MOS區(qū) 中的MOS器件(202)的上部表面區(qū)（160)之間的距離的和。19. 根據(jù)權(quán)利要求18所述的BiMOS器件（200)，其中在襯底（102)的表面區(qū)（108)與雙極 結(jié)型晶體管（100)的發(fā)射極層（152)或發(fā)射極層堆疊（150)的上部表面區(qū)（156)之間的距離 小于在襯底（102)的表面區(qū)（108)與在雙極區(qū)中的第一隔離層（106)的上部表面區(qū)（173)之 間的距離與在襯底（102)的表面區(qū)（108)與在M0S區(qū)中的M0S器件（202)的上部表面區(qū)（160) 之間的距離的和。20. 根據(jù)權(quán)利要求18所述的BiMOS器件（200)，其中在襯底（102)的表面區(qū)（108)與雙極 結(jié)型晶體管（100)的發(fā)射極層（152)或發(fā)射極層堆疊（150)的上部區(qū)之間的距離小于或等于 在襯底（102)的表面區(qū)（108)與M0S器件的上部表面區(qū)（160)之間的距離。21. 根據(jù)權(quán)利要求18所述的BiMOS器件（200)，其中在面向M0S器件202的窗口（114)的面 與面向雙極晶體管（100)的M0S器件(202)的柵極的面之間的距離等于或小于3 μπι。22. 根據(jù)權(quán)利要求18所述的BiMOS器件（200)，其中在面向MOS器件202的窗口（114)的面 與面向雙極晶體管（100)的M0S器件(202)的柵極的面之間的距離等于或小于1.5 μπι。23. 根據(jù)權(quán)利要求18所述的BiMOS器件（200)，其中在面向MOS器件202的窗口（114)的面 與面向雙極晶體管（100)的M0S器件(202)的柵極的面之間的距離等于或小于1 μπι。24. 根據(jù)權(quán)利要求18所述的BiMOS器件（200)，其中在面向MOS器件202的窗口（114)的面 與面向雙極晶體管（100)的M0S器件(202)的柵極的面之間的距離等于或小于500 nm。25. 根據(jù)權(quán)利要求18所述的BiMOS器件（200)，其中在面向MOS器件202的窗口（114)的面 與面向雙極晶體管（100)的M0S器件(202)的柵極的面之間的距離等于或小于200 nm。
【文檔編號】H01L21/8249GK106098627SQ201610275892
【公開日】2016年11月9日
【申請日】2016年4月29日 公開號201610275892.5, CN 106098627 A, CN 106098627A, CN 201610275892, CN-A-106098627, CN106098627 A, CN106098627A, CN201610275892, CN201610275892.5
【發(fā)明人】F.霍夫曼, D.曼格, A.普里比爾, M.普羅布斯特, S.特根
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