用于在單個管芯上實現(xiàn)多個晶體管鰭部尺寸的技術(shù)的制作方法
【專利摘要】公開了用于在單個管芯或半導體襯底上獲得多個鰭部尺寸的技術(shù)。在某些情形下，通過使用修整蝕刻工藝光刻地限定(例如，硬掩模和圖案化)待修整的區(qū)域來實現(xiàn)多個鰭部尺寸，留下管芯的剩余部分未受影響。在某些這樣的情形下，當在替代柵極工藝期間再次暴露出鰭部的溝道區(qū)時，僅在這些溝道區(qū)上執(zhí)行修整蝕刻。修整蝕刻可以使得被修整的鰭部的寬度(或僅僅這些鰭部的溝道區(qū))變窄例如2?6nm。替代地或另外地，修正可以減小鰭部的高度。技術(shù)可以包括任意數(shù)量的圖案化和修整工藝以實現(xiàn)在給定管芯上的多個鰭部尺寸和/或鰭部溝道尺寸，這對于集成電路和片上系統(tǒng)(SOC)應用可以是有用的。
【專利說明】
用于在單個管芯上實現(xiàn)多個晶體管鰭部尺寸的技術(shù)
【背景技術(shù)】
[0001]集成電路(1C)設(shè)計(尤其是高度集成的片上系統(tǒng)(S0C)器件)涉及多個重要的問題，并且晶體管結(jié)構(gòu)已經(jīng)面臨特定的復雜性，例如關(guān)于實現(xiàn)具有低功耗的器件同時實現(xiàn)高性能器件的這些復雜性。鰭式晶體管(finned transistor)配置包括圍繞半導體材料的薄帶(通常被稱為鰭部)所構(gòu)建的晶體管。晶體管包括標準的場效應晶體管(FET)節(jié)點，包括柵極、柵極電介質(zhì)、源極區(qū)、以及漏極區(qū)。器件的導電溝道有效地駐留在鰭部的外側(cè)上，柵極電介質(zhì)下方。具體而言，電流沿著鰭部的兩個側(cè)壁/在兩個側(cè)壁內(nèi)(基本上垂直于襯底表面的偵D并沿著鰭部的頂部(基本上平行于襯底表面的側(cè))流動。由于這些配置的導電溝道基本上沿著鰭部的三個不同的外部、平面區(qū)域駐留，因此這些配置已經(jīng)被稱為鰭式場效應晶體管(finFET)和三柵極晶體管。還可以使用其它類型的鰭式配置(例如，所謂的雙柵極 finFET)，其中，導電溝道主要僅沿著鰭部的兩個側(cè)壁駐留(并且例如不沿著鰭部的頂部駐留)。【附圖說明】
[0002]圖1示出了根據(jù)本公開內(nèi)容的一個或多個實施例的形成包括多個鰭部溝道尺寸的集成電路結(jié)構(gòu)的方法。
[0003]圖2例示了根據(jù)實施例的包括鰭部的半導體襯底在執(zhí)行溝槽蝕刻以在襯底中形成鰭部之后的透視圖。
[0004]圖3例示了根據(jù)實施例的在溝槽中沉積氧化物材料并蝕刻溝槽氧化物材料以使其凹陷在鰭部的水平高度下方之后的圖2中的結(jié)構(gòu)的透視圖。
[0005]圖4例示了根據(jù)實施例的在鰭部上形成虛設(shè)柵極之后的圖3中的包括虛設(shè)柵極的結(jié)構(gòu)的透視圖。
[0006]圖5例示了根據(jù)實施例的在沉積絕緣層并將該絕緣層拋光至虛設(shè)柵極的頂部之后的圖4中的包括絕緣層的結(jié)構(gòu)的透視圖。
[0007]圖6例示了根據(jù)實施例的在光刻地限定待開口的區(qū)域之后的圖5中的結(jié)構(gòu)(包括在襯底上被處理的附加區(qū)域，包括來自附加區(qū)域的鰭部)的透視圖。
[0008]圖7A例示了根據(jù)實施例的在從開口的區(qū)域去除虛設(shè)柵極以再次暴露出鰭部的溝道區(qū)之后的圖6中的結(jié)構(gòu)(除了附加區(qū)域以外)的透視圖。
[0009]圖7B例示了圖7A中所示出的結(jié)構(gòu)的頂部平面視圖。
[0010]圖7C例示了垂直于鰭部并且跨圖7A中所示出的結(jié)構(gòu)的溝道區(qū)所截取的前橫截面視圖。
[0011]圖8從圖7C繼續(xù)，并且例示了根據(jù)實施例的在執(zhí)行修整蝕刻以便在溝道區(qū)中獲得經(jīng)修整的鰭部之后的得到的結(jié)構(gòu)；圖7C和圖8還可以被視為根據(jù)實施例的在修整蝕刻后相同的兩個鰭部的不同位置處截取的橫截面。
[0012]圖9例示了根據(jù)一個或多個實施例的在進行附加處理以形成半導體器件之后的圖 8中的結(jié)構(gòu)(包括圖6中所示出的附加區(qū)域)的透視圖。
[0013]圖10例示了利用根據(jù)本公開內(nèi)容的一個或多個實施例所配置的一個或多個集成電路實現(xiàn)的計算系統(tǒng)?！揪唧w實施方式】
[0014]公開了用于在單個管芯或半導體襯底上、甚至在單個連續(xù)鰭部結(jié)構(gòu)上實現(xiàn)多個鰭部尺寸的技術(shù)。在某些情形下，通過光刻地限定(例如，硬掩模和圖案化)待使用修整蝕刻工藝進行修整的區(qū)域來獲得多個鰭部尺寸，留下管芯的剩余部分(和給定鰭部結(jié)構(gòu)的其它部分)未受影響。在某些這樣的情形下，當給定的一組鰭部(一個或多個鰭部)的溝道區(qū)在替代柵極工藝期間被再次暴露出時，僅在這些溝道區(qū)上執(zhí)行修整蝕刻。修整蝕刻可以包括例如低離子能量等離子處理或熱處理，并且其可以使得被修整的鰭部的寬度(或僅是這些鰭部的溝道區(qū))變窄例如2-6nm。替代地或另外地，修整可以減小鰭部的高度。技術(shù)可以包括任意數(shù)量的圖案化和修整工藝以實現(xiàn)給定管芯上的多個鰭部尺寸和/或鰭部溝道尺寸，其對于集成電路和片上系統(tǒng)(S0C)應用可以是有用的。鑒于本公開內(nèi)容，眾多配置和變型將是顯而易見的。
[0015]總體概述
[0016]如先前所解釋的，存在與制造集成電路(以及尤其是片上系統(tǒng)(S0C)器件)相關(guān)聯(lián)的多個重要問題。對于高度集成的S0C器件，對晶體管性能的要求通常隨芯片的不同部分而變化。邏輯區(qū)域可能需要非常低的泄漏以實現(xiàn)較長的電池壽命，而功率管理區(qū)域可能需要高電流來致動封裝體中的其它系統(tǒng)。單個晶體管類型難以滿足這些不同的要求。在平面晶體管器件架構(gòu)的背景中，這些問題通常用不同的柵極和溝道尺寸來解決。在鰭式晶體管器件架構(gòu)(例如，三柵極或finFET架構(gòu))的背景中，通常由間隔體圖案化技術(shù)來確定溝道尺寸， 間隔體圖案化技術(shù)限于給定管芯上的單個鰭部高度/寬度尺寸(以及由此鰭部的溝道區(qū)中的單個高度/寬度)。[〇〇17]因此并根據(jù)本公開內(nèi)容的一個或多個實施例，提供了用于在單個管芯上、甚至在單個連續(xù)的鰭部上實現(xiàn)多個鰭部尺寸的技術(shù)。在某些實施例中，通過光刻地限定(例如，硬掩模和圖案化)待修整的區(qū)域并且隨后僅在這些區(qū)域上執(zhí)行修整蝕刻來實現(xiàn)多個鰭部尺寸，留下鰭部和管芯的剩余部分(例如，未被圖案化的區(qū)域)未受影響。在某些這樣的實施例中，當光刻限定的區(qū)域的溝道區(qū)例如在替代柵極工藝期間被再次暴露時，僅在這些溝道區(qū)上執(zhí)行修整蝕刻。修整蝕刻可以包括例如低離子能量等離子處理(例如，使用基于C1的化學品)或熱處理(例如，使用HC1或Cl2)。技術(shù)可以包括任意數(shù)量的圖案化和修整工藝以實現(xiàn)給定管芯上的多種鰭部尺寸和/或鰭部溝道尺寸，這對于集成電路和片上系統(tǒng)(S0C)應用可以是有用的。
[0018]如鑒于本公開內(nèi)容將顯而易見的，在給定管芯上被修整的鰭部(例如，第一組一個或多個鰭部)在大于l〇nm(例如，15nm、20nm、或30nm)的修整蝕刻之前可以具有初始/第一寬度(W1)。在修整蝕刻之后，被修整的這些鰭部可以具有15nm或以下(例如，15nm、10nm或7nm) 的第二寬度(W2)。在某些實施例中，可以僅修整鰭部的溝道區(qū)(例如，在替代柵極工藝期間)，得到每個都具有相對于相同鰭部的源極/漏極區(qū)較窄的溝道區(qū)的經(jīng)修整的鰭部。在某些情形下，修整蝕刻可以造成鰭部變窄2_6nm。在某些實施例中，可以期望在執(zhí)行修整蝕刻以使鰭部的寬度變窄時盡可能少地減小鰭部的高度。例如，可以期望確保經(jīng)修整的鰭部在溝槽氧化物平面上方具有20nm或更大的經(jīng)修整的高度。因此，在某些實施例中，可以期望以高的初始鰭部高度(例如，大于25nm、30nm、50nm或75nm)開始。在某些實施例中，經(jīng)修整的鰭部的寬度和/或高度可以基于期望的應用而減少期望的百分比，例如10%、15%、20%或 25%，或者某個其它適當?shù)陌俜直?。減小溝道區(qū)中的鰭部寬度可以使得其更容易地通過施加柵極偏置來電氣地使溝道反向并且當柵極未被偏置時減少載流子泄漏。在剩余的未修整的/未受影響的鰭部(例如，第二組鰭部)中，鰭部可具有第三寬度(W3)，其可以等于或基本上類似于W1。
[0019]應當指出，在某些情況下，鰭部高度的變化可以是無意的或者以其它方式不可避免的和相應地規(guī)劃的。例如，在某些這樣的情形下，鰭部高度的變化有效地是寬度修整過程附帶造成的結(jié)果。然而，在其它實施例中，鰭部高度可以被有意地改變，以提供特定的鰭部高度。在這些實施例中，例如可以在單個管芯上實現(xiàn)多個鰭部高度和/或可以實現(xiàn)多個晶體管鰭式溝道高度。例如，在CMOS應用中，沿著相同的鰭部提供多個鰭部高度值(例如，對于p 型晶體管的30nm的第一鰭部高度，和對于n型晶體管的20nm的第二鰭部高度)可以是有用的。
[0020]因此，取決于應用和期望的電路性能，單個管芯可具有多個晶體管幾何結(jié)構(gòu)。這些晶體管中的某些晶體管可在溝道區(qū)中具有第一鰭部寬度，而這些晶體管中的其它晶體管可在溝道區(qū)中具有第二鰭部寬度，或第三鰭部寬度等等。類似地，這些晶體管中的某些晶體管可在溝道區(qū)中具有第一鰭部高度，而這些晶體管中的其它晶體管可在溝道區(qū)中具有第二鰭部高度、或第三鰭部高度等等。出于這個目的，在該管芯上的每個晶體管器件都可以如對于給定應用所需要的進行配置，并可以具有任何適當?shù)膸缀谓Y(jié)構(gòu)(寬度/高度組合)。在某些示例性實施例中，多樣的晶體管幾何結(jié)構(gòu)在相同的鰭部上，而在其它實施例中，在管芯上的第一位置處提供了第一晶體管幾何結(jié)構(gòu)，并且在管芯上的第二位置處提供了第二晶體管幾何結(jié)構(gòu)、等等。在其它實施例中，單個管芯可以被配置為具有包括不同的晶體管幾何結(jié)構(gòu)的不同的鰭部組以及包括多樣的晶體管幾何結(jié)構(gòu)的一個或多個單個鰭部。
[0021]回想到可以執(zhí)行任意數(shù)量的圖案化和修整工藝來實現(xiàn)給定管芯上的多個鰭部尺寸或鰭部溝道尺寸。例如，如果執(zhí)行第二序列的圖案化和修整，則可以產(chǎn)生具有可能與前兩組鰭部尺寸不同的鰭部尺寸的第三組鰭部、等等。應當指出，如本文中所使用的一組鰭部包括一個或多個鰭部。在形成具有不同尺寸(或至少在這些組鰭部的溝道區(qū)中的不同尺寸)的多組鰭部之后，可以在鰭部上形成各種半導體器件(例如，晶體管)，包括鰭式金屬_氧化物_ 半導體(M0S)晶體管器件(例如，三柵極或finFET器件)。這些M0S晶體管器件可以包括n型 M0S器件(n-MOS)、和p型M0S器件(p-MOS)、以及互補型M0S器件(CMOS)。[0〇22] 在分析(例如，掃描電子顯微鏡和/或成分映射(compos it 1n mapping))之后，根據(jù)一個實施例配置的結(jié)構(gòu)將有效地示出在給定管芯上或甚至在給定的單個連續(xù)鰭部上的多個鰭部尺寸和/或多個鰭部溝道尺寸。在某些實施例中，僅有一組鰭部的溝道區(qū)可以被修整，因此具有相對于該組鰭部的源極/漏極區(qū)并且相對于給定管芯上的另一組鰭部的溝道區(qū)較窄的寬度。例如，本文中所描述的技術(shù)可以創(chuàng)建在給定襯底/管芯上并且由給定襯底/ 管芯形成的第一組鰭部，其中，第一組鰭部在源極/漏極區(qū)中均具有第一寬度(W1)并在溝道區(qū)中均具有第二寬度(W2)，以使得W2小于W1。此外，給定的襯底/管芯可具有第二組鰭部，其中，第二組鰭部在源極/漏極區(qū)和溝道區(qū)中均具有第三寬度(W3)(例如，在鰭部的所有三個區(qū)域中具有一致寬度)。在這樣的示例性情形中，W3可以等于或基本上類似于W1，這是因為這些區(qū)域?qū)⒉皇芩鶊?zhí)行的任何修整蝕刻影響，如本文中將描述的。因此，寬度W1、W2和W3可以被檢查和比較。
[0023]此外，在某些情形下，使用本文中所描述的技術(shù)制造的(例如，由單個襯底/管芯的)集成電路可以提供優(yōu)于傳統(tǒng)結(jié)構(gòu)的改進，該改進關(guān)于至少基于給定襯底/管芯上的晶體管的位置來提供不同的晶體管性能分區(qū)。例如，集成電路管芯的區(qū)域可以包括在管芯上的一個位置處形成的并具有適合于低泄漏/較長電池壽命應用(例如，邏輯區(qū)域)的溝道尺寸的第一組鰭部，以及在管芯上的另一位置處形成的并具有適合于高電流應用(例如，功率管理區(qū)域)的溝道尺寸的第二組鰭部。如將鑒于本公開內(nèi)容進一步意識到的，管芯的這些幾何上多樣的晶體管區(qū)域也可以形成在相同的連續(xù)鰭部上。因此，包括如本文中多方面描述的多個鰭部尺寸或多個鰭部溝道尺寸的集成電路對于片上系統(tǒng)(S0C)應用(尤其是高度集成的S0C應用)可以是有用的。鑒于本公開內(nèi)容，許多配置和變型將是顯而易見的。
[0024]方法和架構(gòu)
[0025]圖1示出了根據(jù)本公開內(nèi)容的一個或多個實施例的用于形成包括多個鰭部溝道尺寸的集成電路結(jié)構(gòu)的方法101。如鑒于本公開內(nèi)容將顯而易見的，本文中在替代柵極工藝 (例如，替代金屬柵極(RMG)工藝)的背景中描述了修整/雕刻(例如，使用如本文中多方面描述的修整蝕刻)以實現(xiàn)不同的鰭部溝道尺寸。然而，在某些實施例中，可以在柵極(或虛設(shè)柵極)沉積之前執(zhí)行修整/雕刻，以便修整在源極/漏極區(qū)和溝道區(qū)兩者中的每個鰭部，如下面將進一步詳細討論的。圖2-圖9例示了根據(jù)某些實施例的在執(zhí)行圖1中的工藝流程或方法 101時所形成的示例性結(jié)構(gòu)。盡管本文中在形成具有不同溝道尺寸的鰭式晶體管配置(例如，三柵極或finFET)的背景中描繪和描述了圖1中的方法101和圖2-圖9中示出的結(jié)構(gòu)，但如本文中多方面描述的類似原理和技術(shù)可用于其它晶體管配置，例如包括平面、雙柵極、環(huán)繞柵極(例如，納米線/納米帶)、和其它適當?shù)陌雽w器件和配置，如將鑒于本公開內(nèi)容顯而易見的。[〇〇26]圖2例示了根據(jù)實施例的在執(zhí)行溝槽蝕刻102以在襯底200中形成鰭部210和220之后的包括鰭部210和220的半導體襯底200的透視圖。在某些情形下，方法101可以包括初始地提供襯底200,以使得可以在所提供的襯底200上執(zhí)行溝槽蝕刻102。襯底200例如可以包括硅、多晶硅、或單晶硅，可以由硅、多晶硅、或單晶硅形成，用硅、多晶硅、或單晶硅沉積，或生長自硅、多晶硅、或單晶硅。襯底200可以使用用于形成硅基底或襯底(例如，硅單晶晶圓) 的各種其它適當?shù)募夹g(shù)來形成。襯底200可以例如用體硅、絕緣體上硅配置(S0I)、或用多層結(jié)構(gòu)(包括在隨后的柵極圖案化工藝之前在其上形成鰭部的這些襯底)來實現(xiàn)。在其它實施方式中，襯底200可以使用替代的材料(例如，鍺)形成，這些材料可以或可以不與硅進行組合。在更通常的意義上，可以作為在其上可構(gòu)建半導體器件的基礎(chǔ)的任何材料可以根據(jù)本公開內(nèi)容的實施例來使用。出于本公開內(nèi)容的目的，襯底200也可以被認為是管芯。[〇〇27]進一步參照圖2,如先前描述的，在執(zhí)行溝槽蝕刻102之后，在襯底200中形成鰭部 210和220。因此，在該實施例中，鰭部210和220形成在襯底200上并由襯底200形成。在其它實施例中，可以通過其它適當?shù)墓に噥硇纬伞⑸L、或產(chǎn)生鰭部210和220。例如，在某些情形下，鰭部210和220可以從在襯底200中形成的溝槽生長(例如，外延地生長)。圖2還示出了在鰭部210與220之間形成的溝槽215。可以使用任何適當?shù)募夹g(shù)形成鰭部210和220,如將鑒于本公開內(nèi)容顯而易見的。例如，在某些情形下，溝槽蝕刻102可以包括使用抗蝕劑和硬掩模來圖案化和蝕刻襯底200的厚度，以形成鰭部210和220。在某些這樣的情形下，多個抗蝕劑或硬掩模層可以用于圖案化材料。在某些情形下，溝槽蝕刻102可以包括例如在10-100毫托范圍中的壓強下、并且在室溫下使用〇2或〇2/Ar等離子蝕刻。
[0028]如可以在圖2中看到的，為了描述的簡單起見，鰭部210和220被描繪為在形狀上是矩形的。然而，如本文中各方面所描述的鰭部不需要如此限制。例如，在其它實施例中，在溝槽蝕刻120期間形成的鰭部可具有圓形頂部、三角形形狀、或某種其它適當?shù)啮挷啃螤睿玷b于本公開內(nèi)容將顯而易見的。如鑒于本公開內(nèi)容還將顯而易見的，鰭部210和220可用于例如n型M0S器件(n-MOS)、p型M0S器件(p-MOS)、或CMOS器件(例如，其中鰭部210將是n型 M0S，鰭部220將是p型M0S)。還應當指出，盡管為了描述的簡單起見，僅示出了兩個鰭部210 和220(以及之間形成的溝槽215);然而，應當預期到，任何數(shù)量的類似鰭部和溝槽(例如，數(shù)百個鰭部、數(shù)千個鰭部、數(shù)百萬個鰭部、數(shù)十億個鰭部、等等)可以形成在襯底200上，并且得益于本文中所描述的技術(shù)。
[0029]圖3例示了根據(jù)實施例的在溝槽中沉積103絕緣體材料并蝕刻絕緣體材料以使其凹陷在鰭部210和220的水平高度下方之后的包括淺溝槽隔離(STI)(由隔離區(qū)202提供)的圖2中的結(jié)構(gòu)的透視圖。沉積103以形成隔離區(qū)202可以包括原子層沉積(ALD)、化學氣相沉積(CVD)、旋涂沉積(S0D)、高密度等離子體(HDP)、等離子體增強化學沉積(PECVD)、和/或某種其它適當?shù)募夹g(shù)。在其中圖案化硬掩模用于形成鰭部210和220的情形下，可以在沉積溝槽氧化物材料之前去除硬掩模。在某些情形下，在蝕刻絕緣體或氧化物材料以使其凹陷在鰭部210和220的水平高度下方之前，可以將這些材料拋光平坦至鰭部210和220的頂部的水平高度。絕緣區(qū)202例如可以包括電介質(zhì)，例如二氧化硅(Si02)。然而，絕緣區(qū)202可以是為給定的目標應用或最終用途提供期望量的電隔離的任何絕緣體、氧化物、或?qū)娱g電介質(zhì) (ILD)材料，如鑒于本公開內(nèi)容將顯而易見的。
[0030]圖4例示了根據(jù)實施例的在鰭部210和220上形成104虛設(shè)柵極230之后的圖3中的包括虛設(shè)柵極230的結(jié)構(gòu)的透視圖。如先前描述的，本文中所公開的用于實現(xiàn)多個鰭部溝道尺寸的技術(shù)可以在替代柵極工藝期間執(zhí)行，替代柵極工藝也可以被稱為替代金屬柵極 (RMG)工藝。在該實施例中，虛設(shè)柵極230可以通過沉積虛設(shè)柵極電介質(zhì)/氧化物和虛設(shè)柵極電極232(例如，虛擬多晶硅)首先被沉積?？梢詫Φ玫降慕Y(jié)構(gòu)進行圖案化，并且可以沉積并蝕刻間隔體材料240以形成圖4中示出的結(jié)構(gòu)。這些沉積、圖案化、以及蝕刻可以使用任何適當?shù)募夹g(shù)來完成，如鑒于本公開內(nèi)容將顯而易見的。應當指出，未示出虛設(shè)柵極氧化物，這是因為在該示例性實施例中，其位于虛設(shè)電極/多晶硅層232下方。還應當指出，為了便于參考，在間隔體材料240的頂部上指示了虛設(shè)柵極230,并且如本文中所指代的虛設(shè)柵極230 (其包括虛設(shè)柵極氧化物和虛設(shè)電極/多晶硅層232)可以包括或可以不包括間隔體材料 240,當進行討論時。
[0031]圖5例示了根據(jù)實施例的在沉積105絕緣體層250并將層250拋光至虛設(shè)柵極230的頂部之后的圖4中的包括絕緣體層250的結(jié)構(gòu)的透視圖。絕緣體層250可以包括通過ALD、 CVD、SOD、HDP、PECVD、和/或某種其它適當?shù)募夹g(shù)來沉積的任何適當?shù)奶畛洳牧希娊橘|(zhì)材料，例如Si〇2,如鑒于本公開內(nèi)容將顯而易見的。
[0032]圖6例示了根據(jù)實施例的在光刻地限定106待開口的區(qū)域之后的圖5中的結(jié)構(gòu)(包括在管芯/襯底200上被處理的附加區(qū)域，包括鰭部310和320)的透視圖。在該示例性實施例中，光刻地限定106待開口的區(qū)域包括硬掩模和圖案化工藝，得到了所示出的硬掩模270圖案。硬掩模層270可具有任何期望的配置和厚度，并且在某些實例中，可以被提供為基本上共形的層。硬掩模層270可以例如使用化學氣相沉積(CVD)、旋涂工藝、和/或適合于提供硬掩模材料的層的任何其它工藝來形成，如鑒于本公開內(nèi)容將顯而易見的。此外，在某些實施例中，硬掩模層270例如可以包括氮化物，例如氮化硅(Si3N4)。然而，硬掩模層270在材料成分上并非如此限制，并且在更通常的意義上，硬掩模層270可以是對于給定的目標應用或最終用途具有足夠的回彈力的任何硬掩模材料，如鑒于本公開內(nèi)容將顯而易見的。[〇〇33] 在已經(jīng)形成硬掩模層270之后，可以如期望地利用任何適當?shù)暮?或定制的圖案化工藝來圖案化硬掩模層270。在某些實施例中，可以對硬掩模層270進行圖案化，以對包括覆蓋期望被雕刻的鰭部的虛設(shè)柵極的區(qū)域進行開口(如下面將描述的)。如在圖6中示出的示例性實施例中所例示的，對硬掩模層270進行圖案化，以對包括虛設(shè)柵極230(包括虛設(shè)柵極氧化物232)的區(qū)域進行開口。然而，應當指出，并非在光刻地限定106待開口的區(qū)域的圖案化工藝期間對覆蓋鰭部310和320的溝道區(qū)的虛設(shè)柵極330(包括虛設(shè)柵極氧化物330)進行開口，如下面將更詳細地討論的。可以如期望地經(jīng)由硬掩模層的圖案化來對任何適當?shù)膮^(qū)域進行開口，以便可以到達一個或多個虛設(shè)柵極(每個虛設(shè)柵極都覆蓋一個或多個鰭部的溝道區(qū))，從而在單個襯底/管芯200上實現(xiàn)多個鰭部溝道尺寸，如鑒于本公開內(nèi)容將顯而易見的。[〇〇34]圖7A例示了根據(jù)實施例的在去除107虛設(shè)柵極230以再次暴露出鰭部210和220的溝道區(qū)206(或一旦完全制造了器件就可以變?yōu)闇系绤^(qū)的部分)之后的圖6中的結(jié)構(gòu)(排除圖 6中示出的包括鰭部310和320的附加區(qū)域)的透視圖。去除107虛設(shè)柵極230可以包括去除虛設(shè)柵極的頂部上的任何覆蓋層(例如，由間隔體材料240形成的)，并隨后去除虛設(shè)柵極電極/多晶硅232和虛設(shè)柵極氧化物。這些去除可以使用任何適當?shù)奈g刻、拋光、和/或清洗工藝來完成，如鑒于本公開內(nèi)容將顯而易見的?；叵氲皆谠撌纠詫嵤├?，去除107虛設(shè)柵極僅針對虛設(shè)柵極230而發(fā)生(例如，并不針對圖6中示出的虛設(shè)柵極330而發(fā)生)，這是因為執(zhí)行硬掩模和圖案化工藝106來對包含虛設(shè)柵極230的區(qū)域進行開口。圖7B例示了圖7A中示出的結(jié)構(gòu)的頂部平面視圖。如可以在該頂部平面視圖中看到的，已經(jīng)再次暴露出鰭部210和 220的溝道區(qū)206。如還可以看到的，并且如下面將更詳細地討論的，鰭部210和220均具有第一寬度W1。[〇〇35]圖7C例示了圖7A中示出的結(jié)構(gòu)的僅溝道區(qū)206的前平面視圖。如在圖7C中可以看到的，鰭部210和220均具有第一寬度W1和第一高度H1。盡管鰭部210和220不需要具有相同的初始寬度W1和高度H1，但為了易于解釋，它們在該實施例中是相同的。應當指出，如本文中所使用的第一高度H1是從隔離區(qū)202的頂部至鰭部210和220的頂部的距離。還應當指出， 鰭部210和220的源極區(qū)和漏極區(qū)(或者一旦完全制造出器件就可以成為源極區(qū)或漏極區(qū)的區(qū)域)可以從與鰭部210和220的溝道區(qū)206相同的初始/第一寬度W1和高度H1開始。例如，如在圖7A-7B中可以看到的，初始的鰭部寬度W1和高度H1在源極/漏極區(qū)中與在溝道區(qū)206中相同。在某些實施例中，以及如鑒于本公開內(nèi)容將顯而易見的，第一寬度W1可以由溝槽蝕刻 102來確定，執(zhí)行溝槽蝕刻102來在襯底200中形成鰭部210和220。[〇〇36]圖8從圖7C繼續(xù)并例示了根據(jù)實施例的在執(zhí)行鰭部210和220的溝道區(qū)206的修整蝕刻108以分別獲得經(jīng)雕刻/經(jīng)修整的鰭部212和222之后的得到的結(jié)構(gòu)。在某些實施例中， 可以使用外延沉積工具或外延反應器和/或在外延沉積工具或外延反應器內(nèi)部執(zhí)行修整蝕刻108。在某些實施例中，修整蝕刻可以包括例如:1)使用基于氯(C1)或氟(F)的化學品的低離子能量等離子體處理或者2)熱處理。在某些實施例中，使用基于C1或F的化學品可以包括使用小于5kW(或小于lkW)的射頻能量例如持續(xù)10秒與40秒之間的時間。在某些實施例中， 低離子能量等離子體處理可以使用外延沉積工具和基于C1的化學品以實現(xiàn)修整蝕刻108。 一個這樣的示例包括在以下條件下使用包含等離子體的低能量Cl:200mT、10SCcm Cl2、 lOOsccm H2、300sccm Ar、50W、離子能量2eV、20秒。在某些實施例中，熱處理可以采用外延反應器或晶圓腔室處理以實現(xiàn)修整蝕刻108。在某些實施例中，熱處理可以采用具有在500-700攝氏度的溫度范圍內(nèi)的Cl2或者在700-900攝氏度的溫度范圍內(nèi)的HC1的外延沉積反應器，舉例來說，例如持續(xù)20秒與120秒之間的時間。一個這樣的示例包括在以下條件下的熱處理:750攝氏度、lOOsccm HCl、10000sccm H2、20T、60秒。如鑒于本公開內(nèi)容將顯而易見的，任何數(shù)量的適當?shù)奈g刻工藝可用于修整蝕刻108。[〇〇37] 如可以在圖8中看到的，在該示例性實施例中，經(jīng)修整的鰭部212和222均已經(jīng)被雕亥IJ/修整為第二寬度W2和第二高度H2?；叵氲絻H雕刻/修整了鰭部210和220的溝道區(qū)206,得到了經(jīng)修整的鰭部212和222。在該示例性實施例中，鰭部210和220的源極/漏極區(qū)未受修整蝕刻108影響，這是因為它們被至少絕緣體層250覆蓋(例如，如在圖7A-7B中示出的)。應當指出，未開口區(qū)域(例如，在先前的硬掩模和圖案化106期間剩下的被硬掩模層270覆蓋的區(qū)域)中的鰭部(例如，圖6中示出的鰭部310和320)的溝道區(qū)以及源極/漏極區(qū)也未受修整蝕亥IJ108影響。在某些實施例中，W2可以等于或小于W1。在某些實施例中，H2可以等于或小于 H1。在某些實施例中，W1可以大于15nm并且W2可以是15nm或更小。在某些實施例中，W1可以比W2大lnm與15nm之間。在某些實施例中，W1可以比W2大2nm與6nm之間。在某些實施例中，W1 可以大于l〇nm(例如，15nm、20nm、或30nm寬)。在某些實施例中，W2可以是15nm或更小(例如， 15nm、10nm、或7nm寬)。在某些實施例中，W2可以是至少5nm。在某些實施例中，H2可以是至少 20nm。在某些實施例中，H1可以比H2大不超過5nm。在某些實施例中，可以期望確保在執(zhí)行修整蝕刻108之后H2為至少20nm。因此，在某些實施例中，可以期望以具有高的初始高度H1 (例如，至少25]11]1、3〇111]1、5〇111]1、或75111]1)的鰭部開始，以確保在修整蝕刻108之后保留足夠的經(jīng)修整的鰭部高度H2。應當指出，在該示例性實施例中，鰭部210的經(jīng)修整的部分212和鰭部220 的經(jīng)修整的部分222位于隔離區(qū)202上方，并且鰭部在接近于隔離區(qū)202或在隔離區(qū)202內(nèi)的部分中保持它們的初始寬度W1，如例如在圖8中示出的。
[0038]回想到盡管鰭部210和220以及經(jīng)修整的鰭部部分212和222被描繪為在形狀上是矩形的，但本公開內(nèi)容不需要如此限制。在其中鰭部從頂部到底部具有不規(guī)則寬度的某些實施例中，在修整蝕刻107期間僅可以只雕刻鰭部的一部分。例如，在其中初始形成的鰭部成錐形(例如，其中頂部比基部薄)的情況下，可以期望在修整蝕刻107期間主要雕刻或僅雕刻鰭部的底部部分。在這些情形下，可以執(zhí)行雕刻以獲得對于鰭部的整個溝道部分更一致的寬度。例如，可以在這些情形下執(zhí)行修整蝕刻107以使得鰭部成形為直的(而不是成錐形)。在另一個實施例中，鰭部將具有鞍狀的形狀，以使得高度和寬度在其中鰭部接觸間隔體側(cè)壁的溝道的邊緣處最大。在這些實施例中，在溝道的中心處，鰭部將較短和較窄。用于執(zhí)行修整蝕刻107的其它適當?shù)呐渲没蜃冃蛯⑷Q于給定應用并且鑒于本公開內(nèi)容將是顯而易見的。
[0039]在其它實施例中，應當指出，圖7C和圖8還可以被視為在已經(jīng)完成修整蝕刻之后的相同的兩個鰭部的兩個不同位置處的相應的橫截面。例如，圖7C中在鰭部的210/220位置處截取的橫截面描繪了第一鰭部高度H1和寬度W1，而圖8中在這些鰭部的212/222位置處截取的橫截面描繪了第二鰭部高度H2和寬度W2。鑒于本公開內(nèi)容，任何數(shù)量的其它混合的鰭部幾何結(jié)構(gòu)將是顯而易見的，不管在不同的鰭部組上、相同鰭部上、還是它們的組合。
[0040]根據(jù)本公開內(nèi)容的一個或多個實施例，圖1中的方法101可以如期望地以重復109 工藝1〇6(光刻地限定待開口的區(qū)域)、107(從開口區(qū)域中去除一個或多個虛設(shè)柵極以再次暴露出開口區(qū)域中的鰭部的溝道區(qū))、以及1〇8(對開口區(qū)域中的鰭部的溝道區(qū)執(zhí)行修整蝕亥IJ)繼續(xù)。工藝106、107和108每個可以被執(zhí)行一次，以獲得例如具有不同鰭部溝道寬度的兩組鰭部(例如，如下面將參照圖9所討論的)。然而，工藝106、107、和108可以被重復109多達期望的次數(shù)，以便在給給定的襯底/管芯上和/或甚至在沿著相同鰭部的不同位置處(如果這樣期望的話(例如，CMOS器件))獲得多個鰭部溝道尺寸，如鑒于本公開內(nèi)容將顯而易見的。應當指出，當重復光刻地限定106待開口的區(qū)域時，可以選擇襯底/管芯200上的任何適當?shù)膮^(qū)域。還應當指出，當重復修整蝕刻108時，不同條件可用于如期望地雕刻再次暴露出的鰭部溝道區(qū)域，例如以上面列出的方式或任何其它適當?shù)姆绞健?br>[0041]根據(jù)某些實施例，圖1中的方法101可以可選地繼續(xù)形成110—個或多個半導體器件(如傳統(tǒng)地進行的)。例如，圖9例示了根據(jù)本公開內(nèi)容的一個或多個實施例的在進行附加處理以形成半導體器件之后(例如，在完成替代柵極工藝并執(zhí)行源極/漏極接觸溝槽蝕刻之后)的圖8中的結(jié)構(gòu)(包括來自圖6中示出的管芯/襯底200上的附加區(qū)域的鰭部310)的透視圖。在該示例性實施例中，已經(jīng)形成兩個鰭式晶體管(例如，三柵極或finFET)。如可以在圖9 中看到的，為了例示的目的示出了鰭部210和310,并且在溝道區(qū)206中修整212鰭部210。如還可以看到的，鰭部210在源極/漏極區(qū)208和209中保持第一寬度W1，并且鰭部310貫穿其源極/漏極區(qū)308和309及其溝道區(qū)306具有一致的寬度(W3)。換言之，整個鰭部310和鰭部210 的源極/漏極區(qū)208和209未受修整蝕刻108的影響，這是因為僅當暴露出鰭部210和220的溝道區(qū)206時執(zhí)行修整蝕刻108。因此，經(jīng)過鰭部210的源極/漏極區(qū)208和109(以及任何相關(guān)的尖端區(qū)和接觸部)的鄰近的電阻通路可能由于源極/漏極區(qū)中的鰭部與溝道區(qū)206中的鰭部 210的經(jīng)修整的部分212相比物理上較寬的尺寸而全都相對更低(例如，與經(jīng)過源極/漏極區(qū) 308和309的電阻通路相比)。[〇〇42] 在某些實施例中，鰭部310的寬度W3可以等于或基本上類似于(例如，在lnm或2nm 內(nèi))W1。在更通常的意義上，W1和W2可以分別表示第一組鰭部中的每個鰭部的源極/漏極區(qū)和溝道區(qū)中的寬度，其中，根據(jù)方法101來選擇性地修整第一組鰭部。W3可以表示在所有剩余鰭部的所有區(qū)域(源極/漏極和溝道)中的寬度，所有剩余的鰭部可以構(gòu)成第二組鰭部。如先前描述的，對鰭部的區(qū)域的選擇性雕刻/修整可以如期望地重復109許多次。因此，可以使用本文中所描述的技術(shù)來在給定的襯底/管芯上形成任何數(shù)量的組的鰭部(例如，3、4、 5、……n組)，以獲得多個鰭部溝道尺寸。在某些實施例中，所有這些組的鰭部的溝道區(qū)可以被雕刻/修整至某種程度(相對于這些鰭部的源極/漏極區(qū))。因此，在某些實施例中，給定襯底/管芯上的所有鰭部的鰭部溝道寬度可以小于對應的源極/漏極區(qū)中的鰭部寬度。應當指出，在該示例性實施例中，源極/漏極區(qū)208/209和308/309被示出為分別形成在襯底200上并且由襯底200形成的初始鰭部210和310的部分。然而，本公開內(nèi)容不需要如此限制。例如， 在某些實施例中，可以去除任何和/或所有源極/漏極區(qū)，并且用另一種材料來代替源極/漏極區(qū)，因此，源極/漏極區(qū)中的某些或全部可以在其中不具有原始鰭部的部分。在其它實施例中，鰭部的源極/漏極區(qū)中的任何和/或全部還可以經(jīng)受打薄、雕刻、重新成形、電鍍、和/ 或其它各種適當?shù)墓に嚒Ｒ虼?，在某些實施例中，源極/漏極區(qū)中的鰭部部分的寬度可以不等同于初始鰭部寬度(例如，圖7C和圖8中示出的寬度W1)。
[0043]進一步參照圖9,在該實施例中，沉積/形成柵極電極262和362來分別替代虛設(shè)柵極電極232和332,并且如傳統(tǒng)地進行的，可以在柵極電極262和362下方直接形成可選的柵極電介質(zhì)(未示出)。如還可以看到的，分別圍繞柵極260和360形成間隔體240和340，并且柵極260和360還具有形成在其上的硬掩模280和380(其可以被去除以形成金屬柵極接觸部)。 柵極電極262和362和柵極電介質(zhì)可以使用任何適當?shù)募夹g(shù)來形成并可以由任何適當?shù)牟牧闲纬?。例如，替代柵極260和360可以使用各種各樣的工藝(包括CVD、物理氣相沉積(PVD)、 金屬沉積工藝、和/或它們的任意組合)中的任何工藝來形成。在某些實施例中，柵極電極 262和362可以包括各種各樣的材料(例如，多晶硅或各種適當?shù)慕饘?例如，鋁(A1)、鎢(W)、 鈦(Ti)、銅(Cu)、或任何其它適當?shù)慕饘倩蚝辖?)中的任何材料。用于形成替代柵極或替代金屬柵極(RMG)的其它適當?shù)呐渲谩⒉牧?、和工藝將取決于給定應用并且將鑒于本公開內(nèi)容而顯而易見。
[0044]進一步參照圖9,如示出的，執(zhí)行蝕刻工藝(例如，任何適當?shù)臐穹ɑ蚋煞ㄎg刻工藝)，以分別暴露出鰭部210的源極/漏極區(qū)208、209和鰭部310的源極/漏極區(qū)308、309。用于形成集成電路器件的方法101可以包括另外的或替代的工藝，如鑒于本公開內(nèi)容將顯而易見的。例如，方法可以繼續(xù)源極/漏極處理并可以包括沉積源極/漏極金屬接觸部或接觸層。 可以使用硅化工藝(總的來說，沉積接觸金屬和隨后的退火)來執(zhí)行對源極和漏極接觸部的這種金屬化。例如，可以使用在具有或不具有鍺預非晶化注入的情況下借助于鎳、鋁、鎳-鉑或鎳-鋁或鎳和鋁的其它合金、或鈦的硅化來形成低電阻鍺化物。
[0045]在某些實施例中，如本文中多方面描述的原理和技術(shù)可以用于在沉積柵極(或虛設(shè)柵極)之前雕刻/修整開口區(qū)域中的整個鰭部。例如，這可以包括光刻地限定(例如，硬掩模和圖案化)待雕刻/修整的區(qū)域，并隨后在沉積柵極之前執(zhí)行修整蝕刻以雕刻/修整區(qū)域中的鰭部。在這些實施例中，來自經(jīng)雕刻的/經(jīng)修整的區(qū)域中的每個鰭部的尺寸將在源極/ 漏極區(qū)和溝道區(qū)兩者中是相同的。用于選擇性地雕刻/修整鰭部的區(qū)域的工藝可以如期望地重復多次，以獲得給定襯底/管芯上的多個鰭部尺寸。
[0046]如先前提及的，為了易于例示，本文中在具有不同溝道尺寸的鰭式晶體管配置(例如，三柵極或finFET)的背景中描繪和描述了方法101和圖2-圖9中示出的結(jié)構(gòu)。然而，如本文中各方面所描述的原理和技術(shù)可用于在具有多個鰭部尺寸的單個管芯上形成其它半導體器件和晶體管配置，包括例如，平面、雙柵極、環(huán)繞柵極(例如，納米線/納米帶)、和其它適當?shù)钠骷团渲?。還回想到本文中所描述的結(jié)構(gòu)可用于取決于特定配置來形成p-M0S、n-M0S、或CMOS晶體管器件。鑒于本公開內(nèi)容，許多變型和配置將是顯而易見的。[〇〇47] 示例性系統(tǒng)
[0048]圖10例示了利用根據(jù)本公開內(nèi)容的一個或多個實施例配置的一個或多個集成電路實現(xiàn)的計算系統(tǒng)1000。如可以看到的，計算系統(tǒng)100容納母板1002。母板1002可以包括多個部件，包括但不限于處理器1004和至少一個通信芯片1006,其中每個都可以物理和電氣地耦合到母板1002,或者以其它方式集成在其中。如將意識到的，母板1002可以是例如任何印刷電路板，不管是主板還是安裝在主板上的子板或是系統(tǒng)1000的唯一的板。
[0049]取決于其應用，計算系統(tǒng)1000可以包括一個或多個其它部件，這些部件可以物理和電氣耦合到母板1002,也可以不存在這樣的耦合。這些其它部件可以包括但不限于易失性存儲器(例如，DRAM)、非易失性存儲器(例如，R0M)、圖形處理器、數(shù)字信號處理器、密碼協(xié)處理器、芯片組、天線、顯示器、觸摸屏顯示器、觸摸屏控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(tǒng)(GPS)設(shè)備、羅盤、加速度計、陀螺儀、揚聲器、照相機、以及大容量儲存設(shè)備(例如，硬盤驅(qū)動、壓縮盤(CD)、數(shù)字多功能盤(DVD)等等)。包括在計算系統(tǒng)1000中的部件中的任何部件可以包括如本文中各方面描述的一個或多個集成電路結(jié)構(gòu) (例如，包括多個鰭部尺寸、尤其在鰭部的溝道區(qū)中)。這些集成電路結(jié)構(gòu)可用于例如實現(xiàn)片上系統(tǒng)(S0C)器件，其可以包括以下各項中的至少一項:例如微處理器、微控制器、存儲器、 和功率管理電路。在某些實施例中，多個功能可以被集成到一個或多個芯片中(例如，應當指出，通信芯片1006可以是處理器1004的部分，或者以其它方式被集成到處理器1004中)。
[0050]通信芯片1006實現(xiàn)了無線通信，以便將數(shù)據(jù)傳送到計算系統(tǒng)1000以及從計算系統(tǒng) 1000傳送數(shù)據(jù)。術(shù)語“無線”及其派生詞可用于描述可通過使用經(jīng)由非固態(tài)介質(zhì)的經(jīng)調(diào)制的電磁輻射來傳送數(shù)據(jù)的電路、設(shè)備、系統(tǒng)、方法、技術(shù)、通信信道等。該術(shù)語并非暗示相關(guān)聯(lián)的設(shè)備不包含任何導線，盡管在某些實施例中它們可能不含有。通信芯片1006可以實施多個無線標準或協(xié)議中的任何標準或協(xié)議，這些標準或協(xié)議包括但不限于W1-Fi (IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(1^￡)4￥-00、1??八+、 HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、及其衍生物，以及被命名為 3G、4G、 5G及更高的任何其它無線協(xié)議。計算系統(tǒng)1000可以包括多個通信芯片1006。例如，第一通信芯片1006可以專用于較短距離無線通信(例如，NFC、W1-Fi和藍牙)，并且第二通信芯片1006 可以專用于較長距離無線通信(例如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-D0以及其它)。 [〇〇511計算系統(tǒng)1000的處理器1004包括被封裝在處理器1004內(nèi)的集成電路管芯。在某些實施例中，處理器的集成電路管芯包括利用如本文中各方面描述的一個或多個半導體或晶體管結(jié)構(gòu)(例如，其中，在單個管芯上使用多個鰭部尺寸以獲得具有不同溝道尺寸的鰭式晶體管結(jié)構(gòu))實現(xiàn)的板上存儲電路。術(shù)語“處理器”可以指代例如對來自寄存器和/或存儲器的電子數(shù)據(jù)進行處理以便將該電子數(shù)據(jù)轉(zhuǎn)換成可以儲存在寄存器和/或存儲器中的其它電子數(shù)據(jù)的任何器件或器件的一部分。[〇〇52]通信芯片1006還可以包括被封裝在通信芯片1006內(nèi)的集成電路管芯。根據(jù)某些這樣的示例性實施例，通信芯片的集成電路管芯包括利用如本文中各方面描述的一個或多個晶體管結(jié)構(gòu)實現(xiàn)的一個或多個器件(例如，片上處理器或存儲器)。如根據(jù)本公開內(nèi)容將意識到的，應當指出，多個標準的無線能力可以被直接集成到處理器1004中(例如，其中任何芯片1006的功能被集成到處理器1004中，而不是具有單獨的通信芯片)。還應當指出，處理器1004可以是具有這種無線能力的芯片組。簡言之，可以使用任意數(shù)量的處理器1004和/或通信芯片1006。類似地，任何一個芯片或芯片組都可以具有被集成在其中的多個功能。 [〇〇53]在各種實施方式中，計算系統(tǒng)1000可以是膝上計算機、上網(wǎng)本、筆記本、智能電話、 平板電腦、個人數(shù)字助理(PDA)、超級移動PC、移動電話、臺式計算機、服務器、打印機、掃描儀、監(jiān)視器、機頂盒、娛樂控制單元、數(shù)碼相機、便攜式音樂播放器、或數(shù)字視頻錄像機。在其它實施方式中，計算系統(tǒng)1000可以是處理數(shù)據(jù)或采用如本文中各方面描述的一個或多個集成電路結(jié)構(gòu)或器件的任何其它電子設(shè)備。
[0054] 其它示例性實施例
[0055]以下示例涉及其它實施例，根據(jù)這些實施例，許多變更和配置將是顯而易見的。
[0056] 示例1是一種集成電路，其包括:第一組一個或多個鰭部，該第一組一個或多個鰭部形成在襯底上并且由襯底形成，第一組鰭部均具有源極/漏極區(qū)和溝道區(qū)，其中，第一組鰭部在源極/漏極區(qū)中均具有第一寬度(W1)并且在溝道區(qū)中均具有第二寬度(W2)，并且其中，W2小于W1;以及第二組一個或多個鰭部，該第二組一個或多個鰭部形成在襯底上并且由襯底形成，該第二組鰭部均具有源極/漏極區(qū)和溝道區(qū)，其中，第二組鰭部在源極/漏極區(qū)和溝道區(qū)中均具有第三寬度(W3)。[〇〇57]示例2包括示例1的主題，其中，第一組或第二組中的鰭部中的至少一個鰭部在鰭部上的第一位置處具有第一溝道高度并且在鰭部上的第二位置處具有第二溝道高度;和/ 或第一組中的鰭部中的至少一個鰭部具有第一溝道高度并且第二組中的鰭部中的一個鰭部具有第二溝道高度;其中，第一溝道高度和第二溝道高度包括有意地不同的溝道高度。 [〇〇58] 示例3包括示例1-2中任一示例的主題，其中W1大于15nm并且W2為15nm或更小。 [〇〇59] 示例4包括示例1-3中任一示例的主題，其中，W1比W2大2nm與6nm之間。
[0060] 示例5包括示例1-4中任一示例的主題，其中，W2為至少5nm。[〇〇61 ] 示例6包括示例1-5中任一示例的主題，其中，W3基本上類似于W1。
[0062] 示例7包括示例6的主題，其中，基本上類似于表示在lnm內(nèi)。
[0063] 示例8包括示例1-7中任一示例的主題，其中，與溝道區(qū)相比，第二組鰭部在源極/ 漏極區(qū)中具有基本上不同的寬度。
[0064] 示例9包括示例1-8中任一示例的主題，其中，第一組鰭部和第二組鰭部均具有構(gòu)建于其上的至少一個半導體器件。
[0065] 示例10包括示例9的主題，其中，半導體器件是p-MOS、n-MOS、或CMOS晶體管器件。
[0066] 示例11包括示例1-10中任一示例的主題，還包括形成在襯底上并由襯底形成的第三組鰭部，第三組鰭部均具有源極/漏極區(qū)和溝道區(qū)，其中，第三組鰭部在源極/漏極區(qū)中均具有第四寬度(W4)并且在溝道區(qū)中均具有第五寬度(W5)。[〇〇67] 示例12包括示例11的主題，其中，W5不等于W2。[〇〇68] 示例13包括示例1-12中任一示例的主題，其中，集成電路是片上系統(tǒng)(S0C)器件。
[0069] 示例14包括移動計算系統(tǒng)，該移動計算系統(tǒng)包括示例1-13中任一示例的主題。
[0070]示例15是用于形成集成電路的方法，該方法包括:執(zhí)行溝槽蝕刻以在襯底中形成鰭部和溝槽，其中，每個鰭部均具有第一寬度(W1);在溝槽中沉積絕緣體材料;在鰭部的溝道區(qū)上形成虛設(shè)柵極;在鰭部和虛設(shè)柵極的形貌(topography)上方沉積附加的絕緣體層； 光刻地限定待開口的第一區(qū)域;去除第一區(qū)域中的虛設(shè)柵極以再次暴露出第一區(qū)域中的鰭部的溝道區(qū)；以及在第一區(qū)域中的鰭部的溝道區(qū)上執(zhí)行第一修整蝕刻，其中，第一區(qū)域中的每個鰭部的經(jīng)修整的溝道區(qū)具有第二寬度(W2)，并且其中，W2小于W1。[0071 ] 示例16包括示例15的主題，還包括:重復以下工藝:光刻地限定待開口的區(qū)域，去除該區(qū)域中的虛設(shè)柵極以再次暴露出該區(qū)域中的鰭部的溝道區(qū)，以及在該區(qū)域中的鰭部的溝道區(qū)上執(zhí)行修整蝕刻以獲得具有不同尺寸的溝道區(qū)的鰭部。
[0072]示例17包括示例15-16中任一示例的主題，還包括:去除第二區(qū)域中的虛設(shè)柵極以再次暴露出該第二區(qū)域中的鰭部的溝道區(qū)；以及在第二區(qū)域中的鰭部的溝道區(qū)上執(zhí)行第二修整蝕刻，其中，第二區(qū)域中的每個鰭部的經(jīng)修整的溝道區(qū)均具有第三寬度(W3)，并且其中，W3小于W1。
[0073]示例18包括示例15-17中任一示例的主題，其中，光刻地限定包括形成硬掩模層和圖案化待開口的區(qū)域。
[0074]示例19包括示例15-18中任一示例的主題，其中，執(zhí)行修整蝕刻包括使用基于氯的化學品的低離子能量等離子體處理和熱處理中的至少一個。
[0075]示例20包括示例15-19中任一示例的主題，其中，執(zhí)行修整蝕刻包括在10秒與40秒之間的時間內(nèi)使用基于氯的化學品并使用小于5kW的射頻能量。
[0076]示例21包括示例15-20中任一示例的主題，其中，執(zhí)行修整蝕刻包括在10秒與40秒之間的時間內(nèi)使用基于氯的化學品并使用小于lkW的射頻能量。[〇〇77] 示例22包括示例15-19中任一示例的主題，其中，執(zhí)行修整蝕刻包括在存在HC1的情況下在20秒與120秒之間的時間內(nèi)在外延反應器中使用小于900攝氏度的熱量并使用熱處理。[〇〇78] 示例23包括示例15-19中任一示例的主題，其中，執(zhí)行修整蝕刻包括在存在Cl2的情況下在20秒與120秒之間的時間內(nèi)在外延反應器中使用小于700攝氏度的熱量并使用熱處理。[〇〇79] 示例24包括示例15-23中任一示例的主題，其中，襯底材料包括硅(Si)。[〇〇8〇] 示例25包括示例15-24中任一示例的主題，其中，W1大于15nm并且W2為15nm或更小。[〇〇81 ] 示例26包括示例15-25中任一示例的主題，其中，W1比W2大2nm與6nm之間。[〇〇82] 示例27包括示例15-26中任一示例的主題，其中，W1大于10nm。[〇〇83] 示例28包括示例15-27中任一示例的主題，其中，W2為至少5nm。[〇〇84] 示例29包括示例17-28中任一示例的主題，其中，W3不等于W2。[〇〇85] 示例30包括示例17-29中任一示例的主題，還包括:在第一區(qū)域中的鰭部上、在第二區(qū)域中的鰭部上、和/或未在第一區(qū)域或第二區(qū)域中的鰭部上形成至少一個半導體器件。
[0086]示例31包括示例30的主題，其中，一個或多個半導體器件是p-M0S、n-M0S、或CMOS 晶體管器件。
[0087]示例32包括具有用于執(zhí)行示例15-29中任一示例的主題的單元的裝置。[0〇88]不例33包括一種集成電路，其包括:第一組一個或多個晶體管，該第一組一個或多個晶體管包括在襯底上形成并且由襯底形成的鰭式溝道區(qū)；以及第二組一個或多個晶體管，該第二組一個或多個晶體管包括在襯底上形成并且由襯底形成的鰭式溝道區(qū)；其中，在隔離區(qū)上方，第一組溝道區(qū)的高度尺寸和寬度尺寸中的至少一個與第二組溝道區(qū)的對應尺寸不同。[〇〇89]示例34包括示例33的主題，其中，第一組溝道區(qū)在隔離區(qū)內(nèi)具有第一寬度(W1)并且在隔離區(qū)上方具有第二寬度(W2)，并且W2小于W1。
[0090] 示例35包括示例34的主題，其中，W1大于15nm并且W2為15nm或更小。
[0091] 示例36包括示例34-35中任一示例的主題，其中，W1比W2大2nm與6nm之間。[〇〇92] 示例37包括示例33-36中任一示例的主題，其中，在隔離區(qū)上方，第一組溝道區(qū)的寬度小于第二組溝道區(qū)的寬度。[〇〇93] 示例38包括示例33-36中任一示例的主題，其中，在隔離區(qū)上方，第一組溝道區(qū)的高度小于第二組溝道區(qū)的寬度。[〇〇94] 示例39包括示例33-36中任一示例的主題，其中，在隔離區(qū)上方，第一組溝道區(qū)的寬度和高度分別小于第二組溝道區(qū)的寬度和高度。[〇〇95] 示例40包括示例33-39中任一示例的主題，其中，晶體管是p-M0S、n-M0S、和/或 CMOS晶體管。[〇〇96] 示例41包括具有示例33-40中任一示例的主題的片上系統(tǒng)(S0C)器件。[〇〇97] 示例42包括示例41的主題，還包括以下各項中的至少一個:微處理器、微控制器、 存儲器、和功率管理電路。
[0098]出于例示和描述的目的，已經(jīng)呈現(xiàn)了對示例性實施例的前述描述。其并非旨在是詳盡的或者將本公開內(nèi)容限制到所公開的精確形式。鑒于本公開內(nèi)容，許多修改和變型是可能的。旨在本公開內(nèi)容的范圍并非由該【具體實施方式】來限制，而是由所附權(quán)利要求來限制。請求本申請的優(yōu)先權(quán)的將來提交的申請可以以不同的方式來請求所公開的主題，并且通常可以包括如各方面公開的或者以其它方式證明的任何組的一個或多個限制。
【主權(quán)項】
1.一種集成電路，包括: 第一組鰭部，所述第一組鰭部形成在襯底上并且由所述襯底形成，所述第一組鰭部均具有源極/漏極區(qū)和溝道區(qū)，其中，所述第一組鰭部在所述源極/漏極區(qū)中均具有第一寬度(Wl)并且在所述溝道區(qū)中均具有第二寬度(W2)，并且其中，W2小于Wl;以及 第二組鰭部，所述第二組鰭部形成在所述襯底上并且由所述襯底形成，所述第二組鰭部均具有源極/漏極區(qū)和溝道區(qū)，其中，所述第二組鰭部在所述源極/漏極區(qū)和所述溝道區(qū)中均具有第三寬度(W3)。2.根據(jù)權(quán)利要求1所述的集成電路，其中: 所述第一組或所述第二組中的鰭部中的至少一個鰭部在所述鰭部上的第一位置處具有第一溝道高度并且在所述鰭部上的第二位置處具有第二溝道高度;和/或 所述第一組中的鰭部中的至少一個鰭部具有第一溝道高度，并且所述第二組中的鰭部中的一個鰭部具有第二溝道高度； 其中，所述第一溝道高度和所述第二溝道高度包括有意地不同的溝道高度。3.根據(jù)權(quán)利要求1所述的集成電路，其中，Wl大于15nm并且W2為15nm或更小。4.根據(jù)權(quán)利要求1所述的集成電路，其中，Wl比W2大2nm與6nm之間。5.根據(jù)權(quán)利要求1所述的集成電路，其中，W3基本上類似于Wl。6.根據(jù)權(quán)利要求1所述的集成電路，其中，所述第一組鰭部和所述第二組鰭部均具有構(gòu)建在其上的至少一個半導體器件。7.根據(jù)權(quán)利要求6所述的集成電路，其中，所述半導體器件是p-MOS、n-MOS、或CMOS晶體管器件。8.根據(jù)權(quán)利要求1所述的集成電路，還包括:形成在所述襯底上并由所述襯底形成的第三組鰭部，所述第三組鰭部均具有源極/漏極區(qū)和溝道區(qū)，其中，所述第三組鰭部在所述源極/漏極區(qū)中均具有第四寬度(W4)并且在所述溝道區(qū)中均具有第五寬度(W5)。9.根據(jù)權(quán)利要求1所述的集成電路，其中，W5不等于W2。10.根據(jù)權(quán)利要求1-9中任一項所述的集成電路，其中，所述集成電路是片上系統(tǒng)(SOC)器件。11.一種用于形成集成電路的方法，所述方法包括: 執(zhí)行溝槽蝕刻以在襯底中形成鰭部和溝槽，其中，每個鰭部都具有第一寬度(Wl); 在所述溝槽中沉積絕緣體材料； 在所述鰭部的溝道區(qū)上形成虛設(shè)柵極； 在所述鰭部和所述虛設(shè)柵極的形貌上方沉積附加的絕緣體層； 光刻地限定待開口的第一區(qū)域； 去除所述第一區(qū)域中的虛設(shè)柵極，以再次暴露出所述第一區(qū)域中的鰭部的溝道區(qū)；以及 在所述第一區(qū)域中的鰭部的溝道區(qū)上執(zhí)行第一修整蝕刻，其中，所述第一區(qū)域中的每個鰭部的經(jīng)修整的溝道區(qū)具有第二寬度(W2)，并且其中，W2小于W1。12.根據(jù)權(quán)利要求11所述的方法，還包括:重復以下工藝:光刻地限定待開口的區(qū)域;去除所述區(qū)域中的虛設(shè)柵極，以再次暴露出所述區(qū)域中的鰭部的溝道區(qū)；以及在所述區(qū)域中的鰭部的溝道區(qū)上執(zhí)行修整蝕刻，以獲得具有不同尺寸的溝道區(qū)的鰭部。13.根據(jù)權(quán)利要求11所述的方法，還包括:光刻地限定待開口的第二區(qū)域；去除所述第二區(qū)域中的虛設(shè)柵極，以再次暴露出所述第二區(qū)域中的鰭部的溝道區(qū)；以 及在所述第二區(qū)域中的鰭部的溝道區(qū)上執(zhí)行第二修整蝕刻，其中，所述第二區(qū)域中的每 個鰭部的經(jīng)修整的溝道區(qū)均具有第三寬度(W3)，并且其中，W3小于W1。14.根據(jù)權(quán)利要求11-13中任一項所述的方法，其中，光刻地限定包括形成硬掩模層以 及圖案化所述待開口的區(qū)域。15.根據(jù)權(quán)利要求11-13中任一項所述的方法，其中，執(zhí)行修整蝕刻包括使用基于氯的 化學品的低離子能量等離子體處理和熱處理中的至少一個。16.根據(jù)權(quán)利要求11-13中任一項所述的方法，其中，執(zhí)行修整蝕刻包括在10秒與40秒 之間的時間內(nèi)使用小于5kW的射頻能量并使用基于氯的化學品。17.根據(jù)權(quán)利要求11-13中任一項所述的方法，其中，執(zhí)行修整蝕刻包括在存在HC1的情 況下在20秒與120秒之間的時間內(nèi)在外延反應器中使用小于900攝氏度的熱量并使用熱處 理。18.根據(jù)權(quán)利要求11-13中任一項所述的方法，其中，執(zhí)行修整蝕刻包括在存在Cl2的情 況下在20秒與120秒之間的時間內(nèi)在外延反應器中使用小于700攝氏度的熱量并使用熱處理。19.根據(jù)權(quán)利要求11-13中任一項所述的方法，其中，W1大于15nm并且W2為15nm或更小。20.根據(jù)權(quán)利要求11-13中任一項所述的方法，其中，W3不等于W2。21.—種集成電路，包括:第一組一個或多個晶體管，所述第一組一個或多個晶體管包括在襯底上形成并且由所 述襯底形成的鰭式溝道區(qū)；以及第二組一個或多個晶體管，所述第二組一個或多個晶體管包括在所述襯底上形成并且 由所述襯底形成的鰭式溝道區(qū)；其中，在隔離區(qū)上方，第一組溝道區(qū)的高度尺寸和寬度尺寸中的至少一個與第二組溝 道區(qū)的對應尺寸不同。22.根據(jù)權(quán)利要求21所述的集成電路，其中，所述第一組溝道區(qū)在隔離區(qū)內(nèi)具有第一寬 度(W1)并且在所述隔離區(qū)上方具有第二寬度(W2)，并且W2小于W1。23.根據(jù)權(quán)利要求21-22中任一項所述的集成電路，其中，在隔離區(qū)上方，所述第一組溝 道區(qū)的寬度小于所述第二組溝道區(qū)的寬度。24.根據(jù)權(quán)利要求21-22中任一項所述的集成電路，其中，在隔離區(qū)上方，所述第一組溝 道區(qū)的高度小于所述第二組溝道區(qū)的寬度。25.根據(jù)權(quán)利要求21-22中任一項所述的集成電路，其中，在隔離區(qū)上方，所述第一組溝 道區(qū)的寬度和高度分別小于所述第二組溝道區(qū)的寬度和高度。
【文檔編號】H01L21/336GK106030814SQ201480076296
【公開日】2016年10月12日
【申請日】2014年3月24日
【發(fā)明人】G·A·格拉斯, A·S·默西
【申請人】英特爾公司