[0029]在襯底1002中，可以形成阱區(qū)1002-1。具體地，可以形成η型阱區(qū)，以供隨后在其中形成Ρ型器件；或者，可以形成η型阱區(qū)，以供隨后在其中形成Ρ型器件。例如，η型阱區(qū)可以通過在襯底1002中注入η型雜質(zhì)如PSAs來形成，ρ型阱區(qū)可以通過在襯底1002中注入Ρ型雜質(zhì)如Β或In來形成。如果需要，在注入之后還可以進(jìn)行退火。本領(lǐng)域技術(shù)人員能夠想到多種方式來形成η型阱、ρ型阱，在此不再贅述。
[0030]隨后，可以對襯底1002進(jìn)行構(gòu)圖，以形成鰭狀結(jié)構(gòu)。例如，這可以如下進(jìn)行。具體地，可以在襯底1002上形成掩模層1004如光刻膠，該掩模層1004被構(gòu)圖為與將要形成的鰭狀結(jié)構(gòu)相對應(yīng)的形狀，例如長條形(垂直于紙面方向延伸)。然后，如圖2所示，可以掩模層1004為掩模，選擇性刻蝕例如反應(yīng)離子刻蝕(RIE)襯底1002，從而形成鰭狀結(jié)構(gòu)F1。得到的鰭狀結(jié)構(gòu)F1的寬度(圖中水平方向上的維度)可以在約2?25nm之間。如下所述，該鰭狀結(jié)構(gòu)F1的上部(具體地，被隔離層露出的部分)將用作器件的鰭。在此，刻蝕可以進(jìn)入阱區(qū)1002-1，從而鰭狀結(jié)構(gòu)F1可以包含一部分的阱區(qū)。之后，可以去除掩模層1004。
[0031]然后，可以在鰭狀結(jié)構(gòu)下部的側(cè)壁上形成帶電荷的穿通阻止層。為了確保穿通阻止層形成在鰭狀結(jié)構(gòu)位于鰭下方的部分(sub-fin)的側(cè)壁上，形成穿通阻止層的步驟可以結(jié)合形成隔離層的步驟一起進(jìn)行。例如，這可以如下進(jìn)行。
[0032]具體地，如圖3所示，可以通過例如淀積，在形成有鰭狀結(jié)構(gòu)F1的襯底1002上形成電介質(zhì)層1006。例如，該電介質(zhì)層1006可以包括氮化物(例如，氮化娃)、含碳層或高K層如Hf02，厚度為約0.5?10nm?？梢酝ㄟ^等離子處理，使該電介質(zhì)層1006帶電荷。具體地，可以進(jìn)行表面等離子處理(例如，限于表面處，如距表面約1?2nm之內(nèi))。等離子轟擊電介質(zhì)層表面從而在其中產(chǎn)生缺陷態(tài)，這種缺陷態(tài)可以帶負(fù)電荷或正電荷。如果要形成η型器件，則可以使電介質(zhì)層1006帶凈負(fù)電荷；或者，如果要形成ρ型器件，則可以使電介質(zhì)層1006帶凈正電荷。在電介質(zhì)層1006中，凈電荷的劑量可以是約1011?1014cm2。由于電介質(zhì)層1006是絕緣體，所以其中的電荷不可迀移，即，不會移動到鰭狀結(jié)構(gòu)F1中。
[0033]接著，如圖4所示，可以在圖3所示的結(jié)構(gòu)上形成隔離層1008。例如，這可以通過在圖3所示的結(jié)構(gòu)上淀積電介質(zhì)材料如氧化物(例如，氧化硅)并對其進(jìn)行回蝕，來得到隔離層1008。在回蝕之前，可以對淀積的電介質(zhì)材料進(jìn)行平坦化處理如化學(xué)機(jī)械拋光(CMP)或?yàn)R射。在回蝕過程中，控制回蝕深度，使得回蝕后的隔離層1008的頂面相對于鰭狀結(jié)構(gòu)F1的頂面凹入。這樣，鰭狀結(jié)構(gòu)F1相對于隔離層1008突出的部分隨后可以充當(dāng)器件的鰭F，參見圖5。
[0034]此后，如圖5所示，可以對帶電荷的電介質(zhì)層1006進(jìn)行選擇性刻蝕(例如，在氮化物的情況下，通過熱磷酸)。由于選擇性刻蝕，電介質(zhì)層1006被隔離層1008覆蓋的部分可以得以保留，從而電介質(zhì)層1006的頂面與隔離層1008的頂面可以大致持平。因此，電介質(zhì)層1006僅位于鰭F下方，而沒有延伸到鰭F的側(cè)壁上(即，沒有延伸超出隔離層的頂面)。在該示例中，電介質(zhì)層1006包括在鰭狀結(jié)構(gòu)F1位于鰭F下方的部分側(cè)壁上延伸的部分以及沿襯底1002的表面延伸的部分。
[0035]這里需要指出的是，鰭狀結(jié)構(gòu)F1中充當(dāng)鰭F的部分以及鰭F下方的部分是功能上的劃分(具體地，鰭在其側(cè)壁以及可選地還在其頂面上形成溝道，而鰭下方的部分并不形成溝道)，它們在物理上形成為一體。在以下圖示中，以虛線示出了這種劃分，但是這僅僅是為了使讀者在閱讀本公開時能夠更好地理解本公開的技術(shù)，而并非要限制本公開。
[0036]電介質(zhì)層1006中帶的電荷可以在鰭狀結(jié)構(gòu)F1位于鰭F下方的部分中引入電荷。具體地，帶電的電介質(zhì)層1006可以改變鰭狀結(jié)構(gòu)F1中與之相對應(yīng)的部分(即，位于鰭F下方的部分)中的電勢場，這種電勢場可以使熱產(chǎn)生的電子或空穴拉入或拉出其中，從而使得電子或空穴囤積在鰭狀結(jié)構(gòu)的該部分中。例如，如果電介質(zhì)層1006帶凈正電荷(對于ρ型器件)，則可以在鰭狀結(jié)構(gòu)F1位于鰭F下方的部分中引入電子，并因此增加該部分中空穴的電勢能；如果電介質(zhì)層1006帶凈負(fù)電荷(對于η型器件)，則可以在鰭狀結(jié)構(gòu)F1位于鰭F下方的部分中引入空穴，并因此增加該部分中電子的電勢能。從而，電介質(zhì)層1006可以導(dǎo)致在鰭狀結(jié)構(gòu)F1位于鰭F下方的部分中形成勢皇，并因此抑制穿通。在此，將這樣的電介質(zhì)層1006也稱作“穿通阻止層”，盡管其并非如常規(guī)技術(shù)中那樣形成于鰭狀結(jié)構(gòu)中。在常規(guī)技術(shù)中，通常通過位于鰭下方的摻雜區(qū)來形成穿通阻止層。
[0037]有利地，阱區(qū)1002-1的頂面低于鰭F的底部(或者，隔離層1008的頂面)一定的距離，如圖5中的d所示。盡管存在該距離d(鰭狀結(jié)構(gòu)F1中與該距離d相對應(yīng)的部分可以實(shí)質(zhì)上無摻雜或輕摻雜)，但是如上所述，通過帶電荷的穿通阻止層1006，仍然可以抑制穿通。而且，由于該距離d，可以抑制阱區(qū)1002-1中的摻雜劑進(jìn)入鰭F中，從而可以降低隨機(jī)摻雜波動和閾值電壓變化。
[0038]在如上所述形成鰭以及穿通阻止層之后，可以進(jìn)行后繼工藝，來完成器件如FinFET的制造。本領(lǐng)域技術(shù)人員知道多種方式來制造FinFET，以下僅描述一種示例方式。
[0039]具體地，可以在隔離層1008上形成與鰭相交的柵堆疊。例如，這可以如下進(jìn)行。具體地，如圖6(a)和6(b)所示(圖6(b)是沿圖6(a)中AA'線的截面圖)，例如通過淀積，形成犧牲柵介質(zhì)層1010。例如，犧牲柵介質(zhì)層1010可以包括氧化物、氮氧化物或者氧化物/氮化物疊層，厚度為約0.8?5nm。在圖6(a)和6 (b)所示的示例中，僅示出了“Π”形的犧牲柵介質(zhì)層1010。但是，犧牲柵介質(zhì)層1010也可以包括在隔離層1008的頂面上延伸的部分。然后，例如通過淀積，形成犧牲柵導(dǎo)體層1012。例如，犧牲柵導(dǎo)體層1012可以包括多晶硅。犧牲柵導(dǎo)體層1012可以完全覆蓋鰭，并可以進(jìn)行平坦化處理例如化學(xué)機(jī)械拋光(CMP)。之后，對犧牲柵導(dǎo)體層1012進(jìn)行構(gòu)圖，以形成犧牲柵堆疊。在圖6(a)和6 (b)的示例中，犧牲柵導(dǎo)體層1012被構(gòu)圖為與鰭相交(例如，垂直)的條形。根據(jù)另一實(shí)施例，還可以構(gòu)圖后的犧牲柵導(dǎo)體層1012為掩模，進(jìn)一步對犧牲柵介質(zhì)層1010進(jìn)行構(gòu)圖。圖6(a)和6(b)中示出了犧牲柵介質(zhì)層1010被構(gòu)圖后的情況。
[0040]在形成犧牲柵堆疊之后，例如可以犧牲柵堆疊為掩模，進(jìn)行暈圈(halo)注入和延伸區(qū)(extens1n)注入。
[0041]接下來，如7 (a)和7(b)所示(圖7(b)是沿圖7 (a)中BB'線的截面圖)所示，可以在犧牲柵堆疊的側(cè)壁上形成側(cè)墻1014。例如，可以通過淀積形成厚度約為5-20nm的氮化物，然后對氮化物進(jìn)行RIE，來形成側(cè)墻1014。本領(lǐng)域技術(shù)人員知道多種方式來形成這種側(cè)墻，在此不再贅述。通過控制柵堆疊的高度(例如，將犧牲柵導(dǎo)體1012形成為比較高)，側(cè)墻1020可以基本上不形成于鰭F的側(cè)壁上。
[0042]在形成側(cè)墻之后，可以犧牲柵堆疊及側(cè)墻為掩模，進(jìn)行源/漏(S/D)注入。隨后，可以通過退火，激活注入的離子，以形成源/漏區(qū)。
[0043]在此，還可以應(yīng)變源/漏技術(shù)。具體地，如圖8所示，對鰭狀結(jié)構(gòu)F1進(jìn)行選擇性刻蝕(例如，通過T