st&MG Last工藝來執(zhí)行。首先，在半導(dǎo)體襯底I上形成具有多晶硅偽柵極2的CMOS結(jié)構(gòu)；其中，在偽柵極2兩側(cè)具有柵極側(cè)墻3，CM0S結(jié)構(gòu)具有NMOS和PMOS區(qū)域。然后，在所述CMOS結(jié)構(gòu)上沉積一層接觸刻蝕阻擋層4 (CESL);接著，再覆蓋一層層間介質(zhì)隔離層5 (ILD)。作為一可選的實(shí)施方式，所述接觸刻蝕阻擋層4可為SiN ;所述層間介質(zhì)隔離層5可為氧化硅。進(jìn)一步地，可采用例如等離子化學(xué)汽相沉積生長所述SiN接觸刻蝕阻擋層4。所述襯底I可以采用電子領(lǐng)域中已知的任何類型，如體硅、絕緣層上半導(dǎo)體(SOI)、完全耗盡、部分耗盡、FIN型或其他類型襯底；亦可采用現(xiàn)有的常規(guī)工藝來制備所述襯底的內(nèi)部結(jié)構(gòu)，包括制備淺溝槽隔離(STI)、源漏注入?yún)^(qū)域(Source、Drain)。
[0037]如框02所示，步驟S02:通過CMP平坦化至多晶硅露出。
[0038]請參閱圖3。接下來，通過CMP工藝對所述層間介質(zhì)隔離層5進(jìn)行平坦化，直至將多晶娃偽柵極2露出為止。
[0039]如框03所示，步驟S03:去除NMOS和PMOS區(qū)域的所述多晶硅偽柵極，形成柵極溝槽。
[0040]請參閱圖4。接下來，可采用例如濕法刻蝕工藝，將NMOS和PMOS區(qū)域的所述多晶硅偽柵極2去除，保留下柵極側(cè)墻3。因而，在去除多晶硅偽柵極后側(cè)墻3的內(nèi)側(cè)位置，形成了柵極溝槽6。
[0041]如框04所示，步驟S04:依次沉積界面層、高K介質(zhì)層和高壓應(yīng)力保護(hù)層。
[0042]請參閱圖5。接下來，在NMOS和PMOS區(qū)域的器件結(jié)構(gòu)表面及柵極溝槽6內(nèi)壁依次沉積一層界面層、高K介質(zhì)層7和高壓應(yīng)力保護(hù)層8。作為一可選的實(shí)施方式，所述界面層(圖略)可為氧化硅，其厚度優(yōu)選不大于10埃；所述保護(hù)層8可為TiN，用于對高K介質(zhì)層7進(jìn)行保護(hù)。本發(fā)明不限于此。
[0043]如框05所示，步驟S05:對NMOS區(qū)域的所述高壓應(yīng)力保護(hù)層進(jìn)行離子注入，以使其應(yīng)力得到釋放。
[0044]請參閱圖6。接下來，可采用例如在PMOS區(qū)域旋涂光刻膠的方式，利用光刻膠9將該區(qū)域、包括柵極溝槽覆蓋進(jìn)行保護(hù)；然后，對NMOS區(qū)域的所述高壓應(yīng)力保護(hù)層(例如TiN)進(jìn)行離子注入(如圖中箭頭所指)，以使NMOS區(qū)域保護(hù)層的應(yīng)力得到釋放，轉(zhuǎn)化為不同于PMOS區(qū)域保護(hù)層8的低應(yīng)力保護(hù)層8-1。作為一可選的實(shí)施方式，可采用Si離子或N離子等離子體，對所述保護(hù)層進(jìn)行離子注入。離子注入能夠釋放應(yīng)力的原因是由于離子注入工藝會造成保護(hù)層例如氮化硅晶格的損傷，從而使得高應(yīng)力釋放，轉(zhuǎn)變成低應(yīng)力材料。
[0045]如框06所示，步驟S06:在柵極溝槽內(nèi)淀積柵極金屬，形成金屬柵極。
[0046]請參閱圖7。接下來，將覆蓋在PMOS區(qū)域的光刻膠9去除；然后，可采用例如化學(xué)氣相沉積或物理氣相沉積工藝，在NMOS和PMOS區(qū)域的柵極溝槽6內(nèi)生長柵極金屬10，從而形成金屬柵極。
[0047]作為一可選的實(shí)施方式，在上述的步驟S04中，也可以采用在NMOS和PMOS區(qū)域的器件結(jié)構(gòu)表面及柵極溝槽內(nèi)壁依次沉積一層界面層、高K介質(zhì)層和高拉應(yīng)力保護(hù)層；然后，在步驟S05中，對PMOS區(qū)域的高拉應(yīng)力保護(hù)層(例如TiN)進(jìn)行離子注入，以使PMOS區(qū)域高拉應(yīng)力保護(hù)層的應(yīng)力得到釋放。
[0048]綜上所述，本發(fā)明引入應(yīng)力技術(shù)，在制作金屬柵極時(shí)，通過對NMOS或PMOS區(qū)域高K介質(zhì)的TiN高應(yīng)力保護(hù)層進(jìn)行離子注入，以使該側(cè)TiN保護(hù)層的高應(yīng)力得到釋放而轉(zhuǎn)化為低應(yīng)力，從而可在NMOS和PMOS上引入具有不同應(yīng)力的TiN保護(hù)層，在提高NMOS或PMOS其中之一載流子迀移率的同時(shí)，又不會對另一器件的電性能帶來不利影響。
[0049]以上所述的僅為本發(fā)明的優(yōu)選實(shí)施例，所述實(shí)施例并非用以限制本發(fā)明的專利保護(hù)范圍，因此凡是運(yùn)用本發(fā)明的說明書及附圖內(nèi)容所作的等同結(jié)構(gòu)變化，同理均應(yīng)包含在本發(fā)明的保護(hù)范圍內(nèi)。
【主權(quán)項(xiàng)】
1.一種高K金屬柵極結(jié)構(gòu)的制作方法，其特征在于，包括以下步驟: 步驟SOl:提供一形成有多晶硅偽柵極的CMOS結(jié)構(gòu)，所述CMOS結(jié)構(gòu)具有NMOS和PMOS區(qū)域，在所述CMOS結(jié)構(gòu)上沉積一接觸刻蝕阻擋層，然后，覆蓋一層間介質(zhì)隔離層； 步驟S02:通過CMP平坦化至多晶硅露出； 步驟S03:去除匪OS和PMOS區(qū)域的所述多晶硅偽柵極，形成柵極溝槽； 步驟S04:依次沉積界面層、高K介質(zhì)層和高壓應(yīng)力保護(hù)層； 步驟S05:對NMOS區(qū)域的所述高壓應(yīng)力保護(hù)層進(jìn)行離子注入，以使其應(yīng)力得到釋放； 步驟S06:在柵極溝槽內(nèi)淀積柵極金屬，形成金屬柵極。2.根據(jù)權(quán)利要求1所述的高K金屬柵極結(jié)構(gòu)的制作方法，其特征在于，所述界面層為氧化娃。3.根據(jù)權(quán)利要求2所述的高K金屬柵極結(jié)構(gòu)的制作方法，其特征在于，所述界面層的厚度不大于10埃。4.根據(jù)權(quán)利要求1所述的高K金屬柵極結(jié)構(gòu)的制作方法，其特征在于，步驟S04中，依次沉積界面層、高K介質(zhì)層和高拉應(yīng)力保護(hù)層；步驟S05中，對PMOS區(qū)域的所述高拉應(yīng)力保護(hù)層進(jìn)行離子注入，以使其應(yīng)力得到釋放。5.根據(jù)權(quán)利要求1或4所述的高K金屬柵極結(jié)構(gòu)的制作方法，其特征在于，步驟S05中，采用Si離子或N離子等離子體，對所述保護(hù)層進(jìn)行離子注入。6.根據(jù)權(quán)利要求5所述的高K金屬柵極結(jié)構(gòu)的制作方法，其特征在于，所述保護(hù)層為TiN07.根據(jù)權(quán)利要求1所述的高K金屬柵極結(jié)構(gòu)的制作方法，其特征在于，所述接觸刻蝕阻擋層為SiN。8.根據(jù)權(quán)利要求1所述的高K金屬柵極結(jié)構(gòu)的制作方法，其特征在于，所述層間介質(zhì)隔離層為氧化硅。9.根據(jù)權(quán)利要求7所述的高K金屬柵極結(jié)構(gòu)的制作方法，其特征在于，采用等離子化學(xué)汽相沉積生長所述SiN接觸刻蝕阻擋層。10.根據(jù)權(quán)利要求1所述的高K金屬柵極結(jié)構(gòu)的制作方法，其特征在于，采用濕法刻蝕去除所述多晶硅偽柵極。
【專利摘要】本發(fā)明公開了一種高K金屬柵極結(jié)構(gòu)的制作方法，在制作金屬柵極時(shí)，通過對NMOS或PMOS區(qū)域高K介質(zhì)的TiN高應(yīng)力保護(hù)層進(jìn)行離子注入，以使該側(cè)TiN保護(hù)層的高應(yīng)力得到釋放而轉(zhuǎn)化為低應(yīng)力，從而可在NMOS和PMOS上引入具有不同應(yīng)力的TiN保護(hù)層，在提高NMOS或PMOS其中之一載流子遷移率的同時(shí)，又不會對另一器件的電性能帶來不利影響。
【IPC分類】H01L21/265, H01L21/28, H01L21/336
【公開號】CN104900505
【申請?zhí)枴緾N201510367057
【發(fā)明人】鮑宇, 周軍, 朱亞丹
【申請人】上海華力微電子有限公司
【公開日】2015年9月9日
【申請日】2015年6月29日