一種半超結(jié)mosfet結(jié)構及其制作方法
【技術領域】
[0001]本發(fā)明屬于半導體器件領域，涉及一種半超結(jié)MOSFET結(jié)構及其制作方法。
【背景技術】
[0002]VDM0SFET(高壓功率M0SFET)可以通過減薄漏端漂移區(qū)的厚度來減小導通電阻，然而，減薄漏端漂移區(qū)的厚度就會降低器件的擊穿電壓，因此在VDM0SFET中，提高器件的擊穿電壓和減小器件的導通電阻是一對矛盾，超結(jié)MOSFET采用新的耐壓層結(jié)構，利用一系列的交替排列的P型和N型半導體薄層，在較低反向電壓下將P型N型區(qū)耗盡，實現(xiàn)電荷相互補償，從而使N型區(qū)在高摻雜濃度下實現(xiàn)高的擊穿電壓，從而同時獲得低導通電阻和高擊穿電壓，打破傳統(tǒng)功率MOSFET導通電阻的理論極限。
[0003]超結(jié)MOSFET具有導通損耗低，柵極電荷低，開關速度快，器件發(fā)熱小，能效高的優(yōu)點，產(chǎn)品可廣泛用于個人電腦、筆記本電腦、上網(wǎng)本或手機、照明(高壓氣體放電燈)產(chǎn)品以及電視機(液晶或等離子電視機)和游戲機等高端消費電子產(chǎn)品的電源或適配器。
[0004]請參閱圖1及圖2，分別顯示為常規(guī)的高壓超結(jié)MOSFET結(jié)構(以下簡稱HV-M0S)及低壓超結(jié)MOSFET結(jié)構(以下簡稱低壓LV-M0S)。如圖1所示，高壓超結(jié)MOSFET包括N型重摻雜襯底101、N型輕摻雜外延層102及形成于所述N型輕摻雜外延層102中的P柱103和P型體區(qū)104，所述N型輕摻雜外延層102表面形成有柵氧化層105及多晶硅柵極106。如圖2所示，低壓超結(jié)MOSFET包括形成于N型外延層中的多晶硅柱107及多晶硅柵極108。HV-MOS和LV-MOS都是在N型外延層上通過一定的工藝方式，形成一個縱向的溝槽結(jié)構，這樣可以在器件耐壓的同時，極大地降低導通電阻，提高器件性能。
[0005]但是高壓MOS管和低壓MOS管在器件結(jié)構和工藝方法上又有很多不同點:
[0006]I)器件橫向尺寸上，HV-MOS的原胞尺寸(pitch) —般在十幾微米，而LV-MOS的pitch 一般只有幾微米。在相同的芯片面積上，LV-MOS的原胞密度會比HV-MOS高出很多，所以低壓器件對于工藝特征尺寸和光刻對準精度等要求更高，難度更大。
[0007]2)器件縱向尺寸上，HV-MOS的N型外延層厚度和溝槽深度一般有幾十微米，而LV-MOS會在幾個微米。對于引入的這樣一個深槽結(jié)構，其深度越深，工藝難度越大，所以高壓器件更加依賴于溝槽的深度和工藝；
[0008]3)溝槽的實現(xiàn)工藝上，HV-MOS的P柱(Ppillar-trench)是由P型雜質(zhì)構成的，在N型外延層上首先利用深槽刻蝕工藝直接挖出溝槽結(jié)構，然后外延生長P型雜質(zhì)層。而LV-MOS的多晶硅柱是由二氧化硅層和多晶硅層構成的，在N型外延層中挖出溝槽，然后熱生長二氧化硅介質(zhì)層，在進行多晶硅的淀積，形成所需的多晶硅柱。
[0009]半超結(jié)結(jié)構是在傳統(tǒng)超結(jié)結(jié)構中的漂移層增加一個η型區(qū)，稱之為底端輔助層(BAL !Bottom Assist Layer)。在具有相同的深寬比(〈5時，半超結(jié)MOSFET可以獲得比超結(jié)MOSFET更低的導通電阻，而深寬比則直接影響工藝的難度及成本。在超結(jié)結(jié)構中，深寬比的減小主要是由于N區(qū)和P區(qū)寬度的增加，從而使導通電阻Rm有較大提高，而在半超結(jié)結(jié)構中，Rm是超結(jié)結(jié)構的電阻與底端輔助層BAL的電阻的總和。因為兩者是串聯(lián)在一起的，所以，減小深寬比實際上是減小超結(jié)結(jié)構部分的深度，也就同時增加了 BAL的深度。由于BAL摻雜濃度是按照低壓功率MOSFET的漂移層設定的，其深度增加后所帶來的電阻增大量比較小，所以較之傳統(tǒng)超結(jié)M0SFET，半超結(jié)MOSFET總的1^值更小。
[0010]對于超結(jié)M0SFET，耐壓主要由深槽結(jié)構的P柱來決定，但是工藝能力的限制，往往限制了繼續(xù)往高壓/超高壓方向的發(fā)展。
[0011]因此，提供一種半超結(jié)MOSFET結(jié)構及其制作方法，以進一步提升高壓MOSFET器件耐壓能力實屬必要。
【發(fā)明內(nèi)容】
[0012]鑒于以上所述現(xiàn)有技術的缺點，本發(fā)明的目的在于提供一種半超結(jié)MOSFET結(jié)構及其制作方法，用于解決現(xiàn)有技術中超結(jié)MOSFET耐壓能力有待進一步提高的問題。
[0013]為實現(xiàn)上述目的及其他相關目的，本發(fā)明提供一種半超結(jié)MOSFET結(jié)構，包括至少一個晶體管單元，所述晶體管單元包括:
[0014]N型重摻雜襯底及依次形成于所述N型重摻雜襯底上的N型輔助層、N型漂移層；
[0015]所述N型漂移層中形成有第一 P柱及第二 P柱；
[0016]所述第一 P柱及第二 P柱頂端分別連接有第一 P型體區(qū)及第二 P型體區(qū)，且所述第一 P型體區(qū)及第二 P型體區(qū)位于所述N型漂移層內(nèi)；
[0017]所述N型漂移層表面形成有柵極結(jié)構；所述柵極結(jié)構位于所述第一 P柱及第二 P柱之間，且所述柵極結(jié)構兩端分別與所述第一 P型體區(qū)及第二 P型體區(qū)接觸；
[0018]其中:
[0019]所述第一 P柱及第二 P柱底端均連接有至少一個自上而下依次排列的P島結(jié)構，且所述P島結(jié)構位于所述N型漂移層中。
[0020]可選地，所述第一 P柱及第二 P柱底端均連接有至少兩個自上而下依次排列的P島結(jié)構。
[0021]可選地，所述P島結(jié)構的厚度為I?20微米；所述P島結(jié)構的寬度大于或等于所述第一 P柱或第二 P柱的寬度。
[0022]可選地，所述第一 P柱及第二 P柱的深度為30?60微米；所述第一 P柱及第二 P柱為P型單晶硅。
[0023]可選地，所述N型輔助層的厚度范圍是10?20微米。
[0024]可選地，所述第一 P型體區(qū)及第二 P型體區(qū)中均形成有N型重摻雜源區(qū)及P型重摻雜接觸區(qū)；所述N型重摻雜源區(qū)及P型重摻雜接觸區(qū)與器件表面的源極金屬層接觸；所述源極金屬層與所述柵極結(jié)構之間通過絕緣層隔離。
[0025]可選地，所述柵極結(jié)構包括形成于所述N型輕摻雜外延層表面的柵氧化層及形成于所述柵氧化層表面的多晶硅柵極。
[0026]本發(fā)明還提供一種半超結(jié)MOSFET結(jié)構的制作方法，包括以下步驟:
[0027]SI:提供一自下而上依次包括N型重摻雜襯底及第一 N型外延層的半導體基片，在所述第一 N型外延層上部進行P型雜質(zhì)注入，形成間隔排列的第一對P島結(jié)構；
[0028]S2:在所述第一 N型外延層表面形成第二 N型外延層，并在所述第二 N型外延層中進行P型雜質(zhì)注入，形成間隔排列的第二對P島結(jié)構；所述第二對P島結(jié)構位于所述第一對P島結(jié)構上方，并與所述第一對P島結(jié)構連接；
[0029]S3:在所述第二 N型外延層表面形成第三N型外延層，并在所述第三N型外延層上部進行注入和擴散，形成第一 P型體區(qū)及第二 P型體區(qū)；
[0030]S4:進行刻蝕，在所述第三N型外延層中形成第一溝槽及第二溝槽，其中，所述第一、第二溝槽分別貫穿所述第一、第二 P型體區(qū)，并進一步貫穿所述第三N型外延層，且所述第一溝槽及第二溝槽的位置與頂層的一對P島結(jié)構的位置相對應；
[0031]S5:在所述第一溝槽及第二溝槽中填充P型半導體層，形成第一 P柱及第二 P柱；所述第一 P柱及第二 P柱底端與頂層的一對P島結(jié)構連接；
[0032]S6:在所述第三N型外延層表面形成柵極結(jié)構；所述柵極結(jié)構位于所述第一 P柱及第二 P柱之間，且所述柵極結(jié)構兩端分別與所述第一 P型體區(qū)及第二 P型體區(qū)接觸。
[0033]可選地，執(zhí)行完所述步驟SI得到第一對P島結(jié)構后，省略掉步驟S2，直接執(zhí)行步驟S3?S6 ;或者執(zhí)行完所述步驟S2之后，重復所述步驟S2至少一次，得到至少三對自下而上依次連接的P島結(jié)構，然后再執(zhí)行所述步驟S3?S6。
[0034]可選地，在所述第三N型外延層表面形成柵極結(jié)構之后，還包括以下步驟:
[0035]在所述第一 P型體區(qū)及第二 P型體區(qū)中進行源區(qū)注入，形成N型重摻雜源區(qū)；
[0036]在所述第三N型外延層表面生長覆蓋所述柵極結(jié)構的絕緣層，并進行孔刻蝕及孔注入，得到接觸孔及位于接觸孔底部的P型重摻雜接觸區(qū)，所述P型重摻雜接觸區(qū)形成于所述第一P型體區(qū)及第二P型體區(qū)中并鄰接所述N型重摻雜源區(qū)；
[0037]在所述絕緣層表面形成源極金屬層，所述源極金屬層填充進所述接觸孔并與所述N型重摻雜源區(qū)及P型重摻雜接觸區(qū)接觸；所述源極金屬層與所述柵極結(jié)構之間通過所述絕緣層隔離。
[0038]如上所述，本發(fā)明的半超結(jié)MOSFET結(jié)構及其制作方法，具有以下有益效果:本發(fā)明的半超結(jié)MOSFET結(jié)構中，第一 P柱及第二 P柱底端均連接有至少一個P島結(jié)構，所述P島結(jié)構的存在一方面可以有效增加溝槽深度，另一方面，對于較深的溝槽，由于工藝條件的限制，溝槽底部往往更窄，摻雜量會更低，而通過在溝槽底部進行摻雜形成所述P島結(jié)構，可以優(yōu)化溝槽底部摻雜，此外，通過引入底部輔助層，可以增加器件在縱向的