用于后段制程金屬化的混合型錳和氮化錳阻障物及其制法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明大致關(guān)于集成電路和制造集成電路的方法，更具體而言，是有關(guān)后段制程 (BE0L)金屬化的混合型錳（Mn)和氮化錳（MnNx)阻障物和制造此類混合型阻障物的方法。
【背景技術(shù)】
[0002] 現(xiàn)今集成電路大多數(shù)是通過使用多個(gè)互連的場(chǎng)效應(yīng)晶體管（FET)，也稱 為金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管（metaloxidesemiconductorfieldeffect transistors(MOSFET))，或簡(jiǎn)稱為MOS晶體管而實(shí)現(xiàn)。MOS晶體管包括形成于半導(dǎo)體襯底上 方作為控制電極的柵極電極，以及于該襯底內(nèi)使電流能夠于其間流動(dòng)的彼此間隔開的源極 和漏極電極。施加于該柵極電極的控制電壓控制流過該半導(dǎo)體襯底中的通道于該源極和漏 極電極之間流動(dòng)的電流。介電材料（如二氧化硅）常用在電性分離集成電路中的各種柵極 電極。
[0003] 由于先進(jìn)集成電路中的電路元件數(shù)量眾多以及所需的設(shè)計(jì)復(fù)雜，所以個(gè)別獨(dú)立 電路元件之間的電性連接通常無法建立于制造該些電路元件的相同層（level)中。此種 電性連接是形成于一個(gè)或多個(gè)附加的配線層（"wiring"layers)中，也被稱為金屬化層。 這些金屬化層一般包括含金屬的線，提供層內(nèi)（intra-level)電性連接；以及多個(gè)層間 (inter-level)連接，也稱為通孔（vias)，其提供介于兩個(gè)鄰近堆迭的金屬化層間的電性 連接。該含金屬的線和通孔又可通常被稱作互連結(jié)構(gòu)（interconnectstructures)。
[0004] 因?yàn)閷?duì)于高度精密的半導(dǎo)體裝置的特征尺寸的縮小有持續(xù)不斷的需求，所以高度 導(dǎo)電金屬（如銅和其合金）與低介電常數(shù)（low-k)介電材料的結(jié)合已成為形成金屬化層時(shí) 經(jīng)常使用的替代品。堆迭于彼此的頂部上的多個(gè)金屬化層是用以實(shí)現(xiàn)所有內(nèi)部電路元件與 考慮中的該電路設(shè)計(jì)的1/〇(輸入/輸出）、電源和接地墊（groundpad)之間的連接。對(duì)極 度縮小的集成電路而言，如32納米尺度和更小者，該集成電路的信號(hào)傳播延遲以及操作速 度可能不再受到該場(chǎng)效應(yīng)晶體管限制而可能是受限于金屬線的距離接近（由于電路元件 的密度增加而需要甚至更多數(shù)量的電性連接），因?yàn)榫€間電容（line-to-linecapcitance) 增加，截面積會(huì)減少，使得所述金屬線具有較低的導(dǎo)電性。
[0005] 于銅基（copper-based)金屬化層形成過程中，可能會(huì)使用一種所謂的金屬鑲嵌 法（damascene)或鑲嵌技術(shù)，這是因?yàn)殂~在暴露于廣為接受的非等向性蝕刻環(huán)境中時(shí)特別 能避免形成不穩(wěn)定的蝕刻產(chǎn)物。此外，根據(jù)通常用于鋁的廣為接受的沉積技術(shù)（如化學(xué)氣 相沉積（chemicalvapordeposition,CVD))，銅也可能不會(huì)以高沉積速率沉積。因此，在鑲 嵌技術(shù)中，該介電材料（如氧化硅）被圖案化以接受溝槽和/或通孔，其隨后通過電化學(xué)沉 積技術(shù)而以銅填充。再者，阻障層可在填入金屬前形成于該介電材料的暴露表面部分上，其 提供銅所期望的對(duì)周圍介電材料的附著力并抑制銅擴(kuò)散至敏感的裝置區(qū)域，因?yàn)殂~可能輕 易地?cái)U(kuò)散至多個(gè)介電材料中，尤其是多孔性的低k介電質(zhì)中。
[0006] 錳已被發(fā)現(xiàn)在填入金屬前被形成作為阻障層的實(shí)用性。形成于氧化硅介電材料的 暴露表面部分上的錳將會(huì)在后續(xù)的退火過程中形成硅酸錳材料，消耗該氧化硅介電材料的 一些空間，并因此留下較多空間給銅以增加如前述的銅線導(dǎo)電度。然而，在溝槽底部（也就 是下層金屬化（銅）層被暴露之處），錳無法表現(xiàn)其所期望的阻障功能，因?yàn)樵诤罄m(xù)的退火 過程中錳輕易地?cái)U(kuò)散至銅中。在下層金屬化層缺乏阻障材料的情形下，可能導(dǎo)致層間連接 結(jié)構(gòu)和該下層金屬化層之間導(dǎo)電度的問題。
[0007] 已提出氮化錳（MnNx)阻障層，作為錳阻障層的替代選擇。氮化錳的優(yōu)勢(shì)是在于當(dāng) 在其上方鋪設(shè)（和退火）時(shí)，其將不會(huì)擴(kuò)散至下層金屬化層中。然而，氮化錳不會(huì)沿著氧化 硅介電材料的暴露表面部分形成硅酸錳材料，因此留下較少空間給金屬層間連接且因而使 導(dǎo)電度降低和線電阻增加。
[0008] 因此，希望能夠使用金屬鑲嵌處理流程提供用于制造集成電路的改良方法。此外， 也希望提供此類方法以為層間金屬連接結(jié)構(gòu)提供增加的體積，同時(shí)避免該層間連接結(jié)構(gòu)和 下層金屬化層之間的導(dǎo)電度問題。再者，通過后續(xù)的實(shí)施方式和權(quán)利要求書，并配合隨附的 圖式和前述的技術(shù)領(lǐng)域和背景，本發(fā)明的其他期望的特征和特性將變得顯而易見。

【發(fā)明內(nèi)容】

[0009] 在此提供各種例示性集成電路和制造集成電路的方法。在一例示性具體實(shí)施例 中，用于制造集成電路的方法，包括：提供覆于半導(dǎo)體襯底上的導(dǎo)電材料和覆于該導(dǎo)電材料 上的介電材料，其中開口使該導(dǎo)電材料的表面和該介電材料的側(cè)壁暴露且選擇性地沉積第 一阻障材料的第一層于該導(dǎo)電材料的表面上，該介電材料的側(cè)壁仍維持暴露，若使得該第 一阻障材料于退火制程期間被退火，則該第一阻障材料將擴(kuò)散至該導(dǎo)電材料中。該方法進(jìn) 一步包括修飾該暴露表面上的該第一阻障材料以形成第二阻障材料，使得該第二阻障材料 于退火制程期間將不擴(kuò)散至該導(dǎo)電材料中，并沿著該開口的側(cè)壁沉積該第一阻障材料的第 二層。又更進(jìn)一步，該方法包括退火該半導(dǎo)體襯底。
[0010] 于另一例示性的具體實(shí)施例中，集成電路包括：半導(dǎo)體襯底、于該半導(dǎo)體襯底上的 電性裝置和在該電性裝置上的銅金屬化層。該集成電路進(jìn)一步包括于該金屬化層上方的氧 化硅介電材料層，該介電材料層具有開口，于該開口中包括底部部分和側(cè)壁，和氮化錳層于 該開口的底部部分并相鄰接觸該金屬化層。又進(jìn)一步，該集成電路包括沿著該側(cè)壁的硅酸 錳層和填充該開口并相鄰接觸該氮化錳層和該硅酸錳層的銅互連結(jié)構(gòu)。
[0011] 又另一例示性具體實(shí)施例中，用于制造集成電路的方法包括：提供覆于半導(dǎo)體襯 底上的導(dǎo)電材料和覆于該導(dǎo)電材料上的介電材料，其中開口暴露該導(dǎo)電材料的表面和該介 電材料的側(cè)壁，且選擇性地沉積錳金屬阻障材料的第一層于該開口的暴露表面上，但不在 該開口的側(cè)壁上。該方法進(jìn)一步包括修飾該暴露表面上的該錳阻障材料以形成氮化錳阻障 層，并沿著該開口的側(cè)壁沉積該錳阻障材料的第二層，并退火該半導(dǎo)體襯底以沿著該開口 的側(cè)壁形成硅酸錳材料。
【附圖說明】
[0012] 以下配合下列所繪圖式而描述各種具體實(shí)施例，其中相同的元件符號(hào)標(biāo)注相似元 件，以及其中：
[0013] 圖1至圖7以剖面圖說明根據(jù)本發(fā)明的各種具體實(shí)施例的集成電路結(jié)構(gòu)和制造集 成電路的方法。
[0014] 符號(hào)說明
[0015] 100 半導(dǎo)體裝置
[0016] 101 襯底
[0017] 109 阻障材料
[0018] 110 金屬化層
[0019] 111 介電材料
[0020] 112 金屬線
[0021] 113 覆蓋層
[0022] 120 金屬化層
[0023] 121 介電材料
[0024] 122 硬掩膜層
[0025] 123 溝槽/通孔開口
[0026] 124 較淺開口
[0027] 130 錳層
[0028] 131 氮化錳（MnNx)
[0029] 132 錳層
[0030] 133 硅酸錳層
[0031] 135 反應(yīng)性氮電漿物種
[0032] 142 導(dǎo)電金屬。
【具體實(shí)施方式】
[0033] 下列實(shí)施方式本質(zhì)上僅為說明性而非有意限制本發(fā)明的具體實(shí)施例或此些具體 實(shí)施例的應(yīng)用或用途。此外，也沒有意圖受到任何前述的技術(shù)領(lǐng)域、【背景技術(shù)】、
【發(fā)明內(nèi)容】
或 下列【具體實(shí)施方式】中所明示或暗示的理論所限制。
[0034] 本發(fā)明中的具體實(shí)施例是針對(duì)集成電路和制造集成電路的方法，且本發(fā)明尤其有 關(guān)于后段制程金屬化（back-end-of-line(BEOL)metallization)的混合型猛（Mn)和氮化 錳（MnNx)阻障物以及制造此種混合型阻障物的方法。相比于沉積錳或氮化錳阻障物，兩者 皆如上所述皆具有固有的優(yōu)點(diǎn)和缺點(diǎn)，所述的具體實(shí)施例是使用選擇性沉積錳，接著進(jìn)行 氮化作用以沉積氮化錳于金屬線上以避免阻障物的擴(kuò)散，接著沉積錳于介電通孔/溝槽的 側(cè)壁上以充分利用其能力于后續(xù)的退火步驟期間形成硅酸錳。此混合型方式增加裝置效能 并減少制程的變異性和瑕疵。
[0035] 為了簡(jiǎn)潔起見，有關(guān)于半導(dǎo)體裝置制造的常規(guī)技術(shù)可能不于此詳細(xì)描述。再者，于 此描述的各式工作和制程步驟可被納入具有未于此詳述的附加步驟或功能性的更為全面 性的程序或制程中。尤其，制造以半導(dǎo)體為基礎(chǔ)的晶體管的各式步驟為眾所皆知，故為了簡(jiǎn) 潔，許多常規(guī)步驟將只會(huì)于此簡(jiǎn)短地提及或?qū)⒈煌耆÷远惶峁┍娝灾闹瞥碳?xì)節(jié)。
[0036] 圖1圖解地描述于后期制造階段中部分形成的集成電路100的一部分的剖面圖， 其中一個(gè)或多個(gè)金屬化層被形成于該部分1〇〇的裝置層之上。于所示的制造階段中，該 半導(dǎo)體裝置1〇〇包括襯底101，為了方便，該襯底被視為適當(dāng)載體材料，具有形成于其上的 一個(gè)或多個(gè)材料層以接受半導(dǎo)體電性裝置，如晶體管、電容器、電阻器和其他類似物，為了 方便，于圖1上并未繪制這些半導(dǎo)體電性裝置。例如，該襯底101可代表半導(dǎo)體材料，例 如，硅材料和適當(dāng)?shù)墓杌鶎咏Y(jié)合，其中或其上可形成晶體管元件。于其他情況，埋入絕緣層 (buriedinsulatinglayer)(未圖示）可能形成于襯底材料與相對(duì)應(yīng)的"活性"娃基材料 層之間，從而提供絕緣體上覆娃（silicon-on-insulator(SOI))組構(gòu)。半導(dǎo)體裝置100的 裝置層中所提供的電路元件可能具有臨界尺度約50nm或更小、約32nm或更小或約22nm或 更小，取決于該裝置的需求而定。
[0037] 在襯底101之上，以及在未圖示的半導(dǎo)體電路元件之上，設(shè)有金屬化系統(tǒng)，其可由 包括介電材料111的第一金屬化層110代表，其中介電材料可以常規(guī)介電材料的形式提供， 如二氧化硅、氮化硅、氧氮化硅和類似物，取決于整體的裝置和制程的需求而定。于一些