專利名稱：半導(dǎo)體集成電路的布圖設(shè)計(jì)方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路(SIC)布圖設(shè)計(jì)方面的改進(jìn)，更具體地說，涉及一種計(jì)算機(jī)輔助布圖設(shè)計(jì)方法，這種方法能夠自動(dòng)地產(chǎn)生用于建立待連接的半導(dǎo)體元件之間的互連線的互連路線或者路徑。
半導(dǎo)體工業(yè)正在使用稱為FMS(靈活的制造系統(tǒng))的一種新制造系統(tǒng)。為了與上述系統(tǒng)協(xié)調(diào)一致，需要把開發(fā)/制造的時(shí)間減到最短。因此，能夠在SIC中安排大量半導(dǎo)體元件的計(jì)算機(jī)輔助設(shè)計(jì)系統(tǒng)一直引起極大的注意。


圖10用圖解說明一種常規(guī)的建立SIC的互連路徑的自動(dòng)布圖設(shè)計(jì)技術(shù)。在圖10中，半導(dǎo)體元件11-16是根據(jù)網(wǎng)格圖形上面各相應(yīng)互連的需要自動(dòng)地布圖設(shè)計(jì)出來的。該網(wǎng)格圖形由垂直互連網(wǎng)格線IGL21-29和水平互連網(wǎng)格線IGL31-38確定。在上述網(wǎng)格圖形上面，形成不同的互連層(圖中未示出)。借助于垂直IGLS21-29設(shè)置兩個(gè)互連層中的一層上的路徑，借助于水平IGL31-38，設(shè)置另一個(gè)互連層上的路徑。用這兩個(gè)互連層在半導(dǎo)體元件11-14之間進(jìn)行互連。在垂直IGL21-29和水平IGL31-38的交點(diǎn)處將第1和第2互連層的互連路徑連接起來。在圖10中還示出了與半導(dǎo)體元件11相連的互連網(wǎng)101、與半導(dǎo)體元件14相連的互連網(wǎng)102、與某些半導(dǎo)體元件(未示出)相連的互連網(wǎng)103、連接半導(dǎo)體元件13及半導(dǎo)體元件16的互連網(wǎng)105、與某些半導(dǎo)體元件(未示出)相連的互連網(wǎng)106，以及連接在半導(dǎo)體元件12的半導(dǎo)體元件13之間的互連網(wǎng)104。
然而，這種常規(guī)的計(jì)算機(jī)輔助布圖設(shè)計(jì)系統(tǒng)存在一些問題。例如，在半導(dǎo)體元件11-14之間限定的區(qū)域變成很擁擠。也就是說，在該區(qū)域已經(jīng)設(shè)置了三個(gè)互連網(wǎng)(即，在垂直的IGL23上面的互連網(wǎng)101、在垂直的IGL24上面的互連網(wǎng)103、在垂直IGL25上面的互連網(wǎng)102)。結(jié)果產(chǎn)生了沒有位置進(jìn)一步布線的不希望的情況。這樣就不能提供互連網(wǎng)104以便在半導(dǎo)體元件之間建立互連，使得整個(gè)互連作業(yè)沒有完成。
當(dāng)不能制造某些互連路徑和剩下某些互連路徑?jīng)]有完成時(shí)，需要進(jìn)行重新排列和/或重新互連。這要花費(fèi)很長時(shí)間，而且，即使從開始再進(jìn)行一次互連工作，也未必能保證完成所有的互連而不剩下沒有建立的互連路徑。因此，必須重復(fù)上述工作，直到產(chǎn)生每一需要的互連路徑。
通過均勻地展寬預(yù)計(jì)會(huì)成為未完成互連區(qū)域的一個(gè)特別的區(qū)域，可以找到上述問題的解決方案。但是，這種方案產(chǎn)生的問題是不可能總是適當(dāng)?shù)孬@得上述區(qū)域。即，得到的互連區(qū)域可能變成比實(shí)際上需要的區(qū)域大，結(jié)果產(chǎn)生不需要的空間并增加芯片的尺寸。
為了減少開發(fā)/制造SIC的時(shí)間，使用了作為母片技術(shù)的本領(lǐng)域公知的方法。關(guān)于母片技術(shù)就是預(yù)先在半導(dǎo)體基片上完成制備各種元件(如晶體管、電容和電阻)，只需在規(guī)定的半導(dǎo)體元件之間設(shè)置互連，即可實(shí)現(xiàn)預(yù)定的SIC。如果發(fā)現(xiàn)未完成的路徑，就變換到有更靈活設(shè)計(jì)能力的另外一種母片技術(shù)，以便完成全部互連。然而，其結(jié)果增加了芯片的尺寸。
本發(fā)明的一個(gè)目的是提供一種改進(jìn)的SIC布圖設(shè)計(jì)技術(shù)，這種布圖設(shè)計(jì)技術(shù)能在某些互連路徑未完成的情況下減少重新布圖設(shè)計(jì)的時(shí)間，并且保持芯片尺寸盡可能的小。
更準(zhǔn)確地說，在還有一條用于連接半導(dǎo)體元件的互連路徑未完成時(shí)，在該未連接的半導(dǎo)體元件之間設(shè)置一輔助的互連網(wǎng)格線。利用上述的輔助線，產(chǎn)生未連接上的互連路徑。
另外，按照本發(fā)明，在布線前，預(yù)先在互連網(wǎng)格線之間設(shè)定一儲備的互連網(wǎng)格線，在形成初始互連路徑的步驟中，使得在儲備的互連網(wǎng)格線上不產(chǎn)生互連的路徑，即，正如其名稱所指出的那樣，儲備的互連網(wǎng)格線是為以后使用的。當(dāng)發(fā)現(xiàn)某些互連路徑未被連接時(shí)，即可用此儲備的互連網(wǎng)格線來進(jìn)行互連。
本發(fā)明公開了在形成于半導(dǎo)體基片上的半導(dǎo)體元件之間建立互連的第1種半導(dǎo)體集成電路(SIC)布圖設(shè)計(jì)的方法(1)提供沿半導(dǎo)體元件之間的第1方向延伸的第1互連網(wǎng)格線(IGLs)，(2)提供沿垂直于半導(dǎo)體元件之間第1方向的第2方向延伸的第2IGLs，(3)在第一互連上產(chǎn)生互連路徑，以便其產(chǎn)生的互連路徑在第1IGLs上面通過，(4)在第2互連層上面產(chǎn)生互連路徑，以便如此產(chǎn)生的互連路徑在第2IGLs上面通過。第1SIC布圖設(shè)計(jì)方法包括下述步驟(a)借助于兩個(gè)互連層自動(dòng)地產(chǎn)生互連路徑，以在半導(dǎo)體元件之間建立互連，(b)檢查互連路徑產(chǎn)生步驟的結(jié)果，以便發(fā)現(xiàn)是否還有某些互連路徑未被設(shè)定。
(c)如果通過對規(guī)定的半導(dǎo)體元件之間進(jìn)行檢驗(yàn)的步驟發(fā)現(xiàn)有一根未連接上的互連，在位于未連接的半導(dǎo)體元件之間的幾個(gè)第一種IGL之間或在幾個(gè)第2種IGL之間設(shè)置第1輔助IGL或者第2輔助IGL，把已經(jīng)互連的半導(dǎo)體元件與已經(jīng)按后備的輔助IGL成比例的數(shù)量產(chǎn)生的互連路徑擠一起。
(d)借助于第1和第2輔助IGL和剩余的未使用的第1和第2IGL產(chǎn)生一個(gè)在剩下的仍未連接的半導(dǎo)體元件之間形成互連的互連路徑。
本發(fā)明公開了在形成于半導(dǎo)體基片上的半導(dǎo)體元件之間建立互連的第2種半導(dǎo)體集成電路(SIC)布圖設(shè)計(jì)的方法，(1)提供沿半導(dǎo)體元件之間的第一方向延伸的第1互連網(wǎng)格線(IGLs)，(2)提供沿與半導(dǎo)體元件之間第1方向垂直的第2方向延伸的第2IGLs，(3)在第1互連層上產(chǎn)生互連路徑，以使其產(chǎn)生的路徑在第1IGLs上面通過，(4)在第2互連層上產(chǎn)生第2互連路徑，以使其產(chǎn)生的互連路徑在第2IGLs上面通過。第2種SIC布圖設(shè)計(jì)方法包括下列步驟(a)在第1IGLs之間設(shè)置第1儲備IGL，禁止其用作互連路徑的導(dǎo)向線，同時(shí)，在第2IGLs之間設(shè)置第2儲備IGL，亦禁止其用作互連路徑的導(dǎo)向線。
(b)借助于第1和第2IGL自動(dòng)地產(chǎn)生互連路徑，以便在半導(dǎo)體元件之間建立起互連。
(c)檢查互連路徑產(chǎn)生步驟的結(jié)果，以便發(fā)現(xiàn)是否還有某些互連路徑未被確定。
(d)如果通過對規(guī)定的半導(dǎo)體元件進(jìn)行檢驗(yàn)發(fā)現(xiàn)有一根未確定的互連，就借助于第1和第2儲備IGL以及剩下未用的第1和第2IGL產(chǎn)生一個(gè)互連路徑，以在仍未被連接的半導(dǎo)體元件之間建立互連。
按照本發(fā)明，如果還有互連路徑?jīng)]有被確定，因此而不能互連規(guī)定的半導(dǎo)體元件，則在這些未連接的半導(dǎo)體元件之間設(shè)置輔助的互連網(wǎng)格線，按與后備的輔助互連網(wǎng)格線成比例的數(shù)量將已經(jīng)設(shè)置和互連的半導(dǎo)體元件及其布線擠在一起。更確切地說，第1互連網(wǎng)格線、第2互連網(wǎng)格線和待插入任何兩個(gè)互連網(wǎng)格線之間的輔助互連網(wǎng)格線的設(shè)置是相對于許多半導(dǎo)體芯片進(jìn)行的。應(yīng)注意，這些輔助互連網(wǎng)格線是提供在不同位置上的。然后，對于所有的半導(dǎo)體芯片選擇一個(gè)特殊的，其輔助互連網(wǎng)格線在未連接的半導(dǎo)體元件間特殊的互連網(wǎng)格線之間延伸。
作為上述配置的結(jié)果，可以在不改變已經(jīng)布線的半導(dǎo)體元件的位置和已經(jīng)建立的布線的情況下產(chǎn)生沒有確定的互連路徑。因此，和常規(guī)布圖設(shè)計(jì)技術(shù)相比，本發(fā)明提供了一種有效的SIC布圖設(shè)計(jì)技術(shù)。另外，只在仍未連接上的半導(dǎo)體元件之間設(shè)置輔助互連網(wǎng)格線。和在每個(gè)半導(dǎo)體元件之間均設(shè)置輔助互連網(wǎng)格線的技術(shù)相比，本發(fā)明可能保持盡可能小的芯片尺寸。
圖1a表示本發(fā)明第1實(shí)施例的自動(dòng)互連步驟完成后的互連布線結(jié)果。
圖1b表示第1實(shí)施例的輔助IGL設(shè)置步驟完成后的互連布線結(jié)果。
圖1c表示第1實(shí)施例的最后互連布線結(jié)果。
圖1d表示如圖1c所示的半導(dǎo)體芯片的剖面圖。
圖2用圖解說明IGLs的Standoff情況。
圖3表示第1實(shí)施例布圖設(shè)計(jì)方法的流程圖。
圖4a表示完成本發(fā)明第2實(shí)施例自動(dòng)互連步驟后的互連布線結(jié)果。
圖4b表示第2實(shí)施例的最后互連結(jié)果。
圖5是第2實(shí)施例布圖設(shè)計(jì)方法的流程圖。
圖6a表示由于一個(gè)區(qū)域周圍密集布線造成擁擠，從而仍有互連路徑未被確定的例子。
圖6b表示在一個(gè)預(yù)計(jì)由互連路徑擠滿的特定區(qū)域提供許多儲備IGLs的例子。
圖6c表示在一個(gè)預(yù)料將由互連路徑擠滿的特定區(qū)域的一部分提供儲備IGLs的例子。
圖7表示第2實(shí)施例的例子，其中，設(shè)置解除互連約束的優(yōu)先順序。
圖8表示按常規(guī)布圖設(shè)計(jì)方法，通過設(shè)計(jì)積木塊(building block)型SIC的連線獲得的互連布線的結(jié)果。
圖9表示按照本發(fā)明的布圖設(shè)計(jì)方法，通過設(shè)計(jì)積木塊型SIC的布線所獲得的互連布線結(jié)果。
圖10用圖解說明由常規(guī)布圖設(shè)計(jì)技術(shù)獲得的互連布線結(jié)果。
下面參考附圖，敘述本發(fā)明的最佳實(shí)施例。
實(shí)施例1參考表示互連布線結(jié)果的圖1c敘述本發(fā)明第1實(shí)施例。圖1c表示的是自動(dòng)配置的半導(dǎo)體元件11-16、第1(垂直)互連網(wǎng)格線(IGLs)21-29、第2(水平)IGLs31-38，和第1(重量)輔助IGL41。如此確定IGLs間的間隔，以使在同一水平面上配置的相鄰互連路徑之間不發(fā)生電中斷。例如，如圖2所示，如果在一個(gè)第1(垂直)IGL上面通過的互連路徑的寬度＝a，在各個(gè)第1(垂直)IGL上面通過的相鄰路徑之間的間隔＝d，在一個(gè)第2(水平)IGL上面通過的互連路徑的寬度＝b，在各個(gè)第2(水平)IGL上面通過的相鄰路徑之間的間隔＝C，第1(垂直)IGLs的間隔＝e，第2(水平)IGLs的間隔＝f，可以把它們(即a，b，c，d，e和f)之間的關(guān)系寫成如下的等式a∶b∶c∶d∶e∶f＝5∶3∶2∶3∶8∶5當(dāng)提供垂直輔助的IGL時(shí)，這種垂直提供的輔助IGL和其相鄰第1(垂直)IGL之間的間隔取與間隔“e”相同的數(shù)值，而當(dāng)提供水平的輔助IGL時(shí)，如此水平提供的輔助IGL與其相鄰第2(水平)IGL取與間隔“f”相同的數(shù)值。
圖1d表示沿圖1c中第2(水平)IGL33所取剖面圖中的半導(dǎo)體基片50。如圖1d所示，在半導(dǎo)體基片50上面提供的是第2互連層51，在互連層51下面是第1互連層52。因此，第1(垂直)IGLs21-29用于在第2互連層51上面互連布線，第2(水平)IGLs31-38用于在第1互連層52上面互連布線。第1互連層52和第2互連層51都由鋁組成，但是在不同工序中形成。因此，關(guān)于第1互連層52的互連信息和第2互連層51的互連信息不存儲在計(jì)算機(jī)內(nèi)的相同層次中。
參考圖1d解釋上述SIC的制造步驟。首先，為了形成用于構(gòu)成包含晶體管、二極管、電阻和其它元件的半導(dǎo)體元件的擴(kuò)散區(qū)12a、14a和16a;把P型雜質(zhì)有選擇地?cái)U(kuò)散進(jìn)含有n型雜質(zhì)的半導(dǎo)體基片50的表面。接著，為了使半導(dǎo)體基片50與第1互連層52電隔離，在半導(dǎo)體基片50的表面上形成介質(zhì)層60a。然后，在與擴(kuò)散區(qū)12a、14a和16a相對應(yīng)的位置形成窗口。把鋁粘附到半導(dǎo)體基片50的整個(gè)表面上，并根據(jù)互連網(wǎng)104b、102b和105b的數(shù)據(jù)進(jìn)行光刻處理，使第1互連層52形成圖形。
形成另一個(gè)介質(zhì)層60b以便使第2互連層51與第1互連層52電絕緣。然后，在與第1互連層52與第2互連層51之間互連相應(yīng)的位置形成通孔。把鋁粘附到半導(dǎo)體基片50的整個(gè)表面上，根據(jù)互連網(wǎng)101、103、104a，以及102a和105a的數(shù)據(jù)進(jìn)行光刻處理，使第2互連層51形成圖形。為了進(jìn)行表面保護(hù)形成鈍化層61。
關(guān)于上述步驟(即，雜質(zhì)擴(kuò)散步驟、在介質(zhì)中開窗口的窗口形成步驟、在第1互連層52中形成圖形的構(gòu)圖步驟、形成通孔的通孔形成步驟，以及在第2互連層51中形成圖形的構(gòu)圖步驟)的數(shù)據(jù)項(xiàng)被存儲在計(jì)算機(jī)中的不同層次。關(guān)于擴(kuò)散區(qū)12a、14a和16a的數(shù)據(jù)、在介質(zhì)層中形成窗口的數(shù)據(jù)，以及在第1互連層52的擴(kuò)散區(qū)12a、14a和16a之上形成半導(dǎo)體元件12、14和16的電極的數(shù)據(jù)由半導(dǎo)體元件要求。因此，作為各半導(dǎo)體元件所需的層次數(shù)據(jù)的組合的集合被規(guī)定出對應(yīng)的單元名稱。通過指定確定的單元名稱為與第1(垂直)IGLs21-29和第2(水平)IGLs31-38相應(yīng)的坐標(biāo)來作圖。此外，按下述方式進(jìn)行第1互連層52和第2互連層51之間的連接，將關(guān)于通孔形成的數(shù)據(jù)規(guī)定成一個(gè)單元名稱，并把相應(yīng)于第1(垂直)IGL和第2(水平)IGL的交點(diǎn)的位置規(guī)定為該單元名稱。
圖1b所示的是與半導(dǎo)體元件11相連的互連網(wǎng)101、和半導(dǎo)體元件14相連的互連網(wǎng)102、和半導(dǎo)體元件(圖中未表示)相連的互連網(wǎng)103、用于建立半導(dǎo)體元件12和半導(dǎo)體元件13之間連接的互連網(wǎng)104、用于建立半導(dǎo)體元件13和半導(dǎo)體元件16之間的連接的垂直子網(wǎng)105a和水平子網(wǎng)105b的互連網(wǎng)105、和半導(dǎo)體元件(圖中未表示)相連的互連網(wǎng)106，以及和半導(dǎo)體元件15相連的互連網(wǎng)107。
現(xiàn)參考圖3解釋圖1c的SIC布圖設(shè)計(jì)技術(shù)。
在步驟201，利用第1(垂直)IGLs21-29和第2(水平)IGLs31-38進(jìn)行半導(dǎo)體元件11-16的布局，并利用第1和第2互連層51和52實(shí)現(xiàn)半導(dǎo)體元件11-16之間的自動(dòng)互連布線。這樣就產(chǎn)生了互連網(wǎng)101-103和105-107(見圖1a)。
在步驟202把步驟201的結(jié)果和電路圖的互連信息進(jìn)行比較，以便確定是否已成功地建立起全部的互連(即，步驟202檢查步驟201的結(jié)果，以便發(fā)現(xiàn)是否仍有某些互連路徑未被設(shè)置)。此處，假定發(fā)現(xiàn)沒有完成連接半導(dǎo)體元件12和13的互連網(wǎng)104。
在步驟203，由于步驟202發(fā)現(xiàn)互連網(wǎng)104未完成或者沒確定，所以在半導(dǎo)體元件12和13之間的第1(垂直)IGL24和25之間提供單個(gè)的垂直輔助IGL41。同時(shí)，以與垂直輔助IGL41結(jié)構(gòu)成正比的距離平移半導(dǎo)體元件11-16以及互連網(wǎng)101-103和105-107。雖然插進(jìn)的垂直輔助IGL41擠進(jìn)一組已經(jīng)設(shè)置的半導(dǎo)體元件11和12和一組已經(jīng)設(shè)置的半導(dǎo)體元件13-16的位置，但是各組半導(dǎo)體元件中的位置沒有產(chǎn)生相關(guān)的變化。
下面詳細(xì)敘述步驟203。對于許多半導(dǎo)體芯片，首先設(shè)置第1(垂直)IGLs21-29、第2(水平)IGLs31-38，然后把輔助IGL41插入任意兩個(gè)IGL之間。注意，在不同位置提供輔助IGL41。然后，選擇全部半導(dǎo)體芯片中的一個(gè)特別的芯片，其輔助IGL41設(shè)在半導(dǎo)體元件12和13之間的第1(垂直)IGL24和25之間。
在半導(dǎo)體元件之間的任何位置都能設(shè)置任何數(shù)量的輔助IGLs，考慮到相對于剩下來沒有設(shè)定的其它半導(dǎo)體元件的布局關(guān)系，如果像上述那樣設(shè)置，就可能用較少的工作量進(jìn)行有效的互連。
在步驟204，產(chǎn)生仍沒有完成的互連網(wǎng)104，以便利用輔助的IGL41和在步驟203產(chǎn)生的沒有使用的IGL來連接半導(dǎo)體元件12和半導(dǎo)體元件13。如圖1c所示，互連網(wǎng)104包括在第1(垂直)輔助IGL41上通過的垂直子網(wǎng)104a、在第2(水平)IGL33上面通過的水平子網(wǎng)104b，和在第2(水平)IGL36上面通過的水平子網(wǎng)104c。
前述步驟完成后，布圖設(shè)計(jì)程序返回到步驟202，進(jìn)一步檢查是否存在未完成的互連路徑。如果成功地完成了整個(gè)互連，布圖設(shè)計(jì)程序同樣也完成了。如果發(fā)現(xiàn)某些未完成的互連路徑，程序就進(jìn)入到步驟203以設(shè)定一個(gè)附加的輔助IGL，然后進(jìn)入步驟204完成整個(gè)的互連。
即使在布線資源(resource)周圍設(shè)置很多互連路徑使半導(dǎo)體元件之間的特別互連資源變成擁擠，而且結(jié)果剩下了一個(gè)互連路徑未能完成，本實(shí)施例也能對此提供一個(gè)解決方案;通過另外設(shè)置一個(gè)輔助IGL并利用剩下未使用的IGL，在不改變已經(jīng)存在的互連網(wǎng)的布局的情況下產(chǎn)生這樣一個(gè)未完成的互連路徑。因此與常規(guī)布圖設(shè)計(jì)方法相比，本實(shí)施例能夠減少重新互連的時(shí)間。而采用常規(guī)方法，如果發(fā)現(xiàn)有未完成的互連網(wǎng)，就要從開始重復(fù)它的布圖設(shè)計(jì)的程序。另外，本實(shí)施例排除了均勻擴(kuò)展互連區(qū)域的要求，因此，可以保持半導(dǎo)體芯片的尺寸盡可能小。
實(shí)施例2現(xiàn)參考附圖敘述本發(fā)明的第2最佳實(shí)施例。圖4a和4b表示利用第2實(shí)施例的母片技術(shù)產(chǎn)生的互連布線的結(jié)果。為了方便起見，元件或基本單元元件及元件的互連的布圖設(shè)計(jì)與第1實(shí)施例圖1c的相同。因此，類似的元件由相同標(biāo)號表示，只說明本實(shí)施例與第1實(shí)施例之間的不同的地方。
在圖4a和圖4b中，標(biāo)號81表示按照確定的規(guī)則在元件11(12)和元件13(14)之間設(shè)置的第1(垂直)儲備IGL。上述確定規(guī)則是根據(jù)在包括在其上設(shè)置有元件的IGLs的元件之間存在的IGL數(shù)量來確定的。例如，設(shè)置4個(gè)第1(垂直)IGL(即線23-26)，使每4個(gè)IGL設(shè)置1個(gè)第1(垂直)儲備IGL81。
在開始的自動(dòng)互連布線過程中，不許可互連布線在儲備IGL81上面通過。
在第1(垂直)IGL23上設(shè)置元件11和12。
下面，參照圖5解釋利用儲備IGL81的本實(shí)施例的布圖設(shè)計(jì)技術(shù)。
在步驟300，在母片型SIC中設(shè)置第1(垂直)和第2(水平)IGL21-29及31-38及儲備IGL81。然后在步驟301，借助于第1(垂直)IGL21-29及第29(水平)31-38自動(dòng)產(chǎn)生互連路徑。結(jié)果，在第1(垂直)IGL24、25和22上分別產(chǎn)生互連網(wǎng)101-103，在第1(垂直)IGL27以及第29(水平)IGL36和33上產(chǎn)生互連網(wǎng)105，在第1(垂直)IGL27及第2(水平)IGL32上產(chǎn)生互連網(wǎng)66，以及在第2(水平)IGL36上產(chǎn)生互連網(wǎng)107。注意，此時(shí)，不許可互連布線在儲備IGL81上面通過。與第1實(shí)施例不同，在圖中元件11和12的左邊，在第1(垂直)IGL22上面形成互連網(wǎng)103，因?yàn)樵谠?1和13之間(或者在元件12和14之間)限定的間隔不是很大，并且不許可互連布線在儲備IGL81上面通過。
在步驟302，檢查步驟301的結(jié)果，找出是否有沒完成的互連路徑。假定，步驟302發(fā)現(xiàn)在元件12和13之間互連的互連網(wǎng)104沒有完成設(shè)置，該互連網(wǎng)104由圖4a中的點(diǎn)劃線表示。
接著，在步驟303，確定是否存在沒有使用的儲備IGL81。如果存在沒有使用的IGL81，在步驟304，解除對它的布線約束(即許可互連布線在儲備IGL81上面通過)。換句話說，現(xiàn)在可用儲備的IGL81作正規(guī)的IGL。
在步驟305，利用在步驟304已經(jīng)解除布線約束的儲備IGL81和剩下的未使用的IGL產(chǎn)生互連網(wǎng)104，以便在元件12和13之間建立連接。由儲備IGL81和第2(水平)IGL33及36(見圖4b)形成互連網(wǎng)104。
以后，布圖設(shè)計(jì)程序返回到步驟302，進(jìn)一步檢查是否存在沒完成的互連路徑。在本實(shí)施例中，沒有剩下未完成的互連路徑，布圖設(shè)計(jì)程序結(jié)束。如果找到任何其它未完成互連的路徑，程序就進(jìn)到步驟303和再向前進(jìn)到下一步程序，只在未連接的元件之間進(jìn)行互連。
重復(fù)上述操作的結(jié)果，在步驟303可以確定沒有留下未使用的儲備IGL，換句話說，這意味著所有的儲備IGL均已被使用，而不可能增加新的IGL。因此，到那時(shí)，停止重復(fù)操作步驟。
總之，在本實(shí)施例開始的自動(dòng)互連階段，如其名稱所指出的那樣，為以后需要準(zhǔn)備出儲備IGL81。然而，當(dāng)由于在元件11-14的周圍緊密設(shè)置了很多互連路徑而沒有完成用于在元件11和13之間建立連接的互連網(wǎng)104時(shí)，就解除它的互連約束，使上述備用的IGL變成正規(guī)的IGL。因此，按照本實(shí)施例，不需從開始重復(fù)整個(gè)布圖設(shè)計(jì)程序。此外，不需要把母片型半導(dǎo)體集成電路改成其上載有很多元件以便于實(shí)現(xiàn)再互連的集成電路。換句話說，按照本實(shí)施例，可以只設(shè)置未完成的互連路徑，而不改變現(xiàn)存的互連路徑。這就顯著地減少了布圖設(shè)計(jì)時(shí)間。雖然和常規(guī)布圖設(shè)計(jì)方法相比，設(shè)置儲備IGL81稍微增加了芯片的尺寸，但是如果通過下面將要敘述的方法限制IGL的設(shè)備就能夠把增加的芯片尺寸減到最小。
現(xiàn)在解釋設(shè)置儲備IGL的另一種方法。如上所述，以前敘述的設(shè)置儲備IGL的方法取決于元件之間的IGLs的數(shù)量，因而這種儲備IGL的設(shè)定方法是在預(yù)計(jì)在其附近要提供很多互連布線的具體元件附近預(yù)先設(shè)置儲備IGL。
下面詳細(xì)敘述考慮布線擁擠程度的預(yù)先設(shè)置儲備IGL的一種方法。在圖6(a)中，并排水平地設(shè)置3個(gè)3端元件(晶體管)111、112和113。把元件113和3個(gè)端子(元件電極)b、c、d設(shè)置在第1(垂直)IGL28和第2(水平)IGL33-35的交點(diǎn)處。以同樣的方法設(shè)置其余元件111和112。然后，把第1(垂直)儲備IGL82和第2(水平)IGL83或者設(shè)置在元件111和112之間的區(qū)域里或者設(shè)置在元件112和113的另一區(qū)間里，這些區(qū)域里預(yù)計(jì)將相對于元件112的中端a(見圖6a)發(fā)生未完成的互連。根據(jù)這種技術(shù)，能夠?yàn)槲挥谥虚g的元件112(見圖1c)的中端a提供一個(gè)互連路徑，因此可以得到每一條互連路徑。和在元件112周圍設(shè)置4條儲備IGL84-87的圖6b的情況相比，這種技術(shù)能使芯片增加的尺寸減到最小。
下面參考圖7敘述對圖5所示步驟304的改進(jìn)。
圖7表示設(shè)置解除關(guān)于儲備IGL互連約束的優(yōu)先順序的例子。
如圖7所示，在元件組11-13和元件組14-16之間設(shè)置第1(垂直)儲備IGL88-90。在元件13和16的上面是第2(水平)儲備IGL91，因此，把第2(水平)儲備IGL92設(shè)置在元件11和14的上面。配置互連網(wǎng)101-106。如果還有互連網(wǎng)107未完成，儲備IGL88的約束比其余的儲備IGL的約束先解除，因?yàn)镮GL88離元件11和13最近。如此解除互連約束的結(jié)果，可能利用儲備IGL88通過互連網(wǎng)107將元件11和13連接起來。
在上述互連約束解除后，程序返回到步驟302。在圖7中，沒有剩下未被設(shè)置的互連路徑。如果發(fā)現(xiàn)任何的未完成互連的路徑，就解除對第2個(gè)最近的儲備IGL89的互連約束。
借助于元件11和13附近的儲備IGL88，能夠產(chǎn)生用于互連元件11和13的互連網(wǎng)107。因此，可能減少互連網(wǎng)107的長度。此外，可以設(shè)置又一個(gè)用于布線的互連網(wǎng)，以便利用儲備IGL89毫無困難地同時(shí)連接幾個(gè)未連接上的元件。
上面已經(jīng)用母片型SIC布圖設(shè)計(jì)技術(shù)的例子說明了第2實(shí)施例。第2實(shí)施例當(dāng)然能用于積木塊型SIC的布圖設(shè)計(jì)。對于積木塊型SIC，基本電路A-J塊的內(nèi)部預(yù)先設(shè)計(jì)好了圖形(見圖8)。把積木塊A-J布局在一個(gè)芯片上，利用通道120進(jìn)行互連。圖8表示自動(dòng)產(chǎn)生互連網(wǎng)101-105布線的一種常規(guī)技術(shù)，其中，在塊B和I之間的互連網(wǎng)104有幾次繞道。結(jié)果，塊E和H之間的互連網(wǎng)106沒完成設(shè)置。相反，按照本發(fā)明，使用較少的IGL(例如，四個(gè)IGL)，不過在圖8的例子中使用五個(gè)IGL，并且設(shè)置第2(水平)儲備IGL93-95。這防止了互連網(wǎng)105過多發(fā)生不希望有的折線，因此，能夠有效地利用IGL。在發(fā)生互連未完成的情況時(shí)，按互連約束的優(yōu)先次序，采用與第2實(shí)施例相同的方法設(shè)置儲備IGL93-95。不用修改現(xiàn)存的互連網(wǎng)的布線，就能只設(shè)置剩下沒完成設(shè)置的互連網(wǎng)。這減少了布圖設(shè)置的時(shí)間。使儲備的IGL數(shù)量減到最小，以便把通道120的寬度保持到最小。從而控制了芯片尺寸的增加。
在第1實(shí)施例只提供第1(垂直的)輔助IGL，而在第2實(shí)施例中僅提供第1(垂直的)儲備IGL。但是，這不是約束性的。根據(jù)條件，可以使用第2(水平)輔助IGL或者第2(水平)儲備IGL，或者共同使用第2輔助IGL和第2儲備IGL。
權(quán)利要求
1.一種在半導(dǎo)體元件之間或者在各含有多個(gè)形成在半導(dǎo)體基片上的半導(dǎo)體元件的積木塊之間設(shè)置互連的半導(dǎo)體集成電路(SIC)布圖設(shè)計(jì)的方法，包括(1)提供沿所述半導(dǎo)體元件電極或所述積木塊電極之間的第1方向延伸的第1互連網(wǎng)格線(IGLs)，(2)提供沿與所述半導(dǎo)體元件電極或所述積木塊電極之間的所述第1方向垂直的第2方向延伸的第2IGLs，(3)在第1互連層上產(chǎn)生互連路徑，以便如此產(chǎn)生的互連路徑在所述第1IGLs上面通過，以及(4)在第2互連層上產(chǎn)生互連路徑，以便如此產(chǎn)生的互連路徑在所述第2IGLs上面通過，所述SIC布圖設(shè)計(jì)方法包括下述步驟(a)用所述兩個(gè)互連層自動(dòng)地產(chǎn)生互連路徑，以在所述半導(dǎo)體元件或所述積木塊之間建立互連；(b)檢查所述互連路徑產(chǎn)生步驟的結(jié)果，以便發(fā)現(xiàn)是否還有某些互連路徑未被設(shè)定；(c)如果利用所述檢查步驟，在具體的半導(dǎo)體元件或具體的積木塊之間找到有未設(shè)定的互連，在位于所述未連接的半導(dǎo)體元件或所述積木塊之間的幾個(gè)所述第1IGL之間或者在幾個(gè)所述第2IGL之間設(shè)置第1輔助IGL或者第2輔助IGL，與已經(jīng)按所述輔助IGL的提供量成比例的數(shù)量把已經(jīng)互連的半導(dǎo)體元件或者積木塊和已經(jīng)產(chǎn)生的互連路徑擠在一起；以及(d)借助于所述第1或第2輔助IGL和剩下未用的第1和第2IGL產(chǎn)生互連路徑，在仍未連接上的半導(dǎo)體元件或積木塊之間形成互連。
2.如權(quán)利要求1所述的半導(dǎo)體集成電路布圖設(shè)計(jì)方法，進(jìn)一步包括在所述互連路徑產(chǎn)生步驟之前自動(dòng)設(shè)置多個(gè)半導(dǎo)體元件或者多個(gè)積木塊的步驟。
3.如權(quán)利要求1所述的半導(dǎo)體集成電路布圖設(shè)計(jì)方法，其中所述互連路徑產(chǎn)生步驟是產(chǎn)生互連路徑并同時(shí)配置多個(gè)半導(dǎo)體元件或者積木塊的步驟。
4.如權(quán)利要求1、2或3所述的半導(dǎo)體集成電路布圖設(shè)計(jì)方法，其中，在仍未連接上的半導(dǎo)體元件或者積木塊互連之后，所述半導(dǎo)體集成電路布圖設(shè)計(jì)方法的程序返回到所述的檢查步驟，只要檢查步驟又發(fā)現(xiàn)有未設(shè)定的互連路徑，就重復(fù)進(jìn)行輔助IGL設(shè)置步驟和所述互連路徑產(chǎn)生步驟，以便在未連接的半導(dǎo)體元件或者未連接的積木塊之間形成互連。
5.如權(quán)利要求1、2、3或4所述的半導(dǎo)體集成電路布圖設(shè)計(jì)方法，其中，所述輔助IGL設(shè)置步驟在未連接上的半導(dǎo)體元件或未連接上的積木塊之間設(shè)置輔助IGL，而不改變所有的半導(dǎo)體元件的相對布圖設(shè)計(jì)。
6.一種在半導(dǎo)體元件之間或者在各含有許多形成在半導(dǎo)體基片上的半導(dǎo)體元件的半導(dǎo)體集成電路(SIC)布圖設(shè)計(jì)的方法，包括(1)提供沿所述半導(dǎo)體元件電極或所述積木塊的電極之間的第1方向延伸的第一互連網(wǎng)格線(IGLs)，(2)提供沿與所述半導(dǎo)體元件電極之間或所述積木塊電極之間的第1方向垂直的第2方向延伸的第2IGLs，(3)在第1互連層上產(chǎn)生互連路徑，以便如此產(chǎn)生的互連路徑在所述第1IGLs上面通過，(4)，在第2互連層上產(chǎn)生互連路徑，以便如此產(chǎn)生的路徑在所述第2IGLs上面通過，所述半導(dǎo)體集成電路布圖設(shè)計(jì)方法包括下述步驟(a)在所述第1IGLs之間設(shè)置一個(gè)禁止用作互連路徑的第1儲備IGL，同時(shí)在所述第2IGLs之間設(shè)置一個(gè)禁止用作互連路徑的第2儲備IGL，(b)借助于第1和第2IGL自動(dòng)產(chǎn)生互連路徑，以便在所述半導(dǎo)體元件或所述積木塊之間建立起互連，(c)檢查所述路徑產(chǎn)生步驟的結(jié)果，以便發(fā)現(xiàn)是否還有某些互連路徑?jīng)]被確定，(d)如果通過所述檢查步驟，在規(guī)定的半導(dǎo)體元件或者規(guī)定的積木塊之間發(fā)現(xiàn)有未確定的互連，就借助于所述第1和第2儲備IGL以及剩下未用的第1和第2IGL產(chǎn)生一個(gè)互連路徑，以在仍未被連接的所述半導(dǎo)體元件或者所述積木塊之間建立互連。
7.如權(quán)利要求6所述的半導(dǎo)體集成電路布圖設(shè)計(jì)方法，其中所述儲備IGL設(shè)置步驟的特征在于所述第1和第2儲備IGL的設(shè)置分別取決于插入兩個(gè)半導(dǎo)體元件之間或2個(gè)積木塊之間的第1IGL的數(shù)量和插入在兩個(gè)半導(dǎo)體元件之間或兩個(gè)積木塊之間的第2IGL的數(shù)量。
8.如權(quán)利要求7所述的半導(dǎo)體集成電路的布圖設(shè)計(jì)方法，其中所述儲備IGL設(shè)置步驟的特征在于在配置于兩個(gè)半導(dǎo)體元件或兩個(gè)積木塊之間的特定數(shù)量的許多第1IGL的間隔里設(shè)置單個(gè)第1儲備IGL，在配置于兩個(gè)半導(dǎo)體元件或兩個(gè)積木塊之間的特定數(shù)量的許多第2IGL的間隔里設(shè)置單個(gè)第2儲備IGL。
9.如權(quán)利要求6所述的半導(dǎo)體集成電路布圖設(shè)計(jì)方法，其中所述儲備IGL設(shè)置步驟的特征在于通過評估兩個(gè)半導(dǎo)體元件或兩個(gè)積木塊之間確定區(qū)域的擁擠程度，設(shè)置所述第1和第2儲備IGL。
10.如權(quán)利要求6所述的半導(dǎo)體集成電路布圖設(shè)計(jì)方法，其中，對所述第1和第2儲備IGL的每一個(gè)預(yù)先指定解除互連約束的各自優(yōu)選順序，按照所述指定的優(yōu)先級相繼解除所述第1和第2儲備IGL的約束，所述互連路徑產(chǎn)生步驟產(chǎn)生一個(gè)關(guān)于未連接的半導(dǎo)體元件或者關(guān)于未連接的積木塊的互連路徑，以便將解除約束的儲備IGL用作互連。
11.如權(quán)利要求10所述的半導(dǎo)體集成電路布圖設(shè)計(jì)方法，其中，所述優(yōu)先級根據(jù)待連接的半導(dǎo)體元件或積木塊之間和每個(gè)儲備IGL相連的距離而確定，以便將最高優(yōu)先級分配給離所述未連接的半導(dǎo)體元件或所述未連接的積木塊最近的那個(gè)儲備IGL。
12.如權(quán)利要求10或11所述的一種半導(dǎo)體集成電路的布圖設(shè)計(jì)方法，其中，所述互連路徑產(chǎn)生步驟通過解除具有最高優(yōu)先級的第1或第2儲備IGL，首先產(chǎn)生一個(gè)互連路徑以互連仍未連接上的半導(dǎo)體元件或者積木塊。如果發(fā)現(xiàn)在半導(dǎo)體元件之間或者在積木塊之間還有未設(shè)定的互連路徑，則所述互連路徑產(chǎn)生步驟通過解除具有第2最高優(yōu)先級的第1或第2儲備IGL產(chǎn)生另一個(gè)互連路徑以連接上述半導(dǎo)體元件或者積木塊，如果發(fā)現(xiàn)還存在未設(shè)定的互連路徑，就重復(fù)相同的步驟直到不再有未被設(shè)定的互連路徑為止。
全文摘要
用第1互連層上的垂直互連網(wǎng)格線和第2互連層的水平互連網(wǎng)格線在半導(dǎo)體元件間產(chǎn)生互連布線。若特定半導(dǎo)體元件的互連路徑?jīng)]有布線，就在半導(dǎo)體元件間產(chǎn)生輔助的互連網(wǎng)格線。利用輔助互連網(wǎng)格線和仍未使用的互連網(wǎng)格線建立未設(shè)定的互連網(wǎng)格線。該方法不改動(dòng)已定位的半導(dǎo)體元件的布圖設(shè)計(jì)，亦不改變已設(shè)定的互連路徑。因此，與常規(guī)布圖設(shè)計(jì)技術(shù)相比，本發(fā)明能大大減少布圖設(shè)計(jì)的時(shí)間并保持芯片尺寸盡可能小。
文檔編號H01L27/118GK1102508SQ94106710
公開日1995年5月10日 申請日期1994年6月20日 優(yōu)先權(quán)日1993年6月21日
發(fā)明者田中誠, 大西睦, 光安裕子, 野村尚生 申請人:松下電子工業(yè)株式會(huì)社