專利名稱:閃存器件及其制造方法
技術領域：
本發(fā)明總地涉及半導體存儲器件，更特別地，涉及閃存器件及其制造方法，其中可以減少干擾現象(interference phenomenon)。
背景技術：
隨著NAND閃存(flash memory)的集成水平變高，與已編程單元相鄰的單元對已編程單元的影響逐漸增大。
沿位線(bit line)方向(或x方向)、字線(word line)方向(或y方向)、以及xy方向彼此相鄰的單元之間存在電容。由于隨著器件的集成水平變高而單元之間的距離變小，該電容逐漸增大。更特別地，當單元沿x方向縮緊時該電容顯著增大。
結果，隨著耦合比(coupling ratio)減小，編程速度降低且干擾現象增大。
術語“干擾現象”指的是這樣的現象，其中如果將被讀取的單元的相鄰單元將被編程，由于該相鄰單元的浮置柵極的電荷變化，在旁邊單元的讀操作期間由于相鄰的已編程單元的電容效應，高于實際閾值電壓的單元閾值電壓被讀取。在該情況下，將被讀取單元的浮置柵極的電荷自身未改變，但是實際單元的狀態(tài)由于相鄰單元的狀態(tài)變化而看上去失真。
此失真現象(distortion phenomenon)使單元分布(distribution)變寬，因此使得難以控制單元。更特別地，與單級單元中相比，此影響在具有小的單元分布裕度(margin)的多級單元中顯著更大。
為了提高單元一致性，需要減小該干擾現象。

發(fā)明內容本發(fā)明的一個實施例提供一種閃存器件及其制造方法，其中該干擾現象被減少。
本發(fā)明的另一實施例提供一種閃存器件及其制造方法，其中通過單元分布的減小，操作故障可被防止。
本發(fā)明的再一實施例提供一種閃存器件及其制造方法，其中通過單元分布的減小能制造具有小的單元分布裕度的多級單元。
本發(fā)明的又一實施例提供一種閃存器件及其制造方法，其中編程速度可被提高。
本發(fā)明的又一實施例提供一種閃存器件及其制造方法，其中通過減少限制高集成的干擾現象能制造高集成水平的器件。
根據本發(fā)明的一個實施例，閃存器件包括存儲單元，該存儲單元包括半導體襯底，具有由沿一方向布置的隔離膜定義的有源區(qū)；控制柵極線，沿與所述隔離膜垂直的方向布置；浮置柵極，形成在該有源區(qū)上該控制柵極線之下；以及島多晶硅線，沿與該隔離膜的方向相同的方向形成在該隔離膜中且被施加有電壓以防止具有該隔離膜在其間的相鄰浮置柵極之間的干擾。
根據本發(fā)明的另一實施例，制造閃存器件的方法包括蝕刻半導體襯底，產生沿一方向布置的多個隔離槽；在該半導體襯底上形成第一絕緣層，該第一絕緣層具有在該半導體襯底的該隔離槽內的凹溝；在該凹溝的底部形成島多晶硅線；形成第二絕緣層使得該隔離槽被完全掩埋，且剝離該第二絕緣層和該第一絕緣層使得該半導體襯底被暴露，在該隔離槽內形成隔離膜；在該隔離膜定義的有源區(qū)上形成隧道氧化物膜；在該隧道氧化物膜上形成浮置柵極；以及在該整個結構上形成控制柵極，電介質層置于其間。
根據本發(fā)明的另一實施例，制造閃存器件的方法包括在半導體襯底上形成隧道氧化物膜和第一多晶硅層；蝕刻該第一多晶硅層、該隧道氧化物膜、以及部分該半導體襯底，產生沿一方向布置的多個隔離槽；在該整個結構上形成第一絕緣層，該第一絕緣層具有在該隔離槽內的凹溝；在該凹溝的底部形成島多晶硅線；形成第二絕緣層使得該隔離槽被完全埋設，且剝離該第二絕緣層和該第一絕緣層使得該第一多晶硅層被暴露，由此形成該隔離槽內的隔離膜；在該第一多晶硅層和與該第一多晶硅層相鄰的隔離膜上形成第二多晶硅層，由此分別形成具有該第一多晶硅層和該第二多晶國層的疊層的浮置柵極；以及在包括該浮置柵極的整個結構上形成控制柵極，電介質層置于其間。
在另一實施例中，一種非易失性存儲器件包括半導體襯底，其具有沿第一方向延伸的隔離膜定義的有源區(qū)?？刂茤艠O線沿與該第一方向垂直的第二方向延伸。第一和第二浮置柵極形成在該有源區(qū)上且在該控制柵極線之下。島導電線形成在該第一和第二浮置柵極之間且在該隔離膜內。該島導電線沿該第一方向延伸且配置來接收電壓以防止該第一和第二浮置柵極之間的干擾。
在另一實施例中，一種制造非易失性存儲器件的方法包括蝕刻半導體從而形成槽；在該第一槽內設置第一絕緣層而不完全填充該槽，使得凹溝形成在該槽內；在該凹溝內設置導電層，使得該導電層僅保留在該凹溝的下部從而定義島導電線；在該凹溝內且在該島導電線上形成第二絕緣層，其中該第一和第二絕緣層定義隔離結構，該島導電線設置在該隔離結構內；在該隔離結構的第一和第二側形成第一和第二浮置柵極，使得該隔離結構設置在該第一和第二浮置柵極之間；以及在給第一和第二浮置柵極之上形成控制柵極。
在又一實施例中，一種制造非易失性存儲器件的方法包括在半導體襯底上形成隧道氧化物膜和第一多晶硅層；蝕刻該第一多晶硅層、該隧道氧化物膜、以及部分該半導體襯底從而形成沿第一方向布置的隔離槽；在該隔離槽內形成第一絕緣層從而形成由該第一絕緣層定義的凹溝；在該凹溝的下部形成島多晶硅線；在該凹溝內且在該島多晶硅線之上形成第二絕緣層從而定義隔離結構，該隔離結構包括該第一和第二絕緣層，該島多晶硅線設置在該隔離結構內；在該第一多晶硅層上形成第二多晶硅層從而形成具有該第一多晶硅層和該第二多晶硅層的層疊膜的浮置柵極；以及在該第二多晶硅層之上形成控制柵極。
結合附圖參考下面的詳細描述，對本發(fā)明的完整的理解將容易地變得顯然且將更好地理解本發(fā)明，附圖中相似的附圖標記表示相同或相似的部件，其中圖1是示出根據本發(fā)明一實施例的閃存器件的構造的視圖；圖2A至2F是剖視圖，示出根據本發(fā)明一實施例制造閃存單元的方法；以及圖3A至3J是剖視圖，示出根據本發(fā)明另一實施例制造閃存單元的方法。
具體實施方式圖1是示出根據本發(fā)明一實施例的閃存器件的構造的視圖。
參照圖1，根據本發(fā)明一實施例的閃存單元包括半導體襯底10，其中有源區(qū)12由沿第一方向布置的隔離膜11定義；控制柵極線14，沿與第一方向垂直的第二方向布置；浮置柵極13，形成在有源區(qū)12上控制柵極線14下；以及島多晶硅線15，沿與隔離膜11相同的第一方向形成在隔離膜11內且被施加有電壓以防止浮置柵極13之間的干擾。
盡管圖中未示出，但是隧道氧化物膜設置在浮置柵極13與半導體襯底10之間且柵極電介質膜設置在浮置柵極13與控制柵極線14之間。
島多晶硅線15在存儲單元的邊緣區(qū)域互連，使得島多晶硅線15能被施加以相同電壓。
同時，用于施加電壓到島多晶硅線15的開關電路20包括在外圍區(qū)域中用于驅動存儲單元。
在一些實施例中，開關電路20是MOS晶體管，其在存儲單元的編程、擦除、以及讀取操作期間開啟。開關晶體管20具有輸入電壓Vin被輸入的一端以及與島多晶硅線15連接的另一端，使得當存儲單元被驅動時，Vin能被傳輸到島多晶硅線15。
輸入電壓Vin可根據存儲單元的操作狀態(tài)而具有不同電壓值，使得島多晶硅線15與相鄰單元的浮置柵極之間沒有電勢。
在編程操作中，施加到未被選擇的存儲單元的控制柵極的傳輸電壓(passvoltage)被用作Vin，在擦除操作中，沒有電壓被施加，使得島多晶硅線15被浮置。同時，在讀操作中，0V電壓被用作Vin。
圖2A至2F是剖視圖，示出根據本發(fā)明實施例制造閃存單元的方法。圖2A至2F示出一示例，其中本發(fā)明應用于一般的淺槽隔離(STI)結構。
參照圖2A，墊氧化物膜(pad oxide film)31和墊氮化物膜32順序形成在半導體襯底30上。墊氮化物膜32、墊氧化物膜31、以及部分半導體襯底30通過光刻工藝被蝕刻，形成沿一方向延伸的多個隔離槽(trench)33。半導體襯底30的蝕刻深度可設置為約2000。
參照圖2B，墊氮化物膜32和墊氧化物膜31被去除。然后高密度等離子體(HDP)氧化物膜沉積在整個結構上從而形成第一絕緣層34。在此情況下，第一絕緣層34的厚度被適當控制，使得凹溝(groove)70以槽33未被完全填充的方式形成在槽33的每個中。在本實施例中凹溝70具有山谷狀形狀。
多晶硅層35沉積在整個結構上。多晶硅層35被回蝕，使得它僅保留在凹溝70的下部，如圖2C所示，由此形成島多晶硅線35a。
之后，HDP氧化物膜沉積在整個結構上，形成第二絕緣層36。對第二絕緣層36和第一絕緣層34進行化學機械拋光(CMP)，使得半導體襯底30被暴露，如圖2D所示。因此，形成分別具有第一和第二絕緣層34、36的隔離膜37以及在底部的島多晶硅線35a。
參照圖2E，用于浮置柵極的多晶硅層39形成在隔離膜37定義的有源區(qū)以及與有源區(qū)相鄰的隔離膜37上。隧道氧化物膜38位于多晶硅層39和襯底30之間。
參照圖2F，電介質層40和用于控制柵極的多晶硅層41順序形成在整個結構上。
盡管圖中未示出，但是多晶硅層41、電介質層40、多晶硅層39、以及隧道氧化物膜38沿與布置隔離膜37的方向直交的方向被蝕刻，形成具有隧道氧化物膜、浮置柵極、電介質層、以及控制柵極的堆疊柵極。進行后面的工藝從而完成閃存單元。
圖3A至3J是剖視圖，示出根據本發(fā)明另一實施例制造閃存單元的方法。圖3A至3J示出一示例，其中本發(fā)明應用于自對準淺槽隔離(SA-STI)結構。
參照圖3A，隧道氧化物膜51、第一多晶硅層52、以及硬掩模膜53順序形成在半導體襯底50上。硬掩模膜53可以利用氮化物膜形成。
然后第一光致抗蝕劑PR1形成在整個結構上。第一光致抗蝕劑PR1被構圖從而開放場區(qū)域，如圖3B所示。硬掩模膜53利用構圖的第一光致抗蝕劑PR1作為掩模通過蝕刻工藝被構圖。
之后，如圖3C所示，第一光致抗蝕劑PR1被剝離以防止在隨后的蝕刻工藝中由于第一光致抗蝕劑PR1而蝕刻失敗。
利用圖案化的硬掩模膜53作為掩模，通過蝕刻第一多晶硅層52、隧道氧化物膜51、以及部分半導體襯底50形成多個隔離槽54。隔離槽形成為沿第一方向延伸。半導體襯底50的蝕刻深度可設置為約2000。
參照圖3D，HDP氧化物膜沉積在整個結構上從而形成第一絕緣層55。通過控制第一絕緣層55的厚度形成凹溝72。
第二多晶硅層56沉積在整個結構上。第二多晶硅層56被回蝕，使得第二多晶硅層56僅保留在每個凹溝72的下部，如圖3E所示，由此形成島多晶硅線56a。然后HDP氧化物膜沉積在整個結構上，使得槽54被完全填充，因此形成第二絕緣層57。
參照圖3F，第二絕緣層57和第一絕緣層55通過CMP被剝離，使得第一多晶硅層52被暴露，由此形成隔離膜58。每個隔離膜58具有第一和第二絕緣層55、57且在凹溝72底部具有島多晶硅線56a。
參照圖3G，第三多晶硅層59形成在整個結構上。第二光致抗蝕劑PR2涂覆在第三多晶硅層59上，如圖3H所示。第二光致抗蝕劑PR2被構圖，使得隔離膜58上的第三多晶硅層59被暴露。
參照圖3I，第三多晶硅層59利用圖案化的第二光致抗蝕劑PR2作為掩模被蝕刻，形成浮置柵極圖案60。每個浮置柵極60具有第一多晶硅層52和第三多晶硅層59的層疊膜。第二光致抗蝕劑PR2從第三多晶硅層59被剝離。
參照圖3J，電介質層61和用于控制柵極的多晶硅層62形成在整個結構上。
之后，盡管圖中未示出，但是用于控制柵極的多晶硅層62、電介質層61、浮置柵極圖案60和隧道氧化物膜51沿與布置隔離膜58的方向直交的方向被蝕刻，由此形成具有隧道氧化物膜、浮置柵極、電介質層和控制柵極的堆疊柵極。進行隨后的工藝從而完成該閃存單元。如上所述，本發(fā)明的實施例具有下列優(yōu)點中的一個或更多。第一，由于干擾現象能被減少，所以由于干擾現象而對器件的集成水平的限制能被克服。因此能夠提高器件的集成水平。第二，由于干擾現象能被減少，所以單元分布可被減小且器件操作故障可被相應地防止。第三，由于單元分布可被減小，所以可以制造具有小的單元分布裕度的多級單元。第四，由于干擾現象能被減少，所以耦合比能增大且編程速度能提高。
盡管結合當前預期的實用示例性實施例描述了本發(fā)明，但是將理解，本發(fā)明不限于所公開的實施例，而是，相反，本發(fā)明有意覆蓋包括在所附權利要求
的思想和范圍內的各種修改和等效布置。
權利要求
1.一種非易失性存儲器件，包括半導體襯底，具有由沿第一方向延伸的隔離膜定義的有源區(qū)；控制柵極線，沿與該第一方向垂直的第二方向延伸；第一和第二浮置柵極，形成在該有源區(qū)上且在該控制柵極線下；以及島導電線，形成在該第一和第二浮置柵極之間且在該隔離膜內，該島導電線沿該第一方向延伸且被配置來接收電壓從而防止該第一和第二浮置柵極之間的干擾。
2.如權利要求
1所述的非易失性存儲器件，其中該島導電線連接到邊緣部分，該邊緣部分連接到至少一個其它島導電線，其中該島導電線是多晶硅線。
3.如權利要求
1所述的非易失性存儲器件，還包括在該器件的外圍區(qū)域的開關器件，該開關器件被配置來在編程操作期間施加電壓到該島導電線。
4.如權利要求
1所述的非易失性存儲器件，其中該器件具有在編程操作期間被選擇的第一存儲單元和未被選擇的第二存儲單元，其中在該編程操作期間施加到該島導電線的電壓與施加到該第二存儲單元的控制柵極的電壓相同。
5.如權利要求
1所述的非易失性存儲器件，其中該島導電線在擦除操作期間被浮置。
6.如權利要求
1所述的非易失性存儲器件，其中在讀操作期間0V電壓施加到該島導電線。
7.一種制造非易失性存儲器件的方法，該方法包括蝕刻半導體從而形成槽；在該第一槽內設置第一絕緣層而不完全填充該槽，使得凹溝形成在該槽內；在該凹溝內設置導電層，使得該導電層僅保留在該凹溝的下部從而定義島導電線；在該凹溝內且在該島導電線之上形成第二絕緣層，其中該第一和第二絕緣層定義隔離結構，該島導電線設置在該隔離結構內；在該隔離結構的第一和第二側形成第一和第二浮置柵極，使得該隔離結構設置在該第一和第二浮置柵極之間；以及在該第一和第二浮置柵極之上形成控制柵極。
8.如權利要求
7所述的方法，其中該第一絕緣層和該第二絕緣層利用高密度等離子體氧化物膜形成。
9.如權利要求
7所述的方法，其中所述在所述凹溝內設置導電層的步驟包括在所述凹溝內以及在所述第一絕緣層之上設置多晶硅層；以及蝕刻該多晶硅層直到該多晶硅層僅保留在該凹溝的下部。
10.一種制造非易失性存儲器件的方法，該方法包括在半導體襯底上形成隧道氧化物膜和第一多晶硅層；蝕刻該第一多晶硅層、該隧道氧化物膜、以及部分該半導體襯底從而形成沿第一方向布置的隔離槽；在該隔離槽內形成第一絕緣層從而形成由該第一絕緣層定義的凹溝；在該凹溝的下部形成島多晶硅線；在該凹溝內和該島多晶硅線之上形成第二絕緣層從而定義隔離結構，該隔離結構包括該第一和第二絕緣層，該島多晶硅線設置在該隔離結構內；在該第一多晶硅層上形成第二多晶硅層從而形成具有該第一多晶硅層和該第二多晶硅層的層疊膜的浮置柵極；以及在該第二多晶硅層之上形成控制柵極。
11.如權利要求
10所述的方法，其中該第一絕緣層和該第二絕緣層利用高密度等離子體氧化物膜形成。
12.如權利要求
10所述的方法，其中形成島多晶硅線包括在其中形成該第一絕緣層的該半導體襯底的整個表面上形成多晶硅層；以及回蝕該多晶硅層使得該多晶硅層僅保留在該凹溝的下部。
13.如權利要求
10所述的方法，其中該第一多晶硅層、該隧道氧化物膜、以及該半導體襯底的蝕刻利用硬掩模膜作為掩模進行。
14.如權利要求
10所述的方法，該隔離槽具有約2000的深度。
15.如權利要求
13所述的方法，其中該硬掩模膜是氮化物膜。
專利摘要
本發(fā)明涉及一種非易失性存儲器件，包括具有由沿第一方向延伸的隔離膜定義的有源區(qū)的半導體襯底?？刂茤艠O線沿與該第一方向垂直的第二方向延伸。第一和第二浮置柵極形成在該有源區(qū)上且在該控制柵極線之下。島導電線形成在該第一和第二浮置柵極之間且在該隔離膜內。該島導電線沿該第一方向延伸且配置來接收電壓以防止該第一和第二浮置柵極之間的干擾。
文檔編號H01L21/8247GK1992286SQ200610105995
公開日2007年7月4日 申請日期2006年7月21日
發(fā)明者李根雨 申請人:海力士半導體有限公司導出引文BiBTeX, EndNote, RefMan