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一種芯片抗干擾結(jié)構(gòu)的制作方法

文檔序號:40445636發(fā)布日期:2024-12-24 15:20閱讀:13來源:國知局
一種芯片抗干擾結(jié)構(gòu)的制作方法

本技術(shù)涉及芯片,具體涉及一種芯片抗干擾結(jié)構(gòu)。


背景技術(shù):

1、芯片在光刻生產(chǎn)之后,由于受到工藝以及晶元材料的限制,芯片的厚度較薄,一般為80um,使得芯片本身的物理強度不足,所以芯片在受到外部壓力或者由于溫度變化導(dǎo)致材料熱脹冷縮等所帶來的受力情況下,容易發(fā)生形變或者開裂,在芯片使用運輸儲存的過程增加芯片損壞的風(fēng)險。

2、其次,芯片通常分為兩塊區(qū)域,在芯片中央有一塊像素感光區(qū)域,用于接受光產(chǎn)生電子,在感光區(qū)域的周圍則是芯片的數(shù)字模擬電路以及芯片的管腳。理論上光子只會被感光區(qū)域的像素所吸收,但是當(dāng)光子打到感光區(qū)域的四周區(qū)域時,由于整個芯片采用的cmos工藝技術(shù),并且近紅外光在cmos半導(dǎo)體材料內(nèi)具有很強的穿透能力,因此感光區(qū)域四周具有同材質(zhì)的cmos數(shù)字模擬電路區(qū)域也會吸收光子,然后在芯片底層產(chǎn)生電子,進而可能流向感光區(qū)域,這種現(xiàn)象稱作寄生光敏感性(pls),寄生光敏現(xiàn)象會對器件引入干擾并產(chǎn)生錯誤的電子噪聲,從而影響器件的信號質(zhì)量和性能穩(wěn)定性。


技術(shù)實現(xiàn)思路

1、本實用新型的目的在于提供一種芯片抗干擾結(jié)構(gòu),以解決上述背景技術(shù)中提出的問題。

2、為實現(xiàn)上述目的,本實用新型提供如下技術(shù)方案:一種芯片抗干擾結(jié)構(gòu),適用于芯片本體,所述芯片本體設(shè)置感光區(qū)域,所述芯片本體上設(shè)置覆蓋層,所述覆蓋層位于所述感光區(qū)域四周,用于覆蓋所述芯片本體的非感光區(qū)域。

3、優(yōu)選的,所述覆蓋層采用非透明材料制成。

4、優(yōu)選的,所述覆蓋層開設(shè)通孔,所述感光區(qū)域位于所述通孔內(nèi)。

5、優(yōu)選的,所述通孔的內(nèi)邊緣與所述感光區(qū)域外邊緣之間設(shè)置隔離帶。

6、優(yōu)選的,所述芯片本體頂部設(shè)置粘接層。

7、優(yōu)選的,所述芯片本體與所述覆蓋層通過所述粘接層連接。

8、優(yōu)選的,所述粘接層與所述覆蓋層的形狀相同。

9、優(yōu)選的,所述覆蓋層的厚度為300um~310um。

10、優(yōu)選的,所述芯片本體底部設(shè)置若干個焊接球。

11、該芯片抗干擾結(jié)構(gòu)具備以下有益效果:

12、1、該芯片抗干擾結(jié)構(gòu),在芯片本體上設(shè)置了覆蓋層,使得整個芯片的厚度大大增加,從而有效增加了芯片整體的強度。

13、2、該芯片抗干擾結(jié)構(gòu),芯片本體的非感光區(qū)域上的數(shù)字模擬電路被覆蓋層所遮擋,覆蓋層隔絕了芯片本體中非感光區(qū)域與環(huán)境光的接觸,降低芯片本體的寄生光敏感性,防止數(shù)字模擬電路被干擾并產(chǎn)生錯誤的電子噪聲,從而提高器件的信號質(zhì)量和性能穩(wěn)定性。



技術(shù)特征:

1.一種芯片抗干擾結(jié)構(gòu),適用于芯片本體(1),所述芯片本體(1)設(shè)置感光區(qū)域(11),其特征在于:所述芯片本體(1)上設(shè)置覆蓋層(3),所述覆蓋層(3)位于所述感光區(qū)域(11)四周,用于覆蓋所述芯片本體(1)的非感光區(qū)域。

2.根據(jù)權(quán)利要求1所述的一種芯片抗干擾結(jié)構(gòu),其特征在于:所述覆蓋層(3)采用非透明材料制成。

3.根據(jù)權(quán)利要求1所述的一種芯片抗干擾結(jié)構(gòu),其特征在于:所述覆蓋層(3)開設(shè)通孔(31),所述感光區(qū)域(11)位于所述通孔(31)內(nèi)。

4.根據(jù)權(quán)利要求3所述的一種芯片抗干擾結(jié)構(gòu),其特征在于:所述通孔(31)的內(nèi)邊緣與所述感光區(qū)域(11)外邊緣之間設(shè)置隔離帶。

5.根據(jù)權(quán)利要求1所述的一種芯片抗干擾結(jié)構(gòu),其特征在于:所述芯片本體(1)頂部設(shè)置粘接層(2)。

6.根據(jù)權(quán)利要求5所述的一種芯片抗干擾結(jié)構(gòu),其特征在于:所述芯片本體(1)與所述覆蓋層(3)通過所述粘接層(2)連接。

7.根據(jù)權(quán)利要求6所述的一種芯片抗干擾結(jié)構(gòu),其特征在于:所述粘接層(2)與所述覆蓋層(3)的形狀相同。

8.根據(jù)權(quán)利要求1所述的一種芯片抗干擾結(jié)構(gòu),其特征在于:所述覆蓋層(3)的厚度為300um~310um。

9.根據(jù)權(quán)利要求1所述的一種芯片抗干擾結(jié)構(gòu),其特征在于:所述芯片本體(1)底部設(shè)置若干個焊接球(4)。


技術(shù)總結(jié)
本技術(shù)涉及芯片技術(shù)領(lǐng)域,且公開了一種芯片抗干擾結(jié)構(gòu),適用于芯片本體,芯片本體設(shè)置感光區(qū)域,芯片本體上設(shè)置覆蓋層,覆蓋層位于感光區(qū)域四周,用于覆蓋芯片本體的非感光區(qū)域。該芯片抗干擾結(jié)構(gòu),在芯片本體上設(shè)置了覆蓋層,使得整個芯片的厚度大大增加,從而有效增加了芯片整體的強度;芯片本體的非感光區(qū)域上的數(shù)字模擬電路被覆蓋層所遮擋,覆蓋層隔絕了芯片本體中非感光區(qū)域與環(huán)境光的接觸,降低芯片本體的寄生光敏感性,防止數(shù)字模擬電路被干擾并產(chǎn)生錯誤的電子噪聲,從而提高器件的信號質(zhì)量和性能穩(wěn)定性。

技術(shù)研發(fā)人員:金豐,陳凱風(fēng)
受保護的技術(shù)使用者:芯探(上海)科技有限公司
技術(shù)研發(fā)日:20240511
技術(shù)公布日:2024/12/23
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