本申請是申請日為2012年7月25日、申請?zhí)枮?01210265327.2、發(fā)明名稱為“半導體器件”的發(fā)明專利申請的分案申請。

申請相關的交叉引用

在此全文引用2011年7月26日提交的日本專利申請?zhí)?011-162953的包括說明書、附圖和摘要的公開文本以做參考。

本發(fā)明涉及半導體器件，并且更具體地涉及對具有sram的半導體器件而言有用的技術。

背景技術：

sram(靜態(tài)隨機存取存儲器)是一種使用觸發(fā)器來存儲數(shù)據(jù)的半導體存儲器。具體地，在sram中，數(shù)據(jù)(1或者0)存儲在由四個晶體管構成的兩個交叉耦合的反相器中。此外，需要兩個存取晶體管以讀取和寫入，因此在典型的sram中，存儲器單元由六個晶體管構成。

例如，日本未審查專利公開號2001-28401公開了一種具有由六個晶體管構成的靜態(tài)ram存儲器單元的半導體存儲器器件(圖1)。

此外，日本未審查專利公開號2002-237539公開了一種sram存儲器單元(圖32)，其中nmos晶體管(n1和n4)形成在一個p阱區(qū)域(pw0)中，而nmos晶體管(n2和n3)形成在另一p阱區(qū)域(pw1)中，而為了改善軟錯誤抗擾性的目的在p阱區(qū)域之間具有n阱區(qū)域(nw)。

日本未審查專利公開號hei7(1995)-7089公開了一種sram存儲器單元，其中兩個被劃分的驅動nmos晶體管(晶體管區(qū)域n1’、n1”、n2’、n2”)設置在不同的p阱之上(圖5)以便改善軟錯誤抗擾性。此外，在該sram單元中，字線存取晶體管(na1和nb1)的柵極方向垂直于驅動nmos晶體管(晶體管區(qū)域n1’、n1”、n2’、n2”)的柵極方向。

日本未審查專利公開號2002-43441公開了一種sram存儲器單元，其中在第一p阱區(qū)域(pw1)中形成了采用多晶硅布線層(pl11)的主軸作為柵極電極的n溝道m(xù)os晶體管(n1)以及采用多晶硅布線層(pl11)的折疊軸作為柵極電極的n溝道m(xù)os晶體管(n’)(圖1和圖2以及[0062]段)。

日本未審查專利公開號2000-36543公開了一種sram存儲器單元，其中兩條字線(21a和21b)正交于圍繞其兩端的p型有源區(qū)域(13)并且相互平行，并且其長度短于或者等于約1/2位，并且共用柵極線(22a和22b)均正交于字線(21a和21b)之間的p型有源區(qū)域(13)和n型有源區(qū)域(14)并且相互平行并且沿著字線(21a和21b)等距間隔(圖4)。在以上說明中，括號內的標記和數(shù)字是在相關領域文獻中使用的參考標記和附圖數(shù)字。

技術實現(xiàn)要素：

如日本未審查專利公開號2001-28401(圖1等等)所述，sram存儲器單元具有復雜的圖案并且朝向半導體器件的小型化的趨勢不斷發(fā)展，從而具有諸如器件特性的波動(柵極寬度變化等等)的各種問題和難于仿真存儲器特性的各種困難。

器件特性的波動可歸結于稍后所述的有源區(qū)域的形狀或者柵極電極的形狀。

在該背景下，期望有源區(qū)域形狀和柵極電極形狀的優(yōu)化以便改進器件特性的可控性以及使得特性仿真更容易。

本發(fā)明的目的在于提供一種具有良好特性的半導體器件。特別地，本發(fā)明意在提供一種改進具有sram存儲器單元的半導體器件的特性的單元布局。

由本說明書和附圖中的以下詳細描述將更充分明確本發(fā)明的上述以及其他目的以及新穎特征。

根據(jù)本發(fā)明的第一方面，一種半導體器件具有包括如下所述的元件(a1)至(a8)的存儲器單元。

(a1)是耦合在第一電壓和第一節(jié)點之間的第一導電類型的第一mis晶體管。

(a2)是耦合在第一節(jié)點和不同于第一電壓的第二電壓之間的第二導電類型的第一mis晶體管。

(a3)是與第二導電類型的第一mis晶體管并聯(lián)地耦合在第一節(jié)點和第二電壓之間的第二導電類型的第二mis晶體管。

(a4)是耦合在第一電壓和第二節(jié)點之間的第一導電類型的第二mis晶體管。

(a5)是耦合在第二節(jié)點和第二電壓之間的第二導電類型的第三mis晶體管。

(a6)是與第二導電類型的第三mis晶體管并聯(lián)地耦合在第二節(jié)點和第二電壓之間的第二導電類型的第四mis晶體管。

(a7)是耦合在第一節(jié)點和第一位線之間的第二導電類型的第五mis晶體管。

(a8)是耦合在第二節(jié)點和第二位線之間的第二導電類型的第六mis晶體管。

半導體器件進一步包括如下所述的有源區(qū)域(b1)至(b4)。

(b1)是單塊的第一有源區(qū)域，其中第二導電類型的第一mis晶體管和第二導電類型的第五mis晶體管布置在該第一有源區(qū)域中。

(b2)是與第一有源區(qū)域分離的第二有源區(qū)域，其中第二導電類型的第二mis晶體管布置在該第二有源區(qū)域中。

(b3)是單塊的第三有源區(qū)域，其中第二導電類型的第三mis晶體管和第二導電類型的第六mis晶體管布置在該第三有源區(qū)域中。

(b4)是與第三有源區(qū)域分離的第四有源區(qū)域，其中第二導電類型的第四mis晶體管布置在該第四有源區(qū)域中。

第一有源區(qū)域至第四有源區(qū)域沿第一方向并排設置并且相互間隔。

第一柵極布線在第一有源區(qū)域之上沿第一方向延伸。

第二柵極布線在第一有源區(qū)域和第二有源區(qū)域之上沿第一方向延伸。

第三柵極布線在第三有源區(qū)域之上沿第一方向延伸。

第四柵極布線在第三有源區(qū)域和第四有源區(qū)域之上沿第一方向延伸。

根據(jù)本發(fā)明的第二方面，半導體器件也包括以上元件(a1)至(a8)。該半導體器件也包括有源區(qū)域(b1)和(b2)。在此情形下，(b1)是單塊的第一有源區(qū)域，其中第二導電類型的第一晶體管、第二導電類型的第四晶體管、以及第二導電類型的第五晶體管布置在該第一有源區(qū)域中。(b2)是單塊的第二有源區(qū)域，其中第二導電類型的第三晶體管、第二導電類型的第二晶體管、以及第二導電類型的第六晶體管布置在該第二有源區(qū)域中。第一有源區(qū)域和第二有源區(qū)域沿第一方向并排設置。此外，第一柵極布線在第一有源區(qū)域之上沿第一方向延伸，而第二柵極布線在第一有源區(qū)域和第二有源區(qū)域之上沿第一方向延伸。第三柵極布線在第一有源區(qū)域和第二有源區(qū)域之上沿第一方向延伸；而第四柵極布線在第二有源區(qū)域之上沿第一方向延伸。

根據(jù)本發(fā)明的第三方面，一種半導體器件也包括以上元件(a1)至(a8)。該半導體器件也包括有源區(qū)域(b1)和(b2)。在此情形下，(b1)是單塊的第一有源區(qū)域，其中第二導電類型的第一晶體管、第二導電類型的第四晶體管、以及第二導電類型的第五晶體管布置在該第一有源區(qū)域中；而(b2)是單塊的第二有源區(qū)域，其中第二導電類型的第三晶體管、第二導電類型的第二晶體管、以及第二導電類型的第六晶體管布置在該第二有源區(qū)域中。第一有源區(qū)域和第二有源區(qū)域沿第一方向并排設置。此外，第一柵極布線在第一有源區(qū)域之上沿第一方向延伸，而第二柵極布線在第二有源區(qū)域之上沿第一方向延伸。第三柵極布線在第一有源區(qū)域和第二有源區(qū)域之上沿第一方向延伸，而第四柵極布線在第一有源區(qū)域之上沿第一方向延伸。

根據(jù)如下所述的本發(fā)明優(yōu)選實施例，半導體器件的特性得以改進。

附圖說明

圖1是示出了根據(jù)本發(fā)明的第一實施例的sram存儲器單元的等效電路圖；

圖2是示出了根據(jù)第一實施例的sram存儲器單元結構的平面圖；

圖3是示出了根據(jù)第一實施例的sram存儲器單元結構的平面圖；

圖4是示出了根據(jù)第一實施例的sram存儲器單元結構的平面圖；

圖5是示出了晶體管按照根據(jù)第一實施例的sram存儲器單元布局設置的電路圖；

圖6是根據(jù)第一實施例的sram存儲器單元結構的剖視圖；

圖7是根據(jù)第一實施例的sram存儲器單元結構的剖視圖；

圖8是根據(jù)第一實施例的sram存儲器單元結構的剖視圖；

圖9是根據(jù)第一實施例的sram存儲器單元結構的剖視圖；

圖10是根據(jù)第一實施例的sram存儲器單元結構的剖視圖；

圖11是根據(jù)第一實施例的sram存儲器單元結構的剖視圖；

圖12是示意性示出了根據(jù)第一實施例的sram存儲器單元陣列的平面圖；

圖13是根據(jù)第一實施例的sram存儲器單元陣列結構的平面圖；

圖14是根據(jù)第一實施例的sram存儲器單元陣列結構的平面圖；

圖15是示意性示出了根據(jù)第一實施例的sram存儲器單元陣列中分接頭單元區(qū)域的位置的平面圖；

圖16是根據(jù)第一實施例的sram的分接頭單元(f’)結構的平面圖；

圖17是根據(jù)第一實施例的sram的分接頭單元(f’)結構的平面圖；

圖18是示意性示出了根據(jù)第一實施例的sram存儲器單元和分接頭單元區(qū)域的平面圖；

圖19是示出了根據(jù)第一實施例sram存儲器單元和分接頭單元區(qū)域如何設置的平面圖；

圖20是示出了根據(jù)第一實施例sram存儲器單元和分接頭單元區(qū)域如何設置的平面圖；

圖21是根據(jù)本發(fā)明的第二實施例的sram存儲器單元結構的平面圖；

圖22是根據(jù)第二實施例的sram存儲器單元結構的平面圖；

圖23是根據(jù)本發(fā)明的第三實施例的sram存儲器分接頭單元結構的平面圖；

圖24是根據(jù)第三實施例的sram存儲器分接頭單元結構的平面圖；

圖25是根據(jù)第三實施例的sram存儲器單元的電路圖；

圖26是根據(jù)本發(fā)明的第四實施例的sram存儲器單元結構的平面圖；

圖27是根據(jù)第四實施例的sram存儲器單元結構的平面圖；

圖28是根據(jù)第四實施例的sram存儲器單元結構的平面圖；

圖29是示出了晶體管按照根據(jù)第四實施例的sram存儲器單元布局設置的電路圖；

圖30是根據(jù)本發(fā)明的第五實施例的sram存儲器單元結構的平面圖；

圖31是根據(jù)第五實施例的sram存儲器單元結構的平面圖；

圖32是根據(jù)第五實施例的sram存儲器單元結構的平面圖；

圖33是示出了晶體管按照根據(jù)第五實施例的sram存儲器單元布局設置的電路圖；

圖34是根據(jù)本發(fā)明的第六實施例的sram存儲器單元結構的平面圖；

圖35是根據(jù)第六實施例的sram存儲器單元結構的平面圖；

圖36是根據(jù)第六實施例的sram存儲器單元結構的平面圖；

圖37是示出了晶體管按照根據(jù)第六實施例的sram存儲器單元布局設置的電路圖；

圖38是根據(jù)本發(fā)明的第七實施例的sram存儲器單元結構的平面圖；

圖39是根據(jù)第七實施例的sram存儲器單元結構的平面圖；

圖40是根據(jù)第七實施例的sram存儲器單元結構的平面圖；

圖41是示出了晶體管按照根據(jù)第七實施例的sram存儲器單元布局設置的電路圖；

圖42是根據(jù)第七實施例的sram的分接頭單元(f’)結構的平面圖；

圖43是根據(jù)第七實施例的sram的分接頭單元(f’)結構的平面圖；

圖44是根據(jù)本發(fā)明的第八實施例的sram存儲器單元結構的平面圖；

圖45是根據(jù)第八實施例的sram存儲器單元結構的平面圖；

圖46是根據(jù)第八實施例的sram存儲器單元結構的平面圖；

圖47是示出了晶體管按照根據(jù)第八實施例的sram存儲器單元布局設置的電路圖；

圖48是示出了根據(jù)本發(fā)明的第九實施例的sram存儲器單元的等效電路圖；

圖49是根據(jù)第九實施例的sram存儲器單元結構的平面圖；

圖50是根據(jù)第九實施例的sram存儲器單元結構的平面圖；

圖51是根據(jù)第九實施例的sram存儲器單元結構的平面圖；

圖52是示出了晶體管按照根據(jù)第九實施例的sram存儲器單元布局設置的電路圖；

圖53是根據(jù)本發(fā)明的第十實施例的sram存儲器單元結構的平面圖；

圖54是根據(jù)第十實施例的sram存儲器單元結構的平面圖；

圖55是根據(jù)第十實施例的sram存儲器單元結構的平面圖；

圖56是示出了晶體管按照根據(jù)第十實施例的sram存儲器單元布局設置的電路圖；

圖57是示出了根據(jù)本發(fā)明的第十一實施例的sram存儲器單元的等效電路圖；

圖58是根據(jù)第十一實施例的sram存儲器單元結構的平面圖；

圖59是根據(jù)第十一實施例的sram存儲器單元結構的平面圖；

圖60是根據(jù)第十一實施例的sram存儲器單元結構的平面圖；

圖61是示出了晶體管按照根據(jù)第十一實施例的sram存儲器單元布局設置的電路圖；

圖62示出了根據(jù)本發(fā)明的第十二實施例的半導體芯片的布局；

圖63是示出了根據(jù)第一實施例的sram存儲器單元的一部分的結構示例的平面圖；

圖64是示出了作為比較示例的sram存儲器單元的平面圖；以及

圖65是示出了作為比較示例的sram存儲器單元的部分的平面圖。

具體實施方式

在必要時，以下將在不同部分或者分立地描述優(yōu)選實施例，但是這些描述并非相互關聯(lián)，除非給出相反規(guī)定。一種描述可以是另一種描述的全部或者部分的修改、應用、細化或替代形式。此外，關于下述優(yōu)選實施例，即使當具體數(shù)目(元件的數(shù)目、數(shù)值、數(shù)量、范圍等等)用于標識元件時，應當解釋為并非限定于具體數(shù)目，，除非給出相反規(guī)定或者理論上限定于該數(shù)目；其可以比具體數(shù)目更大或者更小。

在下述優(yōu)選實施例中，構成元件(包括構成步驟)并非是必需的除非給出相反規(guī)定或者理論上必要的。類似地，在下述優(yōu)選實施例中，即使當具體形式或者位置關系用于標識元件時，其應當解釋為包括與具體形式或者位置關系實質上等價或者相同的形式或者位置關系，除非給出相反規(guī)定或者理論上限定于具體形式或者位置關系。上述規(guī)則對上述數(shù)值數(shù)據(jù)(元件的數(shù)目、數(shù)值、數(shù)量、范圍等)也適用。

接著，將參照附圖詳細描述優(yōu)選實施例。在示出了優(yōu)選實施例的所有附圖中，具有相同功能的元件標記為相同的附圖標記，并且省略了重復描述。當提供了多個相同構件或者部分時，可以添加具體附圖標記至類屬附圖標記以便表達具體部件或者部分。對于以下優(yōu)選實施例，除非必要否則不再重復相同或者相似元件的基本描述。

對于示出了優(yōu)選實施例的附圖，甚至在剖視圖中也可以省略剖面線以便于理解，并且甚至在平面圖中可以使用剖面線以便于理解。

第一實施例

[電路結構]

根據(jù)第一實施例的半導體器件(半導體存儲器件、半導體集成電路器件)具有sram存儲器單元。圖1是示出了根據(jù)第一實施例的sram存儲器單元的等效電路圖。如圖所示，存儲器單元位于位線配對(位線bl與位線/bl)和字線wl的交叉點處。存儲器單元包括負載晶體管(負載mos、負載晶體管或者負載misfet)配對tp1和tp2、存取晶體管(存取mos、存取晶體管、存取misfet或者傳輸晶體管)配對tna1和tna2、以及驅動晶體管(驅動mos、驅動晶體管、或驅動misfet)配對tnd2和tnd4。

該實施例具有與驅動晶體管tnd2并聯(lián)地耦合的驅動晶體管tnd1。其也具有與驅動晶體管tnd4并聯(lián)地耦合的驅動晶體管tnd3。在存儲器單元的八個晶體管之中，負載晶體管(tp1和tp2)是第一導電類型的p-型(p-溝道)晶體管，而驅動晶體管(tnd1、tnd2、tnd3和tnd4)是第二導電類型的n-型(n-溝道)晶體管。

mos是金屬氧化物半導體的縮寫，而misfet是金屬絕緣體半導體場效應晶體管的縮寫。下文中，負載晶體管、存取晶體管以及驅動晶體管有時簡稱為“晶體管”。此外，下文中晶體管可以僅由用于該晶體管的附圖標記標識。

在存儲器單元的八個晶體管之中，tnd2和tp1構成cmos(互補型mos)反相器(或者cmis反相器)，而tnd4和tp2構成另一cmos反相器。該cmos反相器配對的輸入/輸出端子(存儲節(jié)點a和b)交叉耦合，從而構成作為存儲一位數(shù)據(jù)的數(shù)據(jù)存儲器的觸發(fā)器電路。

在根據(jù)該實施例的sram存儲器單元中，因為tnd1和tnd3分別與tnd2和tnd4并聯(lián)地定位，因此可以視為tnd1、tnd2和tp1構成cmos反相器，而tnd3、tnd4和tp2構成另一cmos反相器。

以下將詳細說明根據(jù)該實施例的sram存儲器單元的八個晶體管的互連設置。

tp1耦合在電源電壓(vdd，主電源電壓)和存儲節(jié)點a之間，并且tnd1和tnd2相互并聯(lián)地耦合在存儲節(jié)點a和接地電壓(vss、gnd，參考電壓，低于主電源電壓的副電源電壓，或者不同于主電源電壓的副電源電壓)之間，以及tp1、tnd1和tnd2的柵極電極耦合至存儲節(jié)點b。

tp2耦合在電源電壓和存儲節(jié)點b之間，而tnd3和tnd4相互并聯(lián)地耦合在存儲節(jié)點b與接地電壓之間，以及tp2、tnd3和tnd4的柵極電極耦合至存儲節(jié)點a。

tna1耦合在位線bl和存儲節(jié)點a之間，而tna2耦合在位線/bl和存儲節(jié)點b之間，以及tna1和tna2的柵極電極耦合至字線wl。

如由以上說明可以理解的是，在根據(jù)該實施例的sram存儲器單元中，每個驅動晶體管視作被劃分為兩個晶體管(tnd1和tnd2，以及tnd3和tnd4)。

因為tnd1和tnd2共用柵極電極，它們可以視作構成單個晶體管，但是在以下說明中，它們作為兩個不同晶體管來對待。對于tnd3和tnd4也是同樣。

[電路操作]

接著，將說明sram存儲器單元電路是如何操作的。當cmos反相器存儲節(jié)點a的電壓為高(h)時，tnd3和tnd4導通，因此另一cmos反相器的存儲節(jié)點b的電壓為低(l)。因此，tnd1和tnd2截止，并且存儲節(jié)點a的電壓保持為高(h)。換言之，其中cmos反相器配對交叉耦合的鎖存電路保持每個存儲節(jié)點a和b的狀態(tài)，因此當施加電源電壓時，保存數(shù)據(jù)。

另一方面，tna1和tna2的每個的柵極電極耦合至字線wl。當字線wl的電壓為高(h)時，tna1和tna2導通，并且觸發(fā)器電路和位線(bl和/bl)電耦合，因此存儲節(jié)點a和b的電壓狀態(tài)(h或l)出現(xiàn)在位線bl和/bl上，并且作為存儲器單元數(shù)據(jù)而讀取。

為了在存儲器單元中寫入數(shù)據(jù)，字線wl的電壓應當為高(h)并且使tna1和tna2導通以使得觸發(fā)器電路和位線(bl和/bl)電耦合以將位線(bl和/bl)的數(shù)據(jù)(h和l的組合或者l和h的組合)傳輸至存儲節(jié)點a和b，以如上所述存儲數(shù)據(jù)。

[sram的結構]

[存儲器單元結構]

圖2至圖4是示出了根據(jù)第一實施例的sram存儲器單元結構的平面圖。圖2示出了有源區(qū)域ac、柵極電極g和第一插塞p1的設置。圖3示出了第一插塞p1、第一層布線m1和第二插塞p2的設置。圖4示出了第二插塞p2、第二層布線m2、第三插塞p3和第三層布線m3的設置。當圖2和圖3的平面圖參考第一插塞p1相互疊置時，圖2和圖3中所示圖案之間的位置關系變得明確。當圖3和圖4的平面圖參考第二插塞p2相互疊置時，圖3和圖4中所示圖案的位置關系變得明確。圖中由鏈條線圍繞的矩形區(qū)域表示一個存儲器單元區(qū)域(對于1位)。

圖6至圖11是示出了根據(jù)第一實施例的sram存儲器單元結構的剖視圖。圖6是沿著圖2的線a-a’得到的剖視圖，圖7是沿著圖2的線b-b’得到的剖視圖，以及圖8是沿著圖2的線c-c’得到的剖視圖。圖9是沿著圖2的線a-a’得到的剖視圖，圖10是沿著圖2的線b-b’得到的剖視圖，以及圖11是沿著圖2的線c-c’得到的剖視圖。圖9至圖11也示出了圖2中所示的第一插塞p1之上的層，并且分別是沿著線a-a’、線b-b’和線c-c’得到的剖視圖，其中圖2至圖4的平面圖中所示的圖案相互疊置。

[存儲器單元圖案布局]

[ac、g、p1]

如圖2所示，p-型阱(p-阱，第一區(qū)域，第一導電類型的第一阱)、n-型阱(n-阱，第二區(qū)域，或者第二導電類型的第二阱)以及p-型阱(p-阱，第三區(qū)域，或者第一導電類型的第三阱)沿x方向(第一方向)并排設置在半導體襯底之上。盡管圖2中僅示出了一個存儲器單元區(qū)域(1位)，沿x方向(第一方向)和y方向(與第一方向相交的第二方向)(參見圖12)重復布置存儲器單元，因此這些阱(p-阱、n-阱和p-阱)視作沿y方向連續(xù)地延伸。這些阱的暴露區(qū)域為有源區(qū)域(晶體管形成區(qū)域ac)。

在半導體襯底之上，六個有源區(qū)域(acp2、acp1、acn1、acn2、acp3和acp4)沿x方向并排設置。元件隔離區(qū)域(sti)位于有源區(qū)域(ac)之間。換言之，有源區(qū)域(ac)由元件隔離區(qū)域(sti)劃定或者分離。如圖6中所示，阱(p-阱、n-阱、p-阱)在元件隔離區(qū)域sti之下相互相連。

換言之，acp2和acp1沿x方向(第一方向)并排設置并且相互間隔。

類似地，acn1和acn2、以及acp3和acp4沿x方向(第一方向)并排設置并且相互間隔。

進一步換言之，acp2被定位成使得與acp1沿x方向(第一方向)夾設有元件隔離區(qū)域。

類似地，acn2被定位成使得與acn1沿x方向(第一方向)夾設有元件隔離區(qū)域。

類似地，acp4被定位成使得與acp3沿x方向(第一方向)夾設有元件隔離區(qū)域。

以下給出每個有源區(qū)域的進一步說明。有源區(qū)域acp2是其長邊沿y方向的實質上矩形的、p-型阱(p-阱)的暴露區(qū)域。有源區(qū)域acp1與acp2相鄰，并且是其長邊沿y方向的實質上矩形的、p-型阱(p-阱)的暴露區(qū)域。盡管圖2中為了便于說明僅示出了一個存儲器單元區(qū)域(1位)，存儲器單元沿x方向和y方向重復布置(圖12和圖13)，因此有源區(qū)域acp1視作在存儲器單元陣列中沿y方向線性地延伸(圖13)，如稍后所述。表達“線性地”在此可以解釋為等價于表達“其長邊沿y方向的實質上矩形”。

有源區(qū)域acn1是其長邊沿y方向的實質上矩形的、n-型阱(n-阱)的暴露區(qū)域。有源區(qū)域acn2是其長邊沿y方向的實質上矩形的、n-型阱(n-阱)的暴露區(qū)域。

有源區(qū)域acp3是如圖所示位于n-型阱右側并且其長邊沿y方向的實質上矩形的p-型阱(p-阱)的暴露區(qū)域。有源區(qū)域acp4是與有源區(qū)域acp3相鄰并且其長邊沿y方向的實質上矩形的、p-型阱(p-阱)的暴露區(qū)域。在存儲器單元陣列中，有源區(qū)域acp3與acp1類似地沿y方向線性地延伸(圖13)。

柵極電極(柵極布線，線性柵極)g以沿x方向跨過有源區(qū)域的方式通過柵極絕緣膜(圖7中的go等)在六個有源區(qū)域(acp2、acp1、acn1、acn2、acp3和acp4)之上延伸，作為“電路結構”部分中如上所述的八個晶體管的部件。每個柵極電極g兩側上的有源區(qū)域(ac)用作晶體管源極/漏極區(qū)域(圖7等等)。

接著，將詳細說明柵極電極g。下文中，類屬標記“g”用于統(tǒng)一地指代柵極電極，但是具體參考數(shù)字(1至4)添加至標記“g”以標識具體的柵極電極。在相關附圖中，有時使用類屬標記“g”而有時類屬標記“g”跟隨有具體參考數(shù)字(1至4)。在該說明書中，不僅類屬標記g(用于柵極電極)，而且p1(用于第一插塞)、m1(用于第一層布線)以及m2(用于第二層布線)有時也跟隨有具體參考標記(數(shù)字和字母)。

具體地，共用柵極電極g1以跨越有源區(qū)域acp2、acp1和acn1的方式布置在它們之上。因此tnd2布置在有源區(qū)域acp2之上，tnd1位于有源區(qū)域acp1之上，而tp1位于有源區(qū)域acn1之上，并且它們的柵極電極(g)相互耦合。tp1布置在有源區(qū)域acn1之上，并且p-型源極/漏極區(qū)域均提供在柵極電極g的兩側上。

另一共用柵極電極g2與共用柵極電極g1平行地布置在有源區(qū)域acp1之上。因此，tna1布置在有源區(qū)域acp1之上，并且tna1的n-型源極/漏極區(qū)域與tnd1的n-型源極/漏極區(qū)域相連(成為共用源極/漏極區(qū)域)。

此外，共用柵極電極g3以跨越有源區(qū)域acp4、acp3和acn2的方式布置在它們之上。因此tnd4、tnd3和tp2分別布置在有源區(qū)域acp4、acp3和acn2之上，并且它們的柵極電極(g)相互耦合。tp2布置在有源區(qū)域acn2之上，并且p-型源極/漏極區(qū)域提供在柵極電極g的兩側上。

另一共用柵極電極g4與共用柵極電極g3平行地布置在有源區(qū)域acp3之上。因此，tna2布置在有源區(qū)域acp3之上，并且tna2的n-型源極/漏極區(qū)域與tnd3的n-型源極/漏極區(qū)域相連(成為共用源極/漏極區(qū)域)。

以上四個柵極電極g(g1至g4)以每條線兩個電極為基礎而沿直線(線性形式)設置。具體地，重疊并且跨越有源區(qū)域acp2、acp1、acn1的共用柵極電極g1與重疊有源區(qū)域acn3的柵極電極g4設置在沿x方向延伸的直線中。重疊并且跨越了有源區(qū)域acp4、acp3、acn2的共用柵極電極g3以及重疊有源區(qū)域acp1的柵極電極g2設置在沿x方向延伸的直線中。

如上所述，在該實施例中，每個驅動晶體管被劃分為位于不同有源區(qū)域(acp2和acp1，或者acp4和acp3)之上的兩個晶體管(tnd1和tnd2，或者tnd3和tnd4)。此外，因為這些有源區(qū)域(acp2和acp1，或者acp4和acp3)沿y方向延伸，可以簡化布局并且可以獲得更高的圖案精確度。

圖64是示出了作為第一實施例的比較示例的sram存儲器單元的平面圖。對于該存儲器單元的等效電路圖與圖1中所示的電路圖是相同的，除了tnd2和tnd4未包括之外。在此情形下，為了增強驅動晶體管tnd1和tnd3的驅動性能，必須增大有源區(qū)域的寬度(柵極寬度或者溝道寬度)或者柵極長度或者采取其他措施。

優(yōu)選地，驅動晶體管(tnd1和tnd3)的驅動性能應當大于存取晶體管(tna1和tna2)的驅動性能。例如，優(yōu)選的是，存取晶體管與驅動晶體管之間的柵極寬度比例是1:2。由柵極寬度比例表達的驅動性能比例稱作“β比例”。稍后將詳細說明β比例。

在此情形下，每個有源區(qū)域(ac)應當具有如圖64中所示的彎曲部分(彎曲或者階梯部分)。然而，實際上，難以根據(jù)期望的刻線圖案來圖案化并且作為無法精確制造彎曲部分的結果，可能發(fā)生的是如圖65中所示，有源區(qū)域的寬度逐漸增大。圖65是示出了作為第一實施例的比較示例的sram存儲器單元的一部分的平面圖。在此情形下，tna1的柵極寬度并不恒定，從而導致tna1的晶體管特性退化。此外，至于存儲器單元陣列，可能經常發(fā)生的是，圖案化精確度在一個存儲器單元至另一個之間變化，這導致產品質量不穩(wěn)定。在此情形下，存儲器單元之間的特性改變可以明顯，并且導致產品缺陷。隨著存儲器單元進一步小型化，這種趨勢將增長。

另一方面，在該實施例中，如上所述每個驅動晶體管劃分為位于不同有源區(qū)域(acp2和acp1，或者acp4和acp3)之上的兩個晶體管(tnd1和tnd2，或者tnd3和tnd4)。因此，可以使得驅動晶體管(tnd1、tnd3)的驅動性能大于存取晶體管(tna1、tna2)的驅動性能。例如，可以通過使得有源區(qū)域(acp2和acp1，或者acp4和acp3)之間的寬度(沿x方向的長度)比為1:1而使得存取晶體管與驅動晶體管之間的柵極寬度比例容易達到1:2。

因為有源區(qū)域(tnd1和tnd2，或者tnd3和tnd4)相互分離，每個有源區(qū)域可以為實質上矩形，意味著其不應當具有上述的彎曲部分。因此，改善了圖案化精確度并且改善了形成在有源區(qū)域(ac)之上的晶體管的特性。此外，減小了產品質量不穩(wěn)定性，并且改善了sram存儲器單元陣列的性能特性。此外，改善了產率。

此外，因為不僅驅動晶體管(tnd1或者tnd3)而且存取晶體管(tna1或者tna2)也位于(對于tnd1和tnd2，或者對于tnd3和tnd4)有源區(qū)域的一個(圖2中acp1或者acp3)之上，減小了有源區(qū)域的數(shù)目。這允許更簡易的布局并且有助于減小存儲器單元區(qū)域尺寸。

此外，因為有源區(qū)域(ac)沿y方向延伸，柵極電極(g)可以沿x方向延伸，因此不僅可以改善有源區(qū)域(ac)的圖案化精確度還可以改善柵極電極(g)的圖案化精確度。特別地，多次曝光技術可以用于精細圖案的微制造。例如，在沿x方向以線性形式曝光之后，進行沿y方向的曝光(即對將要分離的區(qū)域的曝光)。通過使用這種雙重曝光技術，可以改善圖案化光刻膠膜的精確度，并且可以改善圖案化將要被刻蝕的下層膜的精確度。當采用了該多次曝光技術時，優(yōu)選地圖案應當是線性的。因此，因為有源區(qū)域(ac)和柵極電極(g)將要如上所述以線性形式設置，容易采用多次曝光技術并且可以改善圖案化精確度。此外，容易創(chuàng)建仿真模型，因此有助于改善檢驗精確度。

[p1，m1，m2]

如圖3所示，第一插塞p1布置以上參照圖2所述的八個晶體管(tnd2、tna1、tnd1、tp1、tp2、tnd3、tna2、tnd4)的源極/漏極區(qū)域之上。此外，第一插塞p1布置以上參照圖2所述的四個柵極電極之上。

第一層布線m1布置在第一插塞p1之上，以用于在第一插塞p1之間的電耦合。

具體地，通過第一層布線(第一節(jié)點布線)m1a來耦合tnd2的一個源極/漏極區(qū)域之上的第一插塞p1a、tnd1和tna1的共用源極/漏極區(qū)域之上的第一插塞p1b、tp1的一個源極/漏極區(qū)域之上的第一插塞p1c、以及tp2、tnd3和tnd4的共用柵極電極g3之上的第一插塞p1d。該第一層布線m1a(第一節(jié)點布線)對應于圖1中所示的存儲節(jié)點a。在以上說明中，“一個”意味著如圖2中所示每個相關晶體管(tnd2、tp1)的上部源極/漏極區(qū)域。

通過第一層布線(第二節(jié)點布線)m1b來耦合tnd4的一個源極/漏極區(qū)域之上的第一插塞p1e、tnd3和tna2的共用源極/漏極區(qū)域之上的第一插塞p1f、tp2的一個源極/漏極區(qū)域之上的第一插塞p1g、以及tp1、tnd1和tnd2的共用柵極電極g1之上的第一插塞p1h。該第一層布線(第二節(jié)點布線)m1b對應于圖1中所示的存儲節(jié)點b。對應于存儲節(jié)點(a或者b)的第一布線m1(m1a或者m1b)通常沿x方向延伸。在以上說明中，“一個”意味著如圖2所示每個相關晶體管(tnd4、tp2)的下部源極/漏極區(qū)域。

此外，通過第一層布線m1s來耦合tnd1的另一源極/漏極區(qū)域之上的第一插塞p1i和tnd2的另一源極/漏極區(qū)域之上的第一插塞p1j。該第一層布線m1s對應于圖1中的接地電壓(vss)并且如稍后所述耦合至接地電壓線(lvss)。

通過第一層布線m1s來耦合tnd4的另一源極/漏極區(qū)域之上的第一插塞p1k和tnd3的另一源極/漏極區(qū)域之上的第一插塞p1m。該第一層布線m1s對應于圖1中的接地電壓(vss)并且耦合至稍后所述的接地電壓線(lvss)。

此外，第一層布線m1(m1bl和m1d)分別布置在tna1的另一源極/漏極區(qū)域之上的第一插塞p1n之上，以及布置在tp1的另一源極/漏極區(qū)域之上的第一插塞p1o之上。此外，第一層布線m1(m1bl和m1d)分別布置在tna2的另一源極/漏極區(qū)域之上的第一插塞p1p之上，以及布置在tp2的另一源極/漏極區(qū)域之上的第一插塞p1q之上。

此外，第一層布線m1w布置在tna1的柵極電極g2之上的第一插塞p1r之上，并且第一層布線m1w布置在tna2的柵極電極g4之上的第一插塞p1s之上。盡管耦合至這些柵極電極g(g2和g4)的第一層布線m1w在沿x方向的存儲器單元區(qū)域的端部處沿y方向延伸，其他第一層布線m1(m1s、m1d和m1bl)通常與對應于存儲節(jié)點(a和b)的第一層布線m1(m1a和m1b)相似地沿x方向延伸。

可以以各種方式修改通過第一層布線m1在第一插塞p1之間的耦合，只要滿足圖1的電路圖中所示的互連結構。然而，應該注意的是，如上所述，當存儲器單元區(qū)域的端部處的第一層布線m1沿y方向延伸并且存儲器單元區(qū)域內部的第一層布線m1沿x方向延伸時，可以簡化布局。

[p2，m2，p3，m3]

如圖4所示，第二插塞p2布置在在參照圖3所述的第一層布線m1之中的第一層布線m1(m1s，m1d，m1bl，m1w)之上，而不是布置在對應于存儲節(jié)點(a和b)的第一層布線m1(m1a和m1b)之上，并且第二層布線m2布置在這些第一層布線m1(m1s，m1d，m1bl，m1w)之上。

具體地，耦合至tna1的柵極電極g(g2)的第一層布線m1w通過第二插塞p2耦合至第二層布線m2w。耦合至tna2的柵極電極g(g4)的第一層布線m1w通過第二插塞p2耦合至第二層布線m2w。這兩個第二層布線m2w在沿x方向的存儲器單元區(qū)域的端部處沿y方向延伸。此外，第三插塞p3布置在兩個第二層布線m2w之上，并且第三層布線m3(wl)沿x方向延伸以便耦合兩個第三插塞p3。該第三層布線m3(wl)是字線。為此原因，以上第二層布線m2w可以稱作“耦合至字線的第二層布線”。

耦合至tnd2的另一源極/漏極區(qū)域以及tnd1的另一源極/漏極區(qū)域的第一層布線m1s通過第二插塞p2耦合至第二層布線m2(lvss)。該第二層布線m2(lvss)是接地電壓線(供應有副電源電壓的副電源電壓線)。耦合至tnd4的另一源極/漏極區(qū)域和tnd3的另一源極/漏極區(qū)域的第一層布線m1s通過第二插塞p2耦合至第二層布線m2(lvss)。該第二層布線m2(lvss)是接地電壓線。這兩個接地電壓線在以上位于存儲器單元區(qū)域的端部處的兩個第二層布線m2(m2w)之間沿y方向延伸。

耦合至tna1的另一源極/漏極區(qū)域的第一層布線m1bl通過第二插塞p2耦合至第二層布線m2(bl，第一位線)。該第二層布線m2(bl)是位線配對的一個位線。耦合至tna2的另一源極/漏極區(qū)域的第一層布線m1bl通過第二插塞p2耦合至第二層布線m2(/bl，第二位線)。該第二層布線m2(/bl)是位線配對的另一位線。這兩個位線(bl和/bl，或者位線配對)在兩個接地電壓線(lvss)之間沿y方向延伸。

第二層布線m2(lvdd)被布置成以便耦合在耦合至tp1的另一源極/漏極區(qū)域的第一層布線m1d之上的第二插塞p2以及耦合至tp2的另一源極/漏極區(qū)域的第一層布線m1d之上的第二插塞p2。該第二層布線m2(lvdd)是電源電壓線(供應有主電源電壓的主電源電壓線)。該電源電壓線通常在兩個位線(bl，/bl)之間沿y方向延伸，并且包括沿y方向延伸的線性部分以及從該線性部分突出并且覆蓋第二插塞p2的部分。

可以以各種方式修改第二插塞p2、第二層布線m2、第三插塞p3以及第三層布線m3的耦合，只要滿足圖1的電路圖中所示的互連結構。然而，應該注意的是，如上所述，當?shù)诙硬季€m2通常沿y方向延伸并且第三層布線m3通常沿x方向延伸時，可以簡化布局。盡管圖2至圖4中為了說明方便僅示出了一個存儲器單元區(qū)域(1位)，但是存儲器單元如稍后所述沿x方向和y方向重復布置，因此在存儲器單元陣列中，接地電壓線(lvss)、位線(bl，/bl)以及電源電壓線(lvdd)沿y方向連續(xù)地延伸，而字線(wl)沿x方向連續(xù)地延伸(圖14)。

在該實施例中，有源區(qū)域相互分離(acp2和acp1，或者acp4和acp3)，因此由于有源區(qū)域之間存在元件隔離區(qū)域(sti)，用于形成驅動晶體管(tnd1和tnd2，或者tnd3和tnd4)的面積增大了。通過使用該面積，可以如上所述在第二層布線m2w(耦合至字線的第二層布線)與位線(bl，/bl)之間布置接地電壓線(lvss)。因此，由于接地電壓線(lvss)的屏蔽效應，減小了第二層布線m2w(耦合至字線的第二層布線)與位線(bl，/bl)之間的交互作用(串擾噪聲)。

此外，可以增大接地電壓線(lvss)與位線(bl，/bl)之間的距離(d1)以減小這些線之間的布線電容。此外，可以增大電源電壓線(lvdd)與位線(bl，/bl)之間的距離(d2)以減小這些線之間的布線電容。特別地，因為位線(bl，/bl)在讀取或者寫入數(shù)據(jù)中起到重要作用，所以由于噪聲導致的電壓改變可以嚴重影響存儲器性能。通過增大接地電壓線(lvss)和位線(bl，/bl)之間的距離(d1)或者電源電壓線(lvdd)和位線(bl，/bl)之間的距離(d2)，可以改進存儲器性能特性。例如，可以通過滿足d3<d1和d3<d2的關系來改進存儲器性能特性，其中d3表示第二層布線m2w(耦合至字線的第二層布線)和位線(bl，/bl)之間的距離。

參照圖2至圖4的上述圖案關于存儲器單元區(qū)域的中心點是對稱的。

為了參考，圖5是示出了如何根據(jù)上述“存儲器單元圖案布局”來設置和互連八個晶體管(tnd2，tna1，tnd1，tp1，tp2，tnd3，tna2，以及tnd4)的電路圖。

[存儲器單元剖面結構]

接著，將參照圖6至圖11的剖視圖來描述上述布局的剖面結構，以便更加明晰根據(jù)該實施例的sram存儲器單元結構。

如圖6至圖8所示，元件隔離區(qū)域sti形成在半導體襯底1中。有源區(qū)域(ac)通過元件隔離區(qū)域sti來劃定。換言之，由元件隔離區(qū)域sti所圍繞的區(qū)域是有源區(qū)域(ac)。如先前所述，六個有源區(qū)域(acp2，acp1，acn1，acn2，acp3，和acp4)沿x方向并排設置，這可以從圖6等的剖視圖中得知。

可以通過sti(淺溝槽隔離)技術來形成元件隔離區(qū)域sti。具體地，通過光刻或者刻蝕在半導體襯底1中制造元件隔離溝槽。氧化硅膜以填充元件隔離溝槽的方式形成在半導體襯底之上，并且隨后通過cmp(化學機械拋光)來移除氧化硅膜部分的不需要的部分。結果，元件隔離區(qū)域sti形成為填充有氧化硅膜的元件隔離溝槽。備選地，可以通過locos(硅的局部氧化)來形成元件隔離區(qū)域sti。

摻雜有p-型雜質(例如硼)的p-型阱(p-阱)和摻雜有n-型雜質(例如磷或砷)的n-型阱(n-阱)形成在半導體襯底1中。例如可以通過使用離子注入技術將p-型雜質注入到有源區(qū)域(ac)中來形成p-型阱(p-阱)，以及例如可以通過使用離子注入技術將n-型雜質注入到有源區(qū)域(ac)中來形成n-型阱(n-阱)。如上所述，這些阱在元件隔離區(qū)域sti之下相互連續(xù)，以給定寬度沿y方向延伸(圖6，圖12等等)。三個阱(p-阱，n-阱，p-阱)沿x方向并排設置。具體地，p-型阱(p-阱)位于n-型阱(n-阱)的兩側上。用于形成溝道的半導體區(qū)域(未示出)可以形成在每個阱的表面之上。該用于形成溝道的半導體區(qū)域意圖在于在溝道形成中調整閾值電壓。

柵極絕緣膜go形成在每個有源區(qū)域(ac)的主表面之上。例如，氧化硅膜可以用于柵極絕緣膜go。柵極絕緣膜go可以例如通過熱氧化或者cvd(化學氣相沉積)來形成。

柵極電極g形成在柵極絕緣膜go之上(圖7和圖8)。例如，多晶硅膜可以用于柵極電極g。可以例如通過使用cvd或者類似技術在包括柵極絕緣膜go的半導體襯底1之上沉積并且圖案化多晶硅膜來形成柵極電極g。備選地，柵極電極g可以形成為多晶硅膜和金屬膜的層疊膜。

備選地，高k膜可以用作柵極絕緣膜，并且柵極電極可以具有金屬柵極結構。

“圖案化”在此意味著如下工藝，在該工藝中，通過曝光和顯影將在將要處理膜之上的光刻膠膜制作為預期圖案，并且隨后使用光刻膠膜作為掩模而刻蝕將要處理的膜。通過在圖案化柵極電極g中使用上述的雙重曝光技術，柵極電極(g)可以精確地形成為具有微細的線條寬度和間距。雙重曝光技術可以容易地應用于根據(jù)該實施例的上述布局(參見圖2等等)。

在p-型阱(p-阱)中，n-型低摻雜區(qū)域ex1形成在每個柵極電極g的兩側上(圖7和圖8)。可以通過使用柵極電極g作為掩模在有源區(qū)域(acp)中注入n-型雜質離子來形成n-型低摻雜區(qū)域ex1。在n-型阱(n-阱)中，p-型低摻雜區(qū)域ex1形成在每個柵極電極g的兩側上(圖7和圖8)。可以通過使用柵極電極g作為掩模在有源區(qū)域(acn)中注入p-型雜質離子來形成p-型低摻雜區(qū)域ex1。

側墻sw形成在每個柵極電極g的兩側上(圖7和圖8)。側墻sw例如是氮化硅膜。例如，通過cvd在包括柵極電極g的半導體襯底1之上沉積諸如氮化硅膜之類的絕緣膜，并且隨后執(zhí)行各向異性刻蝕以在柵極電極g的兩側上留下部分絕緣膜作為側墻sw。

在p-型阱(p-阱)中，p-型高摻雜區(qū)域ex2形成在與側墻sw組合的每個柵極電極g的兩側上(圖7和圖8)?？梢酝ㄟ^使用柵極電極-側墻組合作為掩模來注入n-型雜質離子而形成n-型高摻雜區(qū)域ex2。在n-型阱(n-阱)中，p-型高摻雜區(qū)域ex2形成在電極-側墻組合的兩側上(圖7和圖8)。可以通過使用柵極電極-側墻組合作為掩模來注入p-型雜質離子而形成p-型高摻雜區(qū)域ex2。高摻雜區(qū)域ex2的雜質濃度高于低摻雜區(qū)域ex1，并且深度也大于低摻雜區(qū)域ex1。低摻雜區(qū)域ex1和高摻雜區(qū)域ex2構成了ldd(輕摻雜漏極)型的源極/漏極區(qū)域。源極/漏極區(qū)域指代成為源極或者漏極的區(qū)域。這種源極/漏極區(qū)域可以稱作晶體管區(qū)域的“一端”或者“另一端”。

如上所述，在該實施例中，驅動晶體管被劃分為布置在不同有源區(qū)域(acp2和acp1，或者acp4和acp3)之上的兩個晶體管(tnd1和tnd2，或者tnd3和tnd4)，如從圖7等的剖視圖可以得知。此外，在該實施例中，存取晶體管tna1(tna2)位于用于tnd1和tnd2(tnd3和tnd4)的有源區(qū)域中，如從圖7等的剖視圖可以得知。

備選地，可以通過所謂的后柵工藝來形成晶體管，在該工藝中在使用虛設柵極形成柵極圖案溝槽之后形成金屬柵極。

如圖9至圖11所示，插塞p1布置在每個晶體管(tna1，tnd1，tnd2，tp1等等)的高摻雜區(qū)域ex2(源極/漏極區(qū)域)之上。盡管圖9至圖11的剖視圖中未示出，插塞p1形成在柵極電極g之上(圖2)。插塞p1可以通過以下工藝來形成。作為層間絕緣膜il1，氮化硅膜和氧化硅膜的層疊膜形成在包括晶體管(tna1，tnd1，tnd2，tp1等等)的半導體襯底1之上。隨后，在層間絕緣膜il1中形成接觸通孔，并且在包括接觸通孔的內部表面的層間絕緣膜il1之上沉積導電膜。阻擋層膜和金屬膜的層疊膜可以用于導電膜。例如，ti(鈦)膜或者tin(氮化鈦)膜或者這些膜的層疊膜可以用于阻擋層膜。例如，w(鎢)膜可以用于金屬膜。通過采用cmp或者類似技術移除除了接觸通孔部分之外的導電膜，接觸通孔保留填充有導電膜。

第一層布線m1布置在插塞p1之上。第一層布線m1可以通過圖案化導電膜來形成。備選地，第一層布線m1可以是埋層布線(大馬士革布線)。

第二層布線m2(lvss，bl，/bl，lvdd等等)通過第二插塞p2布置在第一層布線m1之上。換言之，這些布線位于相同的層中。第二插塞p2可以以與第一插塞p1相同的方式形成在層間絕緣膜il2中。第二層布線m2可以以與第一層布線m1相同的方式形成。第二層布線m2可以是埋層布線。如果是這種情形，可以使用所謂的雙大馬士革工藝，在該工藝中，導電膜同時填充在接觸通孔和布線溝槽中以同時形成第二插塞p2和第二層布線m2。

第三層布線m3(wl)通過第三插塞p3布置在第二層布線m2之上。第三插塞p3可以以與第一插塞p1相同的方式形成在層間絕緣膜il3中。第三層布線m3可以以與第一層布線m1相同的方式形成。第三層布線m3可以是埋層布線。如果是該情形，可以使用所謂的雙大馬士革工藝，在該工藝中導電膜同時填充在接觸通孔和布線溝槽中以同時形成第三插塞p3和第三層布線m3。

盡管并未限定用于制造上述剖面結構的圖案的工藝，可以以以下順序來形成圖案。首先，在形成阱(p-阱，n-阱，p-阱)之前在半導體襯底1中形成元件隔離區(qū)域sti。隨后，形成柵極絕緣膜go和柵極電極g，在形成側墻sw之前形成低摻雜區(qū)域ex1，并且形成高摻雜區(qū)域ex2，以制造各種晶體管(tna1，tnd1，tnd2，tp1等等)(圖7等等)。此后，重復形成層間絕緣膜、插塞和布線的步驟以形成第一層布線至第三層布線(m1至m3)等等。之后，可以形成進一步的多層布線。此外，可以同時形成用于將稍后描述的分接頭單元的圖案。此外，可以同時形成用于驅動sram的諸如譯碼器之類的外圍電路。

在以下給定的其他實施例的說明中，省略了各種制造步驟和相應剖視圖的描述，但是它們的晶體管的剖面結構類似于該實施例的那些并且可以通過如上所述的相同工藝來形成。

[存儲器單元陣列]

圖12是示意性示出了根據(jù)該實施例的sram存儲器單元陣列的平面圖。圖13和圖14是示出了根據(jù)該實施例的sram存儲器單元陣列的結構的平面圖。圖13示出了對于下部層直至第二插塞p2的圖案的布局，而圖14示出了在第二插塞p2之上的圖案的布局。圖13和圖14中所示出的對應于從圖12中左側看去的最低行和次低行以及第一列和第二列中的四個單元(2乘2)。

在圖12所示的存儲器單元陣列中，其中“f”表示以上參照圖2至圖4描述的存儲器單元區(qū)域，其中在垂直方向(y方向)上，存儲器單元區(qū)域相對于沿x方向延伸的每條線(x軸)重復地軸向對稱分布(相對于x軸鏡像)，并且在水平方向(x方向)上，存儲器單元區(qū)域相對于沿y方向延伸的每條線(y軸)重復地軸向對稱分布(相對于y軸鏡像)。

在圖12中由“f”表示的存儲器單元區(qū)域的設置和剖面結構(由圖13和圖14中鏈條線圍繞的矩形區(qū)域)已參照圖2至圖4的平面圖和圖6至圖11的剖視圖詳述。其他存儲器單元區(qū)域以及那些表示為“f”的圖案相對于沿x或者y方向延伸的每條線軸向對稱(圖13和圖14)。

如上所述，每個存儲器單元區(qū)域的阱(p-阱，n-阱，p-阱)沿y方向延伸(圖13)。存儲器單元區(qū)域的一個p-型阱與相鄰存儲器單元的p-型阱相鄰，因此當存儲器單元陣列視作整體時，p-型阱(p-阱)和n-型阱(n-阱)沿x方向交替設置。

[分接頭單元區(qū)域]

盡管在以上參照圖12描述的儲器單元陣列中布置了多個單元區(qū)域(m×n單元區(qū)域)，但是存儲器單元陣列也包括分接頭單元區(qū)域(電源區(qū)域)。指定的電壓(例如接地電壓vss和電源電壓vdd)通過分接頭單元區(qū)域供應至阱。

圖15示意性示出了根據(jù)該實施例的sram存儲器單元陣列中的分接頭單元區(qū)域的位置。如所示，分接頭單元(電源單元)以沿y方向設置的每n個存儲器單元區(qū)域一個分接頭單元為基礎而提供，并且相對于沿y方向延伸的每條線而在x方向軸向對稱分布。換言之，分接頭單元區(qū)域對于每個m×n存儲器單元區(qū)域的陣列提供在y方向上，并且多個分接頭單元沿x方向設置。沿x方向設置的分接頭單元每個表示為“f’”。

圖16和圖17是示出了根據(jù)該實施例的sram分接頭單元(f’)的結構的平面圖。圖16示出了有源區(qū)域(電源或者電壓電源區(qū)域)acs、虛設柵極電極dg、第一插塞p1、第一層布線m1和第二插塞p2的設置。圖17示出了第二插塞p2、第二層布線m2、第三插塞p3和第三層布線m3的設置。當圖16和圖17的平面圖參照第二插塞p2相互疊置時，圖16和圖17中所示圖案之間的位置關系變得明晰。圖中鏈條線所圍繞的矩形區(qū)域表示一個分接頭單元區(qū)域，其尺寸可以等于存儲器單元區(qū)域。

因為在存儲器單元區(qū)域中阱(p-阱，n-阱，p-阱)沿y方向延伸，所以在圖16中所示的分接頭單元中，阱也沿y方向延伸，其中p-型阱(p-阱)、n-型阱(n-阱)和p-型阱(p-阱)沿x方向并排設置。

在分接頭單元區(qū)域中，用于電源的三個有源區(qū)域acs沿x方向并排設置。有源區(qū)域acs之間的區(qū)域是元件隔離區(qū)域(sti)。

具體地，每個有源區(qū)域acs是阱(p-阱，n-阱，p-阱)的暴露區(qū)域，并且在此情形中，其是具有沿x方向的長邊的實質上矩形。三個有源區(qū)域acs設置在沿x方向延伸的直線中。

在圖16中在左側p-型阱(p-阱)之上，第一插塞p1布置在有源區(qū)域acs之上，而第一層布線m1布置在第一插塞p1之上。第二插塞p2布置在第一層布線m1之上。第二層布線m2(lvss)布置在第二插塞p2之上(圖17)。該第二層布線m2(lvss)是以上“存儲器單元圖案布局”部分中描述的接地電壓線。此外，在分接頭單元區(qū)域中，第三插塞p3布置在第二層布線m2(lvss)之上，并且第三層布線m3(cvss)布置在第三插塞p3之上。該第三層布線m3(cvss)是共用接地電壓線，其耦合至沿x方向設置的分接頭單元的接地電壓線(圖17)。

在n-型阱(n-阱)之上，第一插塞p1布置在有源區(qū)域acs之上，并且第一層布線m1布置在第一插塞p1之上。第二插塞p2布置在第一層布線m1之上。第二層布線m2(lvdd)布置在第二插塞p2之上(圖17)。該第二層布線m2(lvdd)是在以上“存儲器單元圖案布局”部分中描述的電源電壓線。此外，在分接頭單元區(qū)域中，第三插塞p3布置在第二層布線m2(lvdd)之上，并且第三層布線m3(cvdd)布置在第三插塞p3之上。該第三層布線m3(cvdd)是共用電源電壓線，其耦合至沿x方向設置的分接頭單元的接地電壓線(圖17)。

在圖16中在右側p-型阱(p-阱)之上，第一插塞p1布置在有源區(qū)域acs之上，并且第一層布線m1布置在第一插塞p1之上。第二插塞p2布置在第一層布線m1之上。第二層布線m2(lvss)布置在第二插塞p2之上(圖17)。該第二層布線m2(lvss)是以上“存儲器單元圖案布局”部分中描述的接地電壓線。此外，在分接頭單元區(qū)域中，第三插塞p3布置在第二層布線m2(lvss)之上，并且第三層布線m3(cvss)布置在第三插塞p3之上。該第三層布線m3(cvss)是共用接地電壓線，其耦合至沿x方向設置的分接頭單元的接地電壓線(圖17)。

如上述“存儲器單元圖案布局”部分中所述，位線(第二層布線m2(bl)和第二層布線m2(/bl))在分接頭單元區(qū)域之上延伸(圖17)。

如圖16所示，在分接頭單元區(qū)域中，虛設柵極電極(虛設柵極布線，虛設柵極)dg在元件隔離區(qū)域sti之上沿x方向延伸。虛設柵極電極是位于元件隔離區(qū)域(sti)之上并且無法用于晶體管操作的導電膜。采用與柵極電極g相同的工藝和相同的材料來制造該導電膜。

由于存在這些虛設柵極電極dg，規(guī)則地重復了柵極電極凹凸剖面，從而導致增大的布局規(guī)律性。這減小了產品質量的不穩(wěn)定性并且改進了器件特性。虛設柵極電極dg以類似于沿x方向延伸的直線的線性形式設置；在該實施例中，在適當時提供分隔區(qū)域sp以分隔虛設柵極(圖16)。

圖18是示意性示出了根據(jù)該實施例的sram存儲器單元和分接頭單元區(qū)域的平面圖。圖19和圖20是示出了根據(jù)該實施例sram存儲器單元和分接頭單元如何設置的平面圖。圖19示出了對于從下部層直至第二插塞p2的圖案的布局，而圖20示出了在第二插塞p2之上的圖案的布局。圖18至圖20示出了2×3單元區(qū)域，其中分接頭單元位于圖中次最低行或者中央行中。

如圖18至圖20所示，每個分接頭單元(f’)的虛設柵極電極dg以夾設了有源區(qū)域(acs)的方式位于沿y方向的分接頭單元的兩端處。虛設柵極電極dg可以以形成連續(xù)直線的方式沿x方向延伸；然而，在該實施例中，切割或者分隔虛設柵極電極dg以便調整至相鄰存儲器單元的柵極電極g。具體地，在適當時提供分隔區(qū)域(sp)。因為虛設柵極電極dg如此設置，提高了柵極電極g和虛設柵極電極dg設置的規(guī)律性，并且改進了器件特性。

可以與存儲器單元的圖案相同的方式形成分接頭單元的各種圖案(對于acs、dg、p1至p3、m1至m3等等)。

第二實施例

在第一實施例中，在沿x方向并排設置的六個有源區(qū)域(acp2，acp1，acn1，acn2，acp3，acp4)之中，驅動晶體管tnd1和tnd2位于其中的acp2和acp1在x長度(沿x方向的寬度)上相等。此外，驅動晶體管tnd3和tnd4位于其中的acp3和acp4在x長度(沿x方向的寬度)上相等。然而，也可以接受的是，它們具有不同長度(寬度)。這些有源區(qū)域(ac)沿x方向的寬度對應于相關晶體管的柵極寬度。具體地，在第一實施例中，驅動晶體管tnd1的柵極寬度等于驅動晶體管tnd2的柵極寬度，并且驅動晶體管tnd3的柵極寬度等于驅動晶體管tnd4的柵極寬度。

形成對照的是，在第二實施例中，驅動晶體管tnd1的柵極寬度不同于驅動晶體管tnd2的柵極寬度，并且驅動晶體管tnd3的柵極寬度不同于驅動晶體管tnd4的柵極寬度。

圖21和圖22是示出了根據(jù)第二實施例的sram存儲器單元結構的平面圖。圖21示出了有源區(qū)域ac、柵極電極g、和第一插塞p1的設置。圖22示出了第一插塞p1、第一層布線m1和第二插塞p2的設置。當圖21和圖22的平面圖參照第一插塞p1相互疊置時，圖21和圖22中所示圖案之間的位置關系變得明晰。第二插塞p2之上的結構，即第二層布線m2、第三插塞p3和第三層布線m3的設置與參照圖4所述的第一實施例中相同。圖中鏈條線圍繞的矩形區(qū)域表示一個存儲器單元區(qū)域(對于1位)。

除了acp2和acp1的x長度(沿x方向的寬度)以及acp4和acp3的x長度(沿x方向的寬度)不同之外，存儲器單元結構與在第一實施例中的相同，因此省略了其細節(jié)說明。

如圖21所示，可以保持wacp2<wacp1的關系，其中wacp2和wacp1分別表示有源區(qū)域acp2和acp1的寬度。此外，也可以保持wacp4<wacp3的關系，其中wacp3和wacp4分別表示有源區(qū)域acp3和acp4的寬度。

因此，在該實施例中，可以容易地控制驅動晶體管(tnd1和tnd2，或者tnd3和tnd4)與存取晶體管(tna1或者tna2)之間的驅動性能比例。換言之，可以通過簡單的改變有源區(qū)域(acp2和acp1，或者acp4和acp3)的寬度來容易地控制β比例。

在第一實施例中，存取晶體管(tna1或者tna2)柵極寬度與驅動晶體管柵極寬度(tnd1和tnd2的柵極寬度的總和，或者tnd3和tnd4的柵極寬度的總和)之間的比例是1:2，但是根據(jù)sram特性來調整該比例。依賴于器件類型或者應用目的，可能必須改變存取晶體管和驅動晶體管之間的性能比例；例如，可能的情形是，讀取性能應該優(yōu)于寫入性能。當存取晶體管(tna1或者tna2)的柵極寬度由“a”表示，而驅動晶體管柵極寬度(tnd1和tnd2的柵極寬度的總和，或者tnd3和tnd4的柵極寬度的總和)由“b”表示，并且假設“a”為1時，可以容易地調整數(shù)值b以改變a:b的比例(b/a有時稱作“β比例”)。優(yōu)選地，b/a是大于等于1.1并且小于等于3，并且更優(yōu)選地是大于等于1.5并且小于等于2.5。

如果b/a＝1.1并且驅動晶體管tnd1的柵極寬度和存取晶體管tna1的柵極寬度相等并且均表示為1，理論上驅動晶體管tnd2的柵極寬度應該是0.1。這意味著tnd2的柵極寬度非常小，這將引起圖案不穩(wěn)定性的問題。

因此，驅動晶體管tnd1和tnd2的柵極寬度應該是約0.75。

另一方面，如果b/a＝1.5，驅動晶體管tnd2的柵極寬度應該是0.5并且在該情形下可以制造圖案。備選地，驅動晶體管tnd1和存取晶體管tna1的柵極寬度可以基本上相等。

如果b/a＝3并且存取晶體管tna1的柵極寬度是1，驅動晶體管tnd1和驅動晶體管tnd2均可以具有1.5的柵極寬度。

然而，更優(yōu)選地是，存取晶體管tna1的柵極寬度是1，并且驅動晶體管tnd1和tnd2的柵極寬度均是1.25，因為存取晶體管tna1和驅動晶體管tnd1之間柵極寬度的差別小于上述b/a＝3的情形。

盡管并未限定其他有源區(qū)域(acn1，acn2)的寬度，在該實施例中它們的寬度與有源區(qū)域acp2和acp4的寬度相同。

盡管可以反轉有源區(qū)域寬度的上述關系(wacp2>wacp1，wacp4>wacp3)以改變β比例，當每個保持有兩個晶體管的有源區(qū)域acp1和acp3大于有源區(qū)域acp2和acp4時，產品質量不穩(wěn)定性更低并且特性可控性更高。

柵極電極g和第一插塞p1的設置與第一實施例(圖2)中相同，因此省略了其描述。此外，圖22中示出的第一插塞p1、第一層布線m1和第二插塞p2的設置與第一實施例(圖3)中相同，因此省略了其描述。

因此，除了第一實施例帶來的相同有益效果之外，該第二實施例還帶來了以上有益效果。

第三實施例

在根據(jù)第一實施例的分接頭單元中，每個p-型阱(p-阱)之上的有源區(qū)域acs耦合至第二層布線m2(lvss)，而n-型阱(n-阱)之上的有源區(qū)域acs耦合至第二層布線m2(lvdd)。第二層布線m2(lvss)是以上“存儲器單元圖案布局”部分中描述的接地電壓線，而第二層布線m2(lvdd)是以上“存儲器單元圖案布局”部分中描述的電源電壓線。換言之，在第一實施例中，電源通過耦合至存儲器單元的接地電壓線和電源電壓線而供應至阱，但是替代地，除了接地電壓線和電源電壓線之外的布線(第三電壓布線)可以用于向阱供應電源。在第三實施例中，第二接地電壓線(lvssb)用于向p-型阱(p-阱)供應電源。

[分接頭區(qū)域]

圖23和圖24是示出了根據(jù)該實施例的sram分接頭單元結構的平面圖。圖23示出了有源區(qū)域acs、虛設柵極電極dg、第一插塞p1、第一層布線m1和第二插塞p2的設置。圖24示出了第二插塞p2、第二層布線m2、第三插塞p3和第三層布線m3的設置。當圖23和圖24的平面圖參照第二插塞p2相互疊置時，圖23和圖24中所示的圖案之間的位置關系變得明晰。圖中由鏈條線圍繞的矩形區(qū)域表示一個分接頭單元區(qū)域(等價于圖18中的f’)，其尺寸可以等于存儲器單元區(qū)域。

與在每個存儲器單元區(qū)域中沿y方向延伸的阱(p-阱，n-阱，p-阱)相同，圖23中所示的分接頭單元中的阱沿y方向延伸，其中p-型阱(p-阱)、n-型阱(n-阱)、和p-型阱(p-阱)沿x方向并排設置。

在分接頭單元區(qū)域中，用于電源的三個有源區(qū)域acs沿x方向并排設置。有源區(qū)域acs之間的區(qū)域是元件隔離區(qū)域(sti)。

具體地，每個有源區(qū)域acs是阱(p-阱，n-阱，p-阱)的暴露區(qū)域，并且在此情形中，其是具有沿x方向的長邊的實質上矩形。三個有源區(qū)域acs設置在沿x方向延伸的直線中。

在圖23中在左側p-型阱(p-阱)之上，第一插塞p1布置在有源區(qū)域acs之上，并且第一層布線m1布置在第一插塞p1之上。第二插塞p2布置在第一層布線m1之上(圖23)。第二層布線m2(lvssb)位于第二插塞p2之上(圖24)。

該第二層布線m2(lvssb)是第二接地電壓線，其不同于以上“存儲器單元圖案布局”部分中描述的接地電壓線。此外，在分接頭單元區(qū)域中，第三插塞p3布置在第二層布線m2(lvss)之上，并且第三層布線m3布置在第三插塞p3之上。該第三層布線m3用作共用第二接地電壓線，其耦合至沿x方向設置的分接頭單元的第二接地電壓線(圖24)。

類似地，在圖23中在右側p-型阱(p-阱)之上，第一插塞p1布置在有源區(qū)域acs之上，并且第一層布線m1布置在第一插塞p1之上。第二插塞p2布置在第一層布線m1之上。第二層布線m2(lvssb)布置在第二插塞p2之上。

該第二層布線m2(lvssb)是第二接地電壓線，其不同于以上“存儲器單元圖案布局”部分中描述的接地電壓線。此外，在分接頭單元區(qū)域中，第三插塞p3布置在第二層布線m2(lvss)之上，并且第三層布線m3布置在第三插塞p3之上。該第三層布線m3用作以上共用第二接地電壓線，其耦合至沿x方向設置的分接頭單元的第二接地電壓線(圖24)。

如在第一實施例中一樣，在n-型阱(n-阱)之上，第一插塞p1和第一層布線m1布置在有源區(qū)域acs之上，并且第二層布線m2(lvdd)通過第二插塞p2布置。該第二層布線m2(lvdd)是以上“存儲器單元圖案布局”部分中描述的電源電壓線。此外，在分接頭單元區(qū)域中，第三插塞p3布置在第二層布線m2(lvdd)之上，并且第三層布線m3(cvdd)布置在第三插塞p3之上。該第三層布線m3(cvdd)是共用電源電壓線，其耦合至沿x方向設置的分接頭單元的接地電壓線(圖24和圖17)。

此外，在分接頭單元區(qū)域中，共用接地電壓線(第三層布線(cvss))通過第三插塞p3布置在從存儲器單元區(qū)域延伸的接地電壓線(第二層布線m2(lvss))之上(圖24和圖17)。

如上所述，在該實施例中，因為電源通過不同于耦合至存儲器單元的接地電壓線的布線而供應至每個p-型阱(p-阱)，p-型阱(p-阱)的固定電壓(晶體管背柵電壓)和耦合至存儲器單元的接地電壓線的電壓可以分別指定。

例如，耦合至存儲器單元的接地電壓線的電壓與p-型阱(p-阱)的固定電壓(晶體管背柵電壓)可以分別設定為約0.1v和0v。當p-型阱的固定電壓像這樣低于耦合至存儲器單元的接地電壓線的電壓時，將發(fā)生背偏置效應，從而導致泄漏電流減小。當耦合至存儲器單元的接地電壓線和用于p-型阱(p-阱)的電源的布線像這樣分別提供時，可以精細調整晶體管特性以改進器件特性。

圖25是示出了根據(jù)第三實施例的sram存儲器單元的電路圖。存儲器單元結構和電路操作與第一實施例相同。當晶體管的耦合設置與圖1和圖5中所示電路圖相同時，sram存儲器單元的晶體管(tnd2，tna1，tnd1，tnd3，tna2，和tnd4)的背柵電壓不同(圖25中vssb)。

盡管圖5(第一實施例)中未示出，n-型晶體管(tnd2，tna1，tnd1，tnd3，tna2和tnd4)的背柵電壓是接地電壓(vss)，而p-型晶體管(tp1和tp2)的背柵電壓是電源電壓(vdd)。另一方面，在圖25(第三實施例)中，n-型晶體管(tnd2，tna1，tnd1，tnd3，tna2和tnd4)的背柵電壓是第二接地電壓(vssb)。p-型晶體管(tp1和tp2)的背柵電壓是電源電壓(vdd)。

盡管在該實施例中接地電壓線分別提供，也有可能的是，電源電壓線分別提供。

例如，在圖16所示的相同n-型阱(n-阱)中，如第一實施例中一樣，第一插塞p1布置在有源區(qū)域acs之上，并且第一層布線m1布置在第一插塞p1之上。第二插塞p2布置在第一層布線m1之上，并且第二層布線m2布置在第二插塞p2之上。該第二層布線是位于圖16中所示相同電源電壓線(lvdd)的右側，并且用作副電源電壓線(lvddb)。換言之，兩個第二層布線的左側布線用作主電源電壓線(lvdd)，而右側布線用作副電源電壓線(lvddb)。隨后，電源電壓線(lvdd)和副電源電壓線(lvddb)分別通過第三插塞p3耦合至不同的第三層布線(共用電源電壓線和共用副電源電壓線)。

根據(jù)上述結構，p-型晶體管(tp1，tp2)的背柵電壓可以用作副電源電壓(vddb)。例如，可以通過在副電源電壓線(lvddb)和耦合至存儲器單元的電源電壓線(lvdd)之間提供具有相對高導通電阻的p-型晶體管來防止閂鎖現(xiàn)象。

如上所述，可以添加用于接地電壓(vss)的第二條線或者可以添加用于電源電壓(vdd)的第二條線。無需多言的是，可以為接地電壓(vss)和電源電壓(vdd)兩者添加第二條線。

第四實施例

盡管在根據(jù)第一實施例的存儲器單元中，六個有源區(qū)域(acp2，acp1，acn1，acn2，acp3，和acp4)按照提及的順序(圖2)沿x方向并排設置，也可以接受的是acp2和acp1位置互換以及acp3和acp4位置互換(圖26)。

[存儲器單元結構]

[存儲器單元圖案布局]

圖26至圖28是示出了根據(jù)第四實施例的sram存儲器單元結構的平面圖。圖26示出了有源區(qū)域ac、柵極電極g、和第一插塞p1的設置。圖27示出了第一插塞p1、第一層布線m1、和第二插塞p2的設置。圖28示出了第二插塞p2、第二層布線m2、第三插塞p3、和第三層布線m3的設置。當圖26和圖27的平面圖參照第一插塞p1而相互疊置時，圖26和圖27中所示圖案之間的位置關系變得明晰。當圖27和圖28的平面圖參照第二插塞p2而相互疊置時，圖27和圖28中所示圖案之間的位置關系變得明晰。圖中由鏈條線圍繞的矩形區(qū)域表示一個存儲器單元區(qū)域(對于1位)。

如圖26中所示，p-型阱(p-阱)、n-型阱(n-阱)和p-型阱(p-阱)在半導體襯底之上沿x方向并排設置。盡管圖26中僅示出了一個存儲器單元區(qū)域(1位)，存儲器單元沿x方向和y方向重復布置(圖12至圖14)，因此這些阱(p-阱，n-阱，和p-阱)視作沿y方向連續(xù)地延伸。這些阱的暴露區(qū)域是有源區(qū)域(ac)。

在半導體襯底之上，六個有源區(qū)域沿x方向并排設置。與第一實施例不同，在該實施例中，有源區(qū)域以如下順序設置：acp1，acp2，acn1，acn2，acp4和acp3。

其他構成元件(g，p1等等)與第一實施例中相同，因此省略了其詳細描述。此外，圖27和圖28中示出的第一插塞p1、第一層布線m1、第二插塞p2、第二層布線m2、第三插塞p3、和第三層布線m3的設置也與參照以上圖3和圖4所述第一實施例中那些相同，因此省略了其詳細描述。

在該實施例中，關于具有沿y方向的長邊的實質上矩形的有源區(qū)域acp1和acp2在存儲器單元區(qū)域中的位置，具有更大長邊的acp1更遠離n-型阱(n-阱)。此外，關于具有沿y方向的長邊的實質上矩形的有源區(qū)域acp4和acp3在存儲器單元區(qū)域中的位置，具有更大長邊的acp3更遠離n-型阱(n-阱)。這減小了阱鄰近效應。

阱鄰近效應涉及這種現(xiàn)象，例如當光刻膠膜形成在除了摻雜有n-型雜質的區(qū)域之外的其他區(qū)域中以防止用于形成n-型阱的n-型雜質侵入時，在光刻膠膜邊緣處(例如元件隔離區(qū)域sti)注入的n-型雜質擴散至形成在p-型阱中的n-型晶體管的柵極電極或者源極/漏極區(qū)域，并且導致n-型晶體管的特性退化。類似地，用于形成p-型阱的p-型雜質可以影響p-型晶體管。換言之，由于阱鄰近效應，在n-型阱和p-型阱之間的邊界中很可能發(fā)生晶體管特性的波動，并且隨著存儲器單元的小型化不斷發(fā)展，該問題變得日益嚴重。

在該實施例中，具有更大長邊的每個有源區(qū)域，即更多數(shù)目晶體管(acp1和acp3)位于其中的有源區(qū)域更遠離n-型阱(n-阱)與p-型阱(p-阱)之間的邊界，因此減小了阱鄰近效應并且改進了晶體管特性。

作為參考，圖29是示出了八個晶體管(tnd2，tna1，tnd1，tp1，tp2，tnd3，tna2，tnd4)是如何根據(jù)上述“存儲器單元圖案布局”來設置和互連的電路圖。

從圖29可得知，晶體管tna1和tna2的每個均遠離n-型阱(n-阱)和p-型阱(p-阱)之間的邊界(參見圖29中的箭頭)。

因此減小了阱鄰近效應并且改進了晶體管特性(例如tna1和tna2的特性)。

因此，除了帶來的第一實施例具有的相同有益效果之外，該第四實施例還帶來了上述有益效果。

第五實施例

盡管在根據(jù)第一實施例的存儲器單元中，第一插塞p1布置在晶體管的源極/漏極區(qū)域以及柵極電極g之上，并且插塞之上的層中的布線用于耦合它們，仍可能的是使用共享插塞(共享接觸)sp1來耦合它們。

圖30至圖32是示出了根據(jù)第五實施例的sram存儲器單元結構的平面圖。圖30示出了有源區(qū)域ac、柵極電極g、第一插塞p1和共享第一插塞sp1的設置。圖31示出了第一插塞p1、共享第一插塞sp1、第一層布線m1、和第二插塞p2的設置。圖32示出了第二插塞p2、第二層布線m2、第三插塞p3、和第三層布線m3的設置。當圖30和圖31的平面圖參照第一插塞p1和共享第一插塞sp1相互疊置時，圖30和圖31中所示圖案之間的位置關系變得明晰。當圖31和圖32的平面圖參照第二插塞p2相互疊置時，圖31和圖32中所示圖案之間的位置關系變得明晰。圖中鏈條線圍繞的矩形區(qū)域表示一個存儲器單元區(qū)域(對于1位)。

[存儲器單元圖案布局]

除了共享第一插塞sp1之外，根據(jù)第五實施例的存儲器單元圖案布局與第一實施例中相同，因此省略了其詳細描述，并且以下詳細說明疊置插塞sp1及其相鄰部分。

如圖30中所示，在該實施例中，如第一實施例中一樣，p-型阱(p-阱)、n-型阱(n-阱)、和p-型阱(p-阱)沿x方向并排設置。此外，六個有源區(qū)域(acp2，acp1，acn1，acn2，acp3，和acp4)沿x方向并排設置。元件隔離區(qū)域(sti)位于有源區(qū)域(ac)之間。

柵極電極g以沿x方向跨越有源區(qū)域的方式通過柵極絕緣膜(go)而在上述六個有源區(qū)域(acp2，acp1，acn1，acn2，acp3，和acp4)之上延伸，作為先前在第一實施例的描述中“電路結構”部分中描述的八個晶體管的部件。

具體地，共用柵極電極g1以跨越有源區(qū)域acp2、acp1和acn1的方式布置在它們之上。因此，tnd2布置在有源區(qū)域acp2之上，tnd1布置在有源區(qū)域acp1之上，而tp1布置在有源區(qū)域acn1之上，并且它們的柵極電極(g)相互耦合。另一柵極電極g2與共用柵極電極g1平行地布置在有源區(qū)域acp1之上。因此，tna1布置在有源區(qū)域acp1之上，并且tna1的源極/漏極區(qū)域和tnd1的源極/漏極區(qū)域相連(成為共用源極/漏極區(qū)域)。

此外，共用柵極電極g3以跨越有源區(qū)域acp4、acp3和acn2的方式布置在它們之上。因此，tnd4布置在有源區(qū)域acp4之上，tnd3布置在有源區(qū)域acp3之上，而tp2布置在有源區(qū)域acn2之上，并且它們的柵極電極(g)相互耦合。另一柵極電極g4與共用柵極電極g3平行地布置在有源區(qū)域acp3之上。因此，tna2布置在有源區(qū)域acp3之上，并且tna2的源極/漏極區(qū)域和tnd3的源極/漏極區(qū)域相連(成為共用源極/漏極區(qū)域)。

上述四個柵極電極g按照每條線兩個電極設置在直線中。具體地，重疊并且跨越有源區(qū)域acp2、acp1和acn1的共用柵極電極g1，和重疊在有源區(qū)域acp3之上的柵極電極g4設置在沿x方向延伸的直線中。重疊并且跨越有源區(qū)域acp4、acp3和acn2的共用柵極電極g3，和重疊在有源區(qū)域acp1之上的柵極電極g2設置在沿x方向延伸的直線中。

第一插塞布置在八個晶體管(tnd2，tna1，tnd1，tp1，tp2，tnd3，tna2和tnd4)的源極/漏極區(qū)域之上。此外，第一插塞p1布置在四個柵極電極之上。

作為連續(xù)插塞(單塊的插塞)的共享第一插塞sp1布置在tp2的源極/漏極區(qū)域以及tp1、tnd2和tnd1的共用柵極電極g1之上。此外，作為連續(xù)插塞(單塊的插塞)的共享第一插塞sp1布置在tp1的源極/漏極區(qū)域以及tp2、tnd3和tnd4的共用柵極電極g3之上。

共享第一插塞sp1可以以如此方式使用以電耦合源極/漏極區(qū)域與柵極電極g。

因為共享第一插塞sp1的使用消除了對于圖2中所示第一插塞p1d和p1h的需要，如圖30中所示可以減小有源區(qū)域acn1與acn2之間的距離。因此，存儲器單元面積可以小于第一實施例中(圖2)的面積。

如圖31和圖32中所示，在第一插塞p1和共享第一插塞sp1之上的層中的圖案，也即第一層布線m1、第二插塞p2、第二層布線m2、第三插塞p3和第三層布線m3的設置幾乎與以上參照圖3和圖4描述的第一實施例中的那些相同，因此在此省略了其詳細描述。

作為參考，圖33是示出了八個晶體管(tnd2，tna1，tnd1，tp1，tp2，tnd3，tna2和tnd4)如何按照上述“存儲器單元圖案布局”設置和互連的電路圖。

在圖33中，環(huán)繞區(qū)域對應于共享第一插塞sp1的耦合，從而顯示源極/漏極區(qū)域和柵極電極g使用連續(xù)的插塞(共享第一插塞sp1)耦合。

可以通過以如此方式使用共享第一插塞sp1來減小存儲器單元面積。

因此，除了第一實施例所帶來的那些有益效果之外，該第五實施例還帶來了上述有益效果。

第六實施例

雖然第一實施例中實質上為矩形的存儲器單元區(qū)域的沿y方向延伸的邊的長度(相關圖中的垂直長度)等于稍后所述兩個晶體管的長度(高度)總和，在第六實施例中，實質上為矩形的存儲器單元區(qū)域的沿y方向延伸的邊的長度等于四個晶體管的長度的總和。一個晶體管的長度意味著a1和b1的總和(a1+b1)，其中a1表示沿y方向柵極電極的寬度，而b1表示沿y方向柵極電極之間的距離。例如，在第一實施例中，存儲器單元區(qū)域沿y方向的邊的長度表示為2(a1+b1)，或者等于兩個晶體管的長度的總和(參見圖2)。在該第六實施例中，存儲器單元區(qū)域沿y方向的邊的長度表示為4(a1+b1)。

換言之，在第一實施例中布置了柵極電極g的兩行(條線)，而在該實施例中布置了柵極電極g的四行(條線)。

在該實施例中的sram存儲器單元結構和電路操作與已參照圖1所述的第一實施例中的那些相同。

[sram的結構]

[存儲器單元結構]

圖34至圖36是示出了根據(jù)第六實施例的sram存儲器單元結構的平面圖。圖34示出了有源區(qū)域a、柵極電極g、和第一插塞p1的設置。圖35示出了第一插塞p1、第一層布線m1、和第二插塞p2的設置。圖36示出了第二插塞p2、第二層布線m2、第三插塞p3、和第三層布線m3的設置。當圖34和圖35的平面圖參照第一插塞p1而相互疊置時，圖34和圖35中所示圖案之間的位置關系變得明晰。當圖35和圖36的平面圖參照第二插塞p2相互疊置時，圖35和圖36中所示圖案之間的位置關系變得明晰。圖中鏈條線圍繞的矩形區(qū)域表示一個存儲器單元區(qū)域(對于1位)。

[存儲器單元圖案布局]

[a，g，p1]

如圖34中所示，p-型阱(p-阱)、n-型阱(n-阱)和p-型阱(p-阱)在半導體襯底之上沿x方向并排設置。盡管圖34中僅示出了一個存儲器單元區(qū)域(1位)，存儲器單元沿x方向和y方向重復地布置(圖12)，因此這些阱(p-阱，n-阱，p-阱)視作沿y方向連續(xù)地延伸。這些阱的暴露區(qū)域是有源區(qū)域(a)。

在半導體襯底之上，三個有源區(qū)域(ap1，an，ap2)沿x方向并排設置。元件隔離區(qū)域(sti)位于有源區(qū)域(a)之間。換言之，元件隔離區(qū)域(sti)劃定了有源區(qū)域(a)。阱(p-阱，n-阱，p-阱)在元件隔離區(qū)域sti之下相互連續(xù)。

具體地，有源區(qū)域ap1是p-型阱(p-阱)的暴露區(qū)域，其是具有沿y方向的長邊的實質上矩形。盡管圖34中為了說明方便僅示出了一個存儲器單元區(qū)域(1位)，存儲器單元沿x方向和y方向重復布置(圖12)，并且在存儲器單元陣列中，有源區(qū)域ap1與相鄰存儲器單元(在此情形下，位于參見圖34中存儲器單元區(qū)域下方的存儲器單元)的有源區(qū)域連續(xù)。

有源區(qū)域an是具有沿y方向的長邊的實質上為矩形的、n-型阱(n-阱)的暴露區(qū)域。

有源區(qū)域ap2是位于圖中n-型阱右側上的p-型阱(p-阱)的暴露區(qū)域，并且是具有沿y方向的長邊的實質上矩形。存儲器單元沿x方向和y方向重復布置(圖12)，并且在存儲器單元陣列中，有源區(qū)域ap2與相鄰存儲器單元(在此情形下，位于參見圖34中存儲器單元區(qū)域上方的存儲器單元)的有源區(qū)域連續(xù)。

柵極電極g以沿x方向跨越有源區(qū)域的方式通過柵極絕緣膜(go)而在三個有源區(qū)域(ap1，an和ap2)之上延伸，作為先前在第一實施例的描述中“電路結構”部分中的八個晶體管的部件。

具體地，兩個共用柵極電極(g1和g3)以跨越有源區(qū)域的方式布置在有源區(qū)域ap1、an和ap2之上。因此，tnd2和tnd3串聯(lián)布置在有源區(qū)域ap2之上，從而共享源極/漏極區(qū)域，并且tnd2和tnd3串聯(lián)布置在有源區(qū)域p1之上，從而共享源極/漏極區(qū)域，并且tp1和tp2串聯(lián)布置在有源區(qū)域an之上，從而共享源極/漏極區(qū)域。tnd1、tp1和tnd2的柵極電極(g)連接為共用柵極電極g1，而tnd3、tp2和tnd4的柵極電極(g)連接為共用柵極電極g3。這兩個共用柵極電極(g1和g3)相互平行沿x方向延伸。

柵極電極g2與兩個共用柵極電極g(g1和g3)平行地布置在有源區(qū)域ap1之上。因此，tna1布置在有源區(qū)域ap1之上，并且tna1的源極/漏極區(qū)域與tnd1的源極/漏極區(qū)域相連(成為共用源極/漏極區(qū)域)。此外，另一柵極電極g4與兩個共用柵極電極g(g1和g3)平行地布置在有源區(qū)域ap2之上。因此，tna2布置在有源區(qū)域ap2之上，并且tna2的源極/漏極區(qū)域與tnd3的源極/漏極區(qū)域相連(成為共用源極/漏極區(qū)域)。

如上所述，在該實施例中，每個驅動晶體管劃分為兩個晶體管(tnd1和tnd2，或者tnd3和tnd4)，并且這些晶體管位于不同有源區(qū)域(ap1和ap2)之上。此外，因為這些有源區(qū)域(ap1和ap2)沿y方向延伸，可以簡化布局并且可以獲得更高的圖案化精確度。

因此，如在第一實施例中一樣，每個有源區(qū)域(a)不應具有彎曲部分(階梯部分)，并且易于使得存取晶體管與驅動晶體管之間的柵極寬度比例為1:2。

此外，因為三個晶體管也布置在每個有源區(qū)域(ap1和ap2)之上，有源區(qū)域的數(shù)目得以減少。這允許簡化布局并且有助于減小存儲器單元區(qū)域尺寸。

此外，因為有源區(qū)域(a)沿y方向延伸，柵極電極(g)可以沿x方向延伸，因此不僅可以改進有源區(qū)域(a)的圖案化精確度還可以改進柵極電極(g)的圖案化精確度。特別地，如結合第一實施例詳述的，易于采用多次曝光技術以便增強圖案化精確度。此外，易于創(chuàng)建仿真模型，因此有助于改進校驗精確度。

[p1，m1，p2]

如圖35中所示，第一插塞p1布置在以上參照圖34所述的八個晶體管(tnd2，tna1，tnd1，tp1，tp2，tnd3，tna2和tnd4)的源極/漏極區(qū)域之上。此外，第一插塞p1也布置在參照圖34所述的四個柵極電極之上。

第一層布線m1布置在第一插塞p1之上，以用于在第一插塞p1之間的電耦合。

具體地，通過第一層布線(第一節(jié)點布線)m1a來耦合tnd2的一個源極/漏極區(qū)域之上的第一插塞p1a、tnd1和tna1的共用源極/漏極區(qū)域之上的第一插塞p1b、tp1的一個源極/漏極區(qū)域之上的第一插塞p1c、以及tp2和tnd3和tnd4的共用柵極電極(g3)之上的第一插塞p1d。該第一層布線m1a對應于圖1中所示的存儲節(jié)點a。在以上說明中，“一個”意味著如圖34中所示每個相應晶體管(tnd2，tp1)的下部的源極/漏極區(qū)域。

通過第一層布線m1b來耦合tnd4的一個源極/漏極區(qū)域之上的第一插塞p1e、tnd3和tna2的共用源極/漏極區(qū)域之上的第一插塞p1f、tp2的一個源極/漏極區(qū)域之上的第一插塞p1g、以及tp1、tnd1和tnd2的共用柵極電極(g1)之上的第一插塞p1h。該第一層布線(第二節(jié)點布線)m1b對應于圖1中所示的存儲節(jié)點b。在上述說明中，“一個”意味著如圖34中所示每個相應晶體管(tnd4，tp2)的上部的源極/漏極區(qū)域。

此外，第一層布線(焊盤區(qū)域)m1s布置在tnd2的另一源極/漏極區(qū)域之上的第一插塞p1i之上。此外，第一層布線m1s布置在tnd1的另一源極/漏極區(qū)域之上的第一插塞p1j之上。

此外，第一層布線(焊盤區(qū)域)m1d布置在tp1和tp2的共用源極/漏極區(qū)域之上的第一插塞p1k之上。該第一層布線m1d對應于圖1中的電源電壓(vdd)，并且耦合至稍后所述的電源電壓線(lvdd)。

第一層布線m1bl分別布置在tna1的另一源極/漏極區(qū)域之上的第一插塞p1l之上，以及在tna2的另一源極/漏極區(qū)域之上的第一插塞p1m之上。

第一層布線m1w分別布置在tna1的柵極電極(g2)之上的第一插塞p1n之上，以及在tna2的柵極電極(g4)之上的第一插塞p1o之上。

可以以各種方式修改由第一布線層m1在第一插塞p1之間的耦合，只要滿足圖1的電路圖中所示的互連結構。

[p2，m2，p3，m3]

如圖36中所示，第二插塞p2布置在以上參照圖35描述的第一層布線m1之中不是對應于存儲節(jié)點(a和b)的第一層布線m1(m1a和m1b)的第一層布線m1之上，并且第二層布線m2布置在第二插塞p2之上。

具體地，耦合至tna1的柵極電極(g2)的第一層布線m1w通過第二插塞p2耦合至第二層布線m2w。耦合至tna2的柵極電極(g4)的第一層布線m1w通過第二插塞p2耦合至第二層布線m2w。這兩個第二層布線m2w在存儲器單元區(qū)域沿x方向的端部處沿y方向延伸。此外，第三插塞p3布置在兩個第二層布線m2w之上，并且第三層布線m3(wl)沿x方向延伸以便耦合兩個第三插塞p3。該第三層布線m3(wl)是字線。

耦合至tnd2和tnd3的共用源極/漏極區(qū)域(p1i)的第一層布線(焊盤區(qū)域)m1s通過第二插塞p2耦合至第二層布線m2(lvss)。該第二層布線m2(lvss)是接地電壓線。耦合至tnd1和tnd4的共用源極/漏極區(qū)域的第一層布線(焊盤區(qū)域)m1s通過第二插塞p2耦合至第二層布線m2(lvss)。該第二層布線m2(lvss)是接地電壓線。這兩個接地電壓線在位于存儲器單元區(qū)域的端部處的上述兩個第二層布線m2之間沿y方向延伸。

耦合至tna1的另一源極/漏極區(qū)域的第一層布線m1bl通過第二插塞p2耦合至第二層布線m2(bl)。該第二層布線m2(bl)是位線配對的一個位線。耦合至tna2的另一源極/漏極區(qū)域的第一層布線m1bl通過第二插塞p2耦合至第二層布線m2(/bl)。該第二層布線m2(/bl)是位線配對的另一位線。這兩個位線(bl，/bl)在兩個接地電壓線(lvss)之間沿y方向延伸。

耦合至tp1和tp2的共用源極/漏極區(qū)域(p1k)的第一層布線(焊盤區(qū)域)m1d通過第二插塞p2耦合至第二層布線m2(lvdd)。該第二層布線m2(lvdd)是電源電壓線。

可以以各種方式修改第二插塞p2、第二層布線m2、第三插塞p3、和第三層布線m3的耦合，只要滿足圖1的電路圖中所示的互連結構。然而，應該注意的是，當如上所述第二層布線m2通常沿y方向延伸并且第三層布線m3通常沿x方向延伸時，可以簡化布局。盡管圖34至圖36中為了方便說明而僅示出了一個存儲器單元區(qū)域(1位)，存儲器單元如稍后所述沿x方向和y方向重復布置，因此在存儲器單元陣列中，接地電壓線(lvss)、位線(bl，/bl)和電源電壓線(lvdd)沿y方向延伸，并且字線(wl)沿x方向延伸。

在該實施例中，因為每個接地電壓線(lvss)位于第二層布線m2w(耦合至字線的第二層布線)與位線(bl，/bl)之間，所以由于接地電壓線(lvss)的屏蔽效應，減小了第二層布線m2w(耦合至字線的第二層布線)與位線(bl，/bl)之間的交互作用(串擾噪聲)。

以上參照圖34至圖36描述的圖案相對于存儲器單元區(qū)域的中心點是對稱的。

作為參考，圖37是示出了八個晶體管(tnd2，tna1，tnd1，tp1，tp2，tnd3，tna2和tnd4)如何根據(jù)上述“晶體管單元圖案布局”來設置和互連的電路圖。

[存儲器單元陣列]

在根據(jù)該實施例的sram存儲器單元陣列中，存儲器單元在如第一實施例一樣設置成陣列。如先前參照圖12結合第一實施例說明的，存儲器單元區(qū)域(“f”)相對于沿x方向延伸的每條線軸向對稱地重復布置，并且相對于沿y方向延伸的每條線軸向對稱地重復布置。

[分接頭單元區(qū)域]

根據(jù)該實施例的sram存儲器單元陣列如在第一實施例中一樣包括分接頭單元區(qū)域。指定的電壓(例如接地電壓vss和電源電壓vdd)通過分接頭單元區(qū)域供應至阱。

第七實施例

盡管在第六實施例中p-型阱(p-阱)、n-型阱(n-阱)、和p-型阱(p-阱)按照上述順序沿x方向并排設置(圖34)，也可能的是p-型阱(p-阱)兩者均位于n-型阱(n-阱)的一側上而不是位于其兩側上(圖38)。

如在第六實施例中一樣，在第七實施例中，實質上為矩形的存儲器單元區(qū)域的沿y方向延伸的邊的長度等于四個晶體管的長度的總和。換言之，在該實施例中布置了柵極電極g的四行(條線)。

在該實施例中的sram存儲器單元結構和電路操作與參照圖1所述的第一實施例中的那些相同。

[sram的結構]

[存儲器單元結構]

圖38至圖40是示出了根據(jù)第七實施例的sram存儲器單元結構的平面圖。圖38示出了有源區(qū)域a、柵極電極g和第一插塞p1的設置。圖39示出了第一插塞p1、第一層布線m1和第二插塞p2的設置。圖40示出了第二插塞p2、第二層布線m2、第三插塞p3和第三層布線m3的設置。當圖38和圖39的平面圖參照第一插塞p1相互疊置時，圖38和圖39中所示圖案之間的位置關系變得明晰。當圖39和圖40的平面圖參照第二插塞p2相互疊置時，圖39和圖40中所示圖案之間的位置關系變得明晰。圖中鏈條線圍繞的矩形區(qū)域表示一個存儲器單元區(qū)域(對于1位)。

[存儲器單元圖案布局]

[a，g，p1]

如圖38中所示，n-型阱(n-阱)和p-型阱(p-阱)在半導體襯底之上沿x方向并排設置。盡管圖38中僅示出了一個存儲器單元區(qū)域(1位)，存儲器單元沿x方向和y方向重復布置(圖12)，因此阱(n-阱和p-阱)兩者均視作沿y方向連續(xù)地延伸。這些阱的暴露區(qū)域是有源區(qū)域(a)。

在半導體襯底之上，三個有源區(qū)域(an，ap1，ap2)沿x方向并排設置。元件隔離區(qū)域(sti)位于有源區(qū)域(a)之間。換言之，元件隔離區(qū)域(sti)劃定了有源區(qū)域(a)。阱(n-阱和p-阱)在元件隔離區(qū)域sti之下相互連續(xù)。

具體地，有源區(qū)域an是n-型阱(n-阱)的暴露區(qū)域，其是具有沿y方向的長邊的實質上矩形。

有源區(qū)域ap1是位于圖38中n-型阱右側上的p-型阱(p-阱)的暴露區(qū)域，并且其是具有沿y方向的長邊的實質上矩形。盡管圖38中為了說明方便僅示出了一個存儲器單元區(qū)域(1位)，存儲器單元沿x方向和y方向重復布置，因此在存儲器單元陣列中，有源區(qū)域ap1視作以線性形式沿y方向連續(xù)地延伸。

有源區(qū)域ap2是與有源區(qū)域ap1相鄰的、p-型阱(p-阱)的暴露區(qū)域，并且其是具有沿y方向的長邊的實質上矩形。

柵極電極g以沿x方向跨越有源區(qū)域的方式通過柵極絕緣膜(go)在三個有源區(qū)域(an，ap1，ap2)之上延伸，作為如前在第一實施例的說明中的“電路結構”部分中所述的八個晶體管的部件。

具體地，兩個共用柵極電極(g1和g3)以跨越有源區(qū)域的方式布置在有源區(qū)域an、ap1和ap2之上。因此，tnd2和tnd4串聯(lián)布置在有源區(qū)域ap2之上，從而共享源極/漏極區(qū)域，tnd1和tnd3串聯(lián)布置在有源區(qū)域ap1之上，從而共享源極/漏極區(qū)域，而tp1和tp2串聯(lián)布置在有源區(qū)域an之上，從而共享源極/漏極區(qū)域。tp1、tnd1和tnd2的柵極電極(g)相連成為共用柵極電極g1，而tp2、tnd3和tnd4的柵極電極(g)相連成為另一共用柵極電極g3。這兩個共用柵極電極g沿x方向相互平行地延伸。

柵極電極g2與兩個共用柵極電極g平行地布置在有源區(qū)域ap1之上。因此，tna1布置在有源區(qū)域ap1之上，并且tna1的源極/漏極區(qū)域和tnd1的源極/漏極區(qū)域相連(成為共用源極/漏極區(qū)域)。此外，另一柵極電極g4與兩個共用柵極電極g平行地布置在有源區(qū)域ap1之上。因此，tna2布置在有源區(qū)域ap1之上，并且tna2的源極/漏極區(qū)域和tnd3的源極/漏極區(qū)域相連(成為共用源極/漏極區(qū)域)。

如上所述，在該實施例中，每個驅動晶體管劃分為兩個晶體管(tnd1和tnd2，以及tnd3和tnd4)，并且這些晶體管位于不同有源區(qū)域(ap1和ap2)之上。此外，因為這些有源區(qū)域(ap1和ap2)沿y方向延伸，可以簡化布局并且可以實現(xiàn)更高的圖案化精確度。

因此，如在第一實施例中一樣，每個有源區(qū)域(a)不應該具有彎曲部分(階梯部分)，并且易于使得存取晶體管和驅動晶體管之間的柵極寬度比例為1:2。

此外，因為存取晶體管(tna1和tna2)也布置在有源區(qū)域ap1之上，有源區(qū)域的數(shù)目得以減少。盡管在該情形中兩個存取晶體管(tna1和tna2)布置在有源區(qū)域ap1之上，替代地，一個存取晶體管可以布置在有源區(qū)域ap1和ap2的每個之上。如此，其他n-型晶體管可以在合適的位置上布置在有源區(qū)域(在此情形下ap1和ap2)之上，其中驅動晶體管位于每個有源區(qū)域中。因此，可以減小有源區(qū)域的數(shù)目。這允許簡化布局，并且有助于減小存儲器單元區(qū)域尺寸。

此外，因為有源區(qū)域(a)沿y方向延伸，柵極電極(g)可以沿x方向延伸，因此不僅可以改進有源區(qū)域(a)的圖案化精確度還可以改進柵極電極(g)的圖案化精確度。特別地，如結合第一實施例中所詳述的，易于采用多次曝光技術以便增強圖案化精確度。此外，易于創(chuàng)建仿真模型，因此有助于改進校驗精確度。

[p1，m1，p2]

如圖39中所示，第一插塞p1布置在如以上參照圖38所述的八個晶體管(tnd2，tna1，tnd1，tp1，tp2，tnd3，tna2和tnd4)的源極/漏極區(qū)域之上。此外，第一插塞p1布置在參照圖38所述的四個柵極電極之上。

第一層布線m1布置在第一插塞p1之上，以用于在第一插塞p1之間的電耦合。

具體地，通過第一層布線m1a耦合tnd2的一個源極/漏極區(qū)域之上的第一插塞p1a、tnd1和tna1的共用源極/漏極區(qū)域之上的第一插塞p1b、tp1的一個源極/漏極區(qū)域之上的第一插塞p1c、以及tp2和tnd3和tnd4的共用柵極電極(g3)之上的第一插塞p1d。該第一層布線(第一節(jié)點布線)m1a對應于圖1中所示的存儲節(jié)點a。在上述說明中，“一個”意味著圖38中所示每個相應晶體管(tnd2，tp1)的下部的源極/漏極區(qū)域。

通過第一層布線(第二節(jié)點布線)m1b耦合tnd4的一個源極/漏極區(qū)域之上的第一插塞p1e、tnd3和tna2的共用源極/漏極區(qū)域之上的第一插塞p1f、tp2的一個源極/漏極區(qū)域之上的第一插塞p1g、以及tp1、tnd1和tnd2的共用柵極電極(g1)之上的第一插塞p1h。該第一層布線m1b對應于圖1中所示的存儲節(jié)點b。在以上說明中，“一個”意味著圖38中所示每個相應晶體管(tnd4，tp2)的上部的源極/漏極區(qū)域。

此外，通過第一層布線m1s耦合tnd2和tnd4的共用源極/漏極區(qū)域之上的第一插塞p1p以及tnd1和tnd3的共用源極/漏極區(qū)域之上的第一插塞p1q。該第一層布線m1s對應于圖1中接地電壓(vss)，并且如稍后所述耦合至接地電壓線(lvss)。

此外，第一層布線m1d布置在tp1和tp2的共用源極/漏極區(qū)域之上的第一插塞p1r之上。該第一層布線m1d對應于圖1中電源電壓(vdd)，并且如稍后所述耦合至電源線(lvdd)。

第一層布線m1bl分別布置在tna1的另一源極/漏極區(qū)域之上的第一插塞p1s之上，以及在tna2的另一源極/漏極區(qū)域之上的第一插塞p1t之上。tna1的柵極電極(g2)之上的第一插塞p1u與tna2的柵極電極(g4)之上的第一插塞p1v通過第一層布線m1w耦合。

可以以各種方式修改由第一層布線m1在第一插塞p1之間的耦合，只要滿足圖1的電路圖中所示的互連結構。

[p2，m2，p3，m3]

如圖40中所示，第二插塞p2布置在以上參照圖39所述的第一層布線m1之中不是對應于存儲節(jié)點(a和b)的第一層布線m1(m1a和m1b)的第一層布線m1之上，并且第二層布線m2布置在第二插塞p2之上。

具體地，耦合至tna1的柵極電極(g2)和tna2的柵極電極(g4)的第一層布線m1w通過第二插塞p2耦合至第二層布線m2w。該第二層布線m2w在沿x方向的存儲器單元區(qū)域的端部處沿y方向延伸。此外，第三插塞p3布置在第二層布線m2w之上，并且沿x方向延伸的第三層布線m3(wl)布置在第三插塞p3之上。該第三層布線m3(wl)是字線。

耦合至tna1的另一源極/漏極區(qū)域(p1s)的第一層布線m1bl通過第二插塞p2耦合至第二層布線m2(bl)。該第二層布線m2(bl)是位線配對的一個位線。

耦合至tna2的另一源極/漏極區(qū)域(p1t)的第一層布線m1bl通過第二插塞p2耦合至第二層布線m2(/bl)。該第二層布線m2(/bl)是位線配對的另一位線。這兩條位線(bl，/bl)沿y方向延伸。

耦合至tnd2和tnd4的共用源極/漏極區(qū)域(p1p)以及tnd1和tnd3的共用源極/漏極區(qū)域(p1q)的第一層布線m1s通過第二插塞p2耦合至第二層布線m2(lvss)。該第二層布線m2(lvss)是接地電壓線。該接地電壓線在兩條(bl和/bl)之間沿y方向延伸。

耦合至tp1和tp2的共用源極/漏極區(qū)域(p1r)的第一層布線m1d通過第二插塞耦合至第二層布線m2(lvdd)。該第二層布線m2(lvdd)是電源電壓線。

可以以各種方式修改第二插塞p2、第二層布線m2、第三插塞p3和第三層布線m3的耦合，只要滿足圖1的電路圖中所示的互連結構。然而，應該注意的是，當如上所述第二層引線m2通常沿y方向延伸并且第三層布線m3通常沿x方向延伸時，可以簡化布局。盡管圖38至圖40中為了方便說明僅示出了一個存儲器單元區(qū)域(1位)，存儲器單元如稍后所述沿x方形和y方向重復布置，因此在存儲器單元陣列中，接地電壓線(lvss)、位線(bl，/bl)和電源電壓線(lvdd)沿y方向延伸，并且字線(wl)沿x方向延伸。

在該實施例中，因為接地電壓線(lvss)位于位線(bl，/bl)之間，所以由于接地電壓線(lvss)的屏蔽效應，減小了位線(bl，/bl)之間的交互作用(串擾噪聲)。

此外，在該實施例中，因為p-型阱(p-阱)位于存儲器單元區(qū)域中的n-型阱(n-阱)的一側上，n-型阱(n-阱)與p-型阱(p-阱)之間邊界的數(shù)目小于在第六實施例(圖34)中的數(shù)目，并且減小了如上所述的阱鄰近效應。

作為參考，圖41是示出了八個晶體管(tnd2，tna1，tnd1，tp1，tp2，tnd3，tna2和tnd4)如何根據(jù)上述“存儲器單元圖案布局”來設置和互連的電路圖。

[存儲器單元陣列]

在根據(jù)該實施例的sram存儲器單元陣列中，存儲器單元如在第一實施例一樣設置成陣列圖案。如先前結合參照圖12的第一實施例所述的，存儲器單元區(qū)域(“f”)相對于沿x方向延伸的每條線軸向對稱地重復分布，并且相對于沿y方向延伸的每條線軸向對稱地重復分布。

[分接頭單元區(qū)域]

根據(jù)該實施例的sram存儲器單元陣列如在第一實施例中一樣包括分接頭單元區(qū)域。指定的電壓(例如接地電壓vss和電源電壓vdd)通過分接頭單元區(qū)域供應至阱。

在該實施例中的sram存儲器單元陣列如在第一實施例(圖15)中一樣包括分接頭單元(f’)。分接頭單元(f’)按照沿y方向設置的每n個存儲器單元區(qū)域具有一個分接頭單元的方式提供，并且相對于沿y方向延伸的每條線軸向對稱低沿x方向重復布置。在圖15中，沿x方向設置的分接頭單元每個表示為“f’”。

圖42和圖43是示出了根據(jù)該實施例的sram分接頭單元(f’)的結構的平面圖。圖42示出了有源區(qū)域acs、虛設柵極電極dg、第一插塞p1、第一層布線m1、和第二插塞p2的設置。圖43示出了第二插塞p2、第二層布線m2、第三插塞p3、和第三層布線m3的設置。當圖42和圖43的平面圖參照第二插塞p2相互疊置時，圖42和圖43中所示圖案之間的位置關系變得明晰。圖中鏈條線圍繞的矩形區(qū)域表示尺寸上可以等于存儲器單元區(qū)域的一個分接頭單元區(qū)域。

如在其中阱(n-阱，p-阱)沿y方向延伸的存儲器單元區(qū)域中一樣，在圖42中所示的分接頭單元區(qū)域中，阱也沿y方向延伸，其中n-型阱(n-阱)和p-型阱(p-阱)沿x方向并排設置。

在分接頭單元區(qū)域中，用于電源的兩個有源區(qū)域acs沿x方向并排設置。這些有源區(qū)域acs之間的區(qū)域是元件隔離區(qū)域(sti)。

具體地，每個有源區(qū)域acs是阱(p-阱，n-阱)的暴露區(qū)域，并且在該情形下，是具有沿x方向的長邊的實質上矩形。兩個有源區(qū)域acs設置在沿x方向延伸的直線中。

在圖42中右側的p-型阱(p-阱)之上，第一插塞p1布置在有源區(qū)域acs之上，并且第一層布線m1布置在第一插塞p1之上。第二插塞p2布置在第一層布線m1之上。第二層布線m2(lvss)布置在第二插塞p2之上。該第二層布線m2(lvss)是上述“存儲器單元圖案布局”部分中所述的接地電壓線。此外，在分接頭單元區(qū)域中，第三插塞p3布置在第二層布線m2(lvss)之上，并且第三層布線m3(cvss)布置在第三插塞p3之上。該第三層布線m3(cvss)是共用接地電壓線，其耦合至沿x方向設置的分接頭單元的接地電壓線(圖43)。

在圖42左側的n-型阱(n-阱)之上，第一插塞p1布置在有源區(qū)域acs之上，并且第一層布線m1布置在第一插塞p1之上。第二插塞p2布置在第一層布線m1之上。第二層布線m2(lvdd)布置在第二插塞p2之上。該第二層布線m2(lvdd)是上述“存儲器單元圖案布局”部分中所述的電源電壓線。此外，在分接頭單元區(qū)域中，第三插塞p3布置在第二層布線m2(lvdd)之上，并且第三層布線m3(cvdd)布置在第三插塞p3之上。該第三層布線m3(cvdd)是共用電源電壓線，其耦合至沿x方向設置的分接頭單元的接地電壓線(圖43)。

上述“存儲器單元圖案布局”部分中所述的位線(第二層布線m2(bl)和第二層布線m2(/bl))在分接頭單元區(qū)域之上延伸(圖43)。

如圖42中所示，在分接頭單元區(qū)域，虛設柵極電極dg在元件隔離區(qū)域sti之上沿x方向延伸。由于這些虛設柵極電極dg的存在，柵極電極凹凸剖面規(guī)律性重復，導致增加的布局規(guī)律性。這減小了產品質量不穩(wěn)定性并且改進了器件特性。

第八實施例

根據(jù)第七實施例，三個有源區(qū)域an、ap1和ap2在存儲器單元中以上述順序沿x方向并排設置(圖38)。然而，可以接受的是，ap1和ap2的位置互換(圖44)。

[存儲器單元結構]

[存儲器單元圖案布局]

圖44至圖46是示出了根據(jù)第八實施例的sram存儲器單元結構的平面圖。圖44示出了有源區(qū)域a、柵極電極g和第一插塞p1的設置。圖45示出了第一插塞p1、第一層布線m1和第二插塞p2的設置。圖46示出了第二插塞p2、第二層布線m2、第三插塞p3和第三層布線m3的設置。當圖44和圖45的平面圖參照第一插塞p1相互疊置時，圖44和圖45中所示圖案之間的位置關系變得明晰。當圖45和圖46的平面圖參照第二插塞p2相互疊置時，圖45和圖46中所示圖案之間的位置關系變得明晰。圖中鏈條線圍繞的矩形區(qū)域表示一個存儲器單元區(qū)域(對于1位)。

如圖44中所示，n-型阱(n-阱)和p-型阱(p-阱)在半導體襯底之上沿x方向并排設置。盡管圖44中僅示出了一個存儲器單元區(qū)域(1位)，存儲器單元如上所述沿x方向和y方向重復布置(圖12)，因此這些阱(n-阱和p-阱)視作沿y方向連續(xù)地延伸。這些阱的暴露區(qū)域是有源區(qū)域(a)。

在半導體襯底之上，三個有源區(qū)域沿x方向并排設置。與第七實施例不同，在該實施例中，有源區(qū)域以以下順序設置：an，ap2和ap1。

其他構成元件(g，p1等等)與在第七實施例中的相同，因此省略了其詳細描述。此外，圖45和圖46中所示的第一插塞p1、第一層布線m1、第二插塞p2、第二層布線m2、第三插塞p3和第三層布線m3的設置也與上述參照圖39和圖40所述的第七實施例中的那些相同，因此省略了其詳細描述。

在該實施例中，沿y方向線性延伸的有源區(qū)域ap1更加遠離存儲器單元區(qū)域中n-型阱(n-阱)和p-型阱(p-阱)之間的邊界。即，更多數(shù)目晶體管位于其中的有源區(qū)域更加遠離n-型阱(n-阱)與p-型阱(p-阱)之間的邊界。因此，增大了有源區(qū)域ap1與n-型阱(n-阱)和p-型阱(p-阱)之間的邊界之間的距離，從而減小了上述的阱鄰近效應。結果，改進了晶體管特性。

作為參考，圖47是示出了八個晶體管(tnd2，tna1，tnd1，tp1，tp2，tna2和tnd4)是如何根據(jù)上述“存儲器單元圖案布局”來設置和互連的電路圖。

如圖47所示，晶體管tna1和tna2更加遠離n-型阱(n-阱)和p-型阱(p-阱)之間的邊界(參見圖47中的箭頭)。

這減小了阱鄰近效應，并且改進了晶體管特性(例如tna1和tna2的特性)。

除了第一實施例帶來的那些有益效果之外，該第八實施例還帶來了上述有益效果。

第九實施例

第一實施例關注單端口sram(圖1)，而第九實施例關注雙端口sram(圖48)。

[電路結構]

圖48是示出了根據(jù)第九實施例的sram存儲器單元的等效電路圖。與根據(jù)第一實施例的等效電路(圖1)不同，該等效電路包括兩個位線配對(bla和/bla，blb和/blb)以及兩個字線(wla，wlb)。

如圖48中所示，存儲器單元位于兩個位線配對與兩個字線的交叉點處。存儲器單元包括負載晶體管(負載mos，負載晶體管或者負載misfet)tp1和tp2的配對，存取晶體管(存取mos，存取晶體管、存取misfet或者傳輸晶體管)tna1和tna3或者tna2和tna4的兩個配對，以及驅動晶體管(驅動器mos或者驅動器misfet)tnd2和tnd4的配對。

該實施例具有與驅動晶體管(驅動misfet)tnd2并聯(lián)耦合的驅動晶體管tnd1。其也具有與驅動晶體管(驅動misfet)tnd4并聯(lián)耦合的驅動晶體管tnd3。

在存儲器單元的晶體管之中，負載晶體管是p型(p-溝道)晶體管，而存取晶體管和驅動晶體管是n-型(n-溝道)晶體管。

在存儲器單元的十個晶體管之中，tnd2和tp1構成cmos反相器，而tnd4和tp2構成另一cmos反相器。該cmos反相器配對的輸入/輸出端子交叉耦合，從而構成作為存儲一位數(shù)據(jù)的數(shù)據(jù)存儲器的觸發(fā)器電路。

在根據(jù)該實施例的sram存儲器單元中，因為tnd1和tnd3分別與tnd2和tnd4并聯(lián)耦合，其可以視作tnd1、tnd2和tp1構成cmos反相器，而tnd3、tnd4和tp2構成另一cmos反相器。

以下詳細說明根據(jù)該實施例的sram存儲器單元的十個晶體管的互連設置。

tp1耦合在電源電壓(主電壓)和存儲節(jié)點a之間，而tnd1和tnd2相互并聯(lián)耦合在存儲節(jié)點a和接地電壓(參考電壓，低于主電壓的副電壓)之間，以及tp1、tnd1和tnd2的柵極電極耦合至存儲節(jié)點b。

tp2耦合在電源電壓(主電壓)和存儲節(jié)點b之間，而tnd3和tnd4相互并聯(lián)耦合在存儲節(jié)點b和接地電壓(參考電壓，低于主電壓的副電壓)之間，以及tp2、tnd3和tnd4的柵極電極耦合至存儲節(jié)點a。

tna1耦合在位線bla和存儲節(jié)點a之間，而tna3耦合在位線/bla和存儲節(jié)點b之間，以及tna1和tna3的柵極電極耦合至字線wla。

tna2耦合在位線blb和存儲節(jié)點a之間，而tna4耦合在位線/blb和存儲節(jié)點b之間，以及tna2和tna4的柵極電極耦合至字線wlb。

如上所述，在根據(jù)該實施例的sram存儲器單元中，每個驅動晶體管視作劃分為兩個晶體管(tnd1和tnd2，或者tnd3和tnd4)。

如上所述，雙端口sram具有用于數(shù)據(jù)輸入和輸出信號的兩個端口，因此當一個端口用于讀取數(shù)據(jù)時，另一個端口可以用于寫入數(shù)據(jù)，從而允許高速數(shù)據(jù)處理。

[sram的結構]

[存儲器單元結構]

圖49至圖51是示出了根據(jù)第九實施例的sram存儲器單元結構的平面圖。圖49示出了有源區(qū)域ac、柵極電極g和第一插塞p1的設置。圖50示出了第一插塞p1、第一層布線m1和第二插塞p2的設置。圖51示出了第二插塞p2、第二層布線m2、第三插塞p3和第三層布線m3的設置。當圖49和圖50的平面圖參照第一插塞p1相互疊置時，圖49和圖50中所示圖案之間的位置關系變得明晰。當圖50和圖51的平面圖參照第二插塞p2相互疊置時，圖50和圖51中所示圖案之間的位置關系變得明晰。圖中鏈條線圍繞的矩形區(qū)域表示一個存儲器單元區(qū)域(對于1位)。

[存儲器單元圖案布局]

[ac，g，p1]

如圖49中所示，p-型阱(p-阱)、n-型阱(n-阱)和p-型阱(p-阱)在半導體襯底之上沿x方向并排設置。盡管圖49中僅示出了一個存儲器單元區(qū)域(1位)，存儲器單元如稍后所述沿x方向和y方向(圖12)重復布置，因此這些阱(p-阱、n-阱和p-阱)視作沿y方向連續(xù)地延伸。這些阱的暴露區(qū)域是有源區(qū)域(ac)。

在半導體襯底之上，六個有源區(qū)域(acp2，acp1，acn1，acn2，acp3和acp4)沿x方向并排設置。元件隔離區(qū)域(sti)位于有源區(qū)域(ac)之間。換言之，元件隔離區(qū)域(sti)劃定了有源區(qū)域(ac)。阱(p-阱，n-阱和p-阱)在元件隔離區(qū)域sti之下相互連續(xù)。

具體地，有源區(qū)域acp2是具有沿y方向的長邊的實質上矩形的、p-型阱(p-阱)的暴露區(qū)域。有源區(qū)域acp1與有源區(qū)域acp2相鄰，并且是具有沿y方向的長邊的實質上矩形的、p-型阱(p-阱)的暴露區(qū)域。盡管圖49中為了方便說明僅示出了一個存儲器單元區(qū)域(1位)，存儲器單元沿x方向和y方向重復布置，因此在存儲器單元陣列中，有源區(qū)域acp1和acp2視作以線性圖案沿y方向連續(xù)地延伸。

有源區(qū)域acn1是具有沿y方向的長邊的實質上矩形的、n-型阱(n-阱)的暴露區(qū)域。有源區(qū)域acn2是具有沿y方向的長邊的實質上矩形的、n-型阱(n-阱)的暴露區(qū)域。

有源區(qū)域acp3是位于圖中所示n-型阱右側上的的p-型阱(p-阱)的暴露區(qū)域，并且是具有沿y方向的長邊的實質上矩形。有源區(qū)域acp4是與有源區(qū)域acp3相鄰的、p-型阱(p-阱)的暴露區(qū)域，并且其是具有沿y方向的長邊的實質上矩形。在存儲器單元陣列中，有源區(qū)域acp3和acp4線性地沿y方向延伸。

柵極電極g以沿x方向跨越有源區(qū)域的方式通過柵極絕緣膜(go)在六個有源區(qū)域(acp2，acp1，acn1，acn2，acp3和acp4)之上延伸，作為上述“電路結構”部分中所述十個晶體管的部件。

具體地，共用柵極電極g1以跨越有源區(qū)域acp2、acp1和acn1的方式位于它們之上。因此，tnd2、tnd1和tp1分別布置在有源區(qū)域acp2、acp1和acn1之上，并且它們的柵極電極(g)相互耦合。柵極電極g2b與共用柵極電極g1平行地布置在有源區(qū)域acp1之上。因此，tna1布置在有源區(qū)域acp1之上，并且tna1的源極/漏極區(qū)域和tnd1的源極/漏極區(qū)域相連(成為共用源極/漏極區(qū)域)。此外，柵極電極g2a與共用柵極電極g1平行地布置在有源區(qū)域acp2之上。因此，tna2布置在有源區(qū)域acp2之上，并且tna2的源極/漏極區(qū)域和tnd2的源極/漏極區(qū)域相連(成為共用源極/漏極區(qū)域)。

此外，共用柵極電極g3以跨越有源區(qū)域acp4、acp3和acn2的方式布置在它們之上。因此tnd3、tnd4和tp2分別布置在有源區(qū)域acp4、acp3和acn2之上，并且它們的柵極電極(g)相互耦合。共用柵極電極g4b與共用柵極電極g3平行地布置在有源區(qū)域acp3之上。因此，tna4布置在有源區(qū)域acp3之上，并且tna4的源極/漏極區(qū)域和tnd4的源極/漏極區(qū)域相連(成為共用源極/漏極區(qū)域)。此外，共用柵極電極g4a與共用柵極電極g3平行地布置在有源區(qū)域acp4之上。因此，tna3布置在有源區(qū)域acp4之上，并且tna3的源極/漏極區(qū)域與tnd3的源極/漏極區(qū)域相連(成為共用源極/漏極區(qū)域)。

上述六個柵極電極g按照每條線三個電極的方式設置在直線中。具體地，重疊并且跨越有源區(qū)域acp2、acp1和acn1的共用柵極電極g1，重疊在有源區(qū)域acp3之上的柵極電極g4b，以及重疊在有源區(qū)域acp4之上的柵極電極g4a設置在沿x方向延伸的直線中。重疊并且跨越有源區(qū)域acp4、acp3和acn2的共用柵極電極g3，重疊在有源區(qū)域acp1之上的柵極電極g2b，以及重疊在有源區(qū)域acp2之上的柵極電極g2a設置在沿x方向延伸的直線中。

如上所述，在該實施例中，每個驅動晶體管劃分為位于不同有源區(qū)域(acp2和acp1，或者acp4和acp3)之上的兩個晶體管(tnd1和tnd2，或者tnd3和tnd4)。此外，因為這些有源區(qū)域(acp2和acp1，或者acp4和acp3)沿y方向延伸，可以簡化布局并且可以獲得更高的圖案化精確度。

因此，如在第一實施例中一樣，每個有源區(qū)域(ac)不應當具有彎曲部分(階梯部分)，并且易于使得存取晶體管和驅動晶體管之間的柵極寬度比例為1:2。

此外，因為存取晶體管(tna1，tna2，tna3和tna4)分別布置在有源區(qū)域(acp1，acp2，acp4和acp3)之中，可以減小有源區(qū)域的數(shù)目。這允許簡化布局并且有助于減小存儲器單元區(qū)域尺寸。

此外，因為有源區(qū)域(ac)沿y方向延伸，柵極電極(g)可以沿x方向延伸，因此不僅可以改進有源區(qū)域(ac)的圖案化精確度，還可以改進柵極電極(g)的圖案化精確度。特別地，如結合第一實施例所述的，易于采用多次曝光技術以便增強圖案化精確度。此外，易于創(chuàng)建仿真模型，因此有助于改進校驗精確度。

[p1，m1，p2]

如圖50中所示，第一插塞p1布置在以上參照圖49所述的十個晶體管(tnd2，tna2，tna1，tnd1，tp1，tp2，tnd4，tna4，tnd3和tna3)的源極/漏極區(qū)域之上。此外，第一插塞p1布置在如圖49所述的六個柵極電極之上。

第一層布線m1布置在第一插塞p1之上，以用于在第一插塞p1之間的電耦合。

具體地，通過第一層布線(第一節(jié)點布線)m1a耦合tnd2和tna2的共用源極/漏極區(qū)域之上的第一插塞p1a、tnd1和tna1的共用源極/漏極區(qū)域之上的第一插塞p1b、tp1的一個源極/漏極區(qū)域之上的第一插塞p1c、以及tp2和tnd3和tnd4的共用柵極電極g3之上的第一插塞p1d。該第一層布線m1a對應于圖48中所示存儲節(jié)點a。在以上說明中，“一個”意味著如圖49中所示相應晶體管(tp1)的上部的源極/漏極區(qū)域。

通過第一層布線m1b耦合tnd3和tna3的共用源極/漏極區(qū)域之上的第一插塞p1e、tnd4和tna4的共用源極/漏極區(qū)域之上的第一插塞p1f、tp2的一個源極/漏極區(qū)域之上的第一插塞p1g、以及tp1、tnd1和tnd2的共用柵極電極g之上的第一插塞p1h。該第一層布線m1b對應于圖48中所示存儲節(jié)點b。對應于存儲節(jié)點(a或b)的該第一層布線m1(m1a或m1b)通常沿x方向延伸。在以上說明中，“一個”意味著如圖49中所示相應晶體管(tp2)的下部的源極/漏極區(qū)域。

通過第一層布線m1s耦合tnd2的另一源極/漏極區(qū)域之上的第一插塞p1j和tnd1的另一源極/漏極區(qū)域之上的第一插塞p1i。該第一層布線m1s對應于圖48中的接地電壓(vss)，并且耦合至如稍后所述的接地電壓線(lvss)。

通過第一層布線m1s耦合tnd3的另一源極/漏極區(qū)域之上的第一插塞p1k和tnd4的另一源極/漏極區(qū)域之上的第一插塞p1m。該第一層布線m1s對應于圖48中的接地電壓(vss)，并且耦合至如稍后所述的接地電壓線(lvss)。

此外，第一層布線m1(m1bl)布置在tna2的另一源極/漏極區(qū)域之上的第一插塞p1t以及tna1的另一源極/漏極區(qū)域之上的第一插塞p1n之上，并且第一層布線m1(m1d)布置在tp1的另一源極/漏極區(qū)域之上的第一插塞p1o之上。此外，第一層布線m1(m1bl)布置在tna3的另一源極/漏極區(qū)域之上的第一插塞p1u以及tna4的另一源極/漏極區(qū)域之上的第一插塞p1p之上，并且第一層布線m1(m1d)布置在tp2的另一源極/漏極區(qū)域之上的第一插塞p1q之上。

此外，第一層布線m1w分別布置在tna2的柵極電極(g2a)之上的第一插塞p1r、tna1的柵極電極(g2b)之上的第一插塞p1v、tna4的柵極電極(g4b)之上的第一插塞p1w、以及tna3的柵極電極(g4a)之上的第一插塞p1s之上。

可以以各種方式修改由第一層布線m1在第一插塞p1之間的耦合，只要滿足圖48的電路圖中所示的互連結構。

[p2，m2，p3，m3]

如圖51中所示，第二插塞p2布置在如圖50所述的第一層布線m1之中不是對應于存儲節(jié)點(a和b)的第一層布線m1(m1a和m1b)的第一層布線m1(m1s，m1d，和m1bl)之上，并且第二層布線m2布置在第二插塞p2之上。

特別地，耦合至tna2的柵極電極(g2b)的第一層布線m1w通過第二插塞p2耦合至第二層布線m2w。耦合至tna4的柵極電極(g4b)的第一層布線m1w通過第二插塞p2耦合至第二層布線m2w。這兩個第二層布線m2w在存儲器單元區(qū)域中沿y方向延伸。此外，第三插塞p3布置在兩個第二層布線m2w之上，并且第三層布線m3(wlb)沿x方向延伸，以便耦合兩個第三插塞p3。該第三層布線m3(wlb)是字線。

具體地，耦合至tna3的柵極電極(g4a)的第一層布線m1w通過第二插塞p2耦合至第二層布線m2w。耦合至tna1的柵極電極(g2b)的第一層布線m1w通過第二插塞p2耦合至第二層布線m2w。這兩個第二層布線m2w在存儲器單元區(qū)域中沿y方向延伸。此外，第三插塞p3布置在兩個第二層布線m2w之上，并且第三層布線m3(wla)沿x方向延伸，以便耦合兩個第三插塞p3。該第三層布線m3(wla)是字線。

耦合至tnd2的另一源極/漏極區(qū)域(p1j)以及tnd1的另一源極/漏極區(qū)域(p1i)的第一層布線m1s通過第二插塞p2耦合至第二層布線m2(lvss)。該第二層布線(lvss)是接地電壓線。耦合至tnd4的另一源極/漏極區(qū)域(p1m)以及tnd3的另一源極/漏極區(qū)域(p1k)的第一層布線m1s通過第二插塞p2耦合至第二層布線m2(lvss)。該第二層布線(lvss)是接地電壓線。

耦合至tna2的另一源極/漏極區(qū)域(p1t)的第一層布線m1bl通過第二插塞p2耦合至第二層布線m2(blb)。耦合至tna4的另一源極/漏極區(qū)域(p1p)的第一層布線m1bl通過第二插塞p2耦合至第二層布線m2(/blb)。這兩個第二層布線m2(位線blb和/blb)構成位線配對并且沿y方向延伸。

耦合至tna1的另一源極/漏極區(qū)域(p1n)的第一層布線m1bl通過第二插塞p2耦合至第二層布線m2(bla)。耦合至tna3的另一源極/漏極區(qū)域(p1u)的第一層布線m1bl通過第二插塞p2耦合至第二層布線m2(/bla)。這兩個第二層布線m2(位線bla和/bla)構成位線配對并且沿y方向延伸。

布置第二層布線m2(lvdd)，以使得耦合至tp1的另一源極/漏極區(qū)域(p1o)的第一層布線m1d之上的第二插塞p2與耦合至tp2的另一源極/漏極區(qū)域(p1q)之上的第二插塞p2耦合。該第二層布線m2(lvdd)是電源電壓線。該電源電壓線通常沿y方向延伸并且包括沿y方向延伸的線性部分以及從該線性部分突出并且覆蓋第二插塞p2的部分。

可以以各種方式修改第二插塞p2、第二層布線m2、第三插塞p3和第三層布線m3的耦合，只要滿足圖48的電路圖中所示的互連結構。然而，應該注意的是，當如上所述第二層布線m2通常沿y方向延伸并且第三層布線m3通常沿x方向延伸時，可以簡化布局。盡管圖49至圖51中為了方便說明而僅示出了一個存儲器單元區(qū)域(1位)，存儲器單元沿x方向和y方向重復布置，因此在存儲器單元陣列中，接地電壓線(lvss)、位線(bla、/bla、blb、/blb)以及電源電壓線(lvdd)沿y方向延伸，而字線(wla、wlb)沿x方向延伸。

在該實施例中，有源區(qū)域(acp2和acp1，或者acp4和acp3)相互分離，因此因為有源區(qū)域之間元件隔離區(qū)域(sti)的存在，增大了用于形成驅動晶體管(tnd1和tnd2，或者tnd3和tnd4)的區(qū)域。通過使用該區(qū)域，位線和接地電壓線(lvss)可以如上所述布置在第二層布線m2(耦合至字線的第二層布線m2w)之間。此外，因為每個接地電壓線lvss布置在位線之間，由于接地電壓線(lvss)的屏蔽效應，減小了位線之間的交互作用(串擾噪聲)。

如以上參照圖49至圖51所述的圖案相對于存儲器單元區(qū)域的中心點對稱。

作為參考，圖52是示出了十個晶體管(tnd2，tna2，tna1，tnd1，tp1，tp2，tnd4，tna4，tnd3和tna3)如何根據(jù)上述“存儲器單元圖案布局”來設置和互連的電路圖。

第十實施例

盡管第九實施例關于雙端口sram(圖48)，其中實質上為矩形的存儲器單元區(qū)域的沿y方向延伸的邊的長度等于兩個晶體管的長度的總和，也可能的是，實質上為矩形的存儲器單元區(qū)域的沿y方向延伸的邊的長度等于四個晶體管的長度的總和。第十實施例關于雙端口sram(圖53)，其中如以下所述，實質上為矩形的存儲器單元區(qū)域的沿y方向延伸的邊的長度等于四個晶體管的長度的總和。

在該實施例中的sram存儲器單元電路結構與參照圖48所述的第九實施例中的相同。

[sram的結構]

[存儲器單元結構]

圖53至圖55是示出了根據(jù)第十實施例的sram存儲器單元結構的平面圖。圖53示出了有源區(qū)域a、柵極電極g和第一插塞p1的設置。圖54示出了第一插塞p1、第一層布線m1和第二插塞p2的設置。圖55示出了第二插塞p2、第二層布線m2、第三插塞p3和第三層布線m3的設置。當圖53和圖54的平面圖參照第一插塞p1相互疊置時，圖53和圖54中所示的圖案之間的位置關系變得明晰。當圖54和圖55的平面圖參照第二插塞p2相互疊置時，圖54和圖55中所示圖案之間的位置關系變得明晰。圖中鏈條線圍繞的矩形區(qū)域表示一個存儲器單元區(qū)域(對于1位)。

[存儲器單元圖案布局]

[a，g，p1]

如圖53中所示，p-型阱(p-阱)、n-型阱(n-阱)和p-型阱(p-阱)在半導體襯底之上沿x方向并排設置。盡管圖53中僅示出了一個存儲器單元區(qū)域(1位)，存儲器單元沿x方向和y方向(圖12)重復布置，因此這些阱(p-阱、n-阱和p-阱)視作沿y方向連續(xù)地延伸。這些阱的暴露區(qū)域是有源區(qū)域(a)。

在半導體襯底之上，三個有源區(qū)域(ap1、an、ap2)沿x方向并排設置。元件隔離區(qū)域(sti)位于有源區(qū)域(a)之間。換言之，元件隔離區(qū)域(sti)劃定了有源區(qū)域(a)。阱(p-阱、n-阱和p-阱)在元件隔離區(qū)域sti之下相互連續(xù)。

具體地，有源區(qū)域ap1是p-型阱(p-阱)的暴露區(qū)域，其是具有在存儲器單元區(qū)域中沿y方向的長邊的實質上矩形。盡管圖53中為了方便說明僅示出了一個存儲器單元區(qū)域(1位)，存儲器單元沿x方向和y方向重復布置(圖12)，因此在存儲器單元陣列中，有源區(qū)域ap1視作以線性形式沿y方向連續(xù)地延伸。

有源區(qū)域an是具有沿y方向的長邊的實質上矩形的、n-型阱(n-阱)的暴露區(qū)域。

有源區(qū)域ap2是位于圖53中所示n-型阱的右側上的p-型阱(p-阱)的暴露區(qū)域，并且其是具有在存儲器單元區(qū)域中沿y方向的長邊的實質上矩形。存儲器單元沿x方向和y方向重復布置(圖12)，因此在存儲器單元陣列中，有源區(qū)域ap2視作以線性形式沿y方向連續(xù)地延伸。

柵極電極g以沿x方向跨越有源區(qū)域的方式通過柵極絕緣膜(go)在三個有源區(qū)域(ap1、an和ap2)之上延伸，作為第九實施例的說明中上述“電路結構”部分所述的十個晶體管的部件。

具體地，兩個共用柵極電極(g1和g3)以跨越有源區(qū)域的方式布置在有源區(qū)域ap1、an和ap2之上。因此，tnd2和tnd4串聯(lián)布置在有源區(qū)域ap2中，從而共享源極/漏極區(qū)域，而tnd1和tnd3串聯(lián)布置在有源區(qū)域ap1中，從而共享源極/漏極區(qū)域，以及tp1和tp2串聯(lián)布置在有源區(qū)域an中，從而共享源極/漏極區(qū)域。tnd1、tp1和tnd2的柵極電極(g)相連成為共用柵極電極g3，tnd3、tp2和tnd4的柵極電極(g)相連成為共用柵極電極g1。這兩個共用柵極電極(g1和g3)相互平行地沿x方向延伸。

柵極電極g4b與兩個共用柵極電極(g1和g3)平行地布置在有源區(qū)域ap1之上。因此，tna1布置在有源區(qū)域ap1之上，并且tna1的源極/漏極區(qū)域和tnd1的源極/漏極區(qū)域相連(成為共用源極/漏極區(qū)域)。此外，另一柵極電極g2a與兩個共用柵極電極(g1和g3)平行地布置在有源區(qū)域ap1之上。因此，tna3布置在有源區(qū)域ap1之上，并且tna3的源極/漏極區(qū)域和tnd3的源極/漏極區(qū)域相連(成為共用源極/漏極區(qū)域)。

柵極電極g4a與兩個共用柵極電極(g1和g3)平行地布置在有源區(qū)域ap2之上。因此，tna2布置在有源區(qū)域ap2之上，并且tna2的源極/漏極區(qū)域和tnd2的源極/漏極區(qū)域相連(成為共用源極/漏極區(qū)域)。此外，另一柵極電極g2b與兩個共用柵極電極(g1和g3)平行地布置在有源區(qū)域ap2之上。因此，tna4布置在有源區(qū)域ap2之上，并且tna4的源極/漏極區(qū)域和tnd4的源極/漏極區(qū)域相連(成為共用源極/漏極區(qū)域)。

如上所述，在該實施例中，每個驅動晶體管劃分為兩個晶體管(tnd1和tnd2，或者tnd3和tnd4)，并且這些晶體管位于不同的有源區(qū)域(ap1和ap2)之上。此外，因為這些有源區(qū)域(ap1和ap2)沿y方向延伸，可以簡化布局并且可以獲得更高的圖案化精確度。

因此，如在第一實施例中一樣，每個有源區(qū)域(a)不應當具有彎曲部分(階梯部分)，并且易于使得存取晶體管與驅動晶體管之間的柵極寬度比例為1:2。

此外，因為存取晶體管(tna1、tna2、tna3和tna4)也布置在有源區(qū)域(ap1和ap2)之上，減小了有源區(qū)域的數(shù)目。這允許簡化布局并且有助于減小存儲器單元區(qū)域尺寸。

此外，因為有源區(qū)域(a)沿y方向延伸，柵極電極(g)可以沿x方向延伸，因此不僅可以改進有源區(qū)域(a)的圖案化精確度，還可以改進柵極電極(g)的圖案化精確度。特別地，如結合第一實施例詳述的，易于采用多次曝光技術以便增強圖案化精確度。此外，易于創(chuàng)建仿真模型，因此有助于改進校驗精確度。

[p1，m1，p2]

如圖54中所示，第一插塞p1布置在如以上參照圖53所述的十個晶體管(tnd2，tna2，tna1，tnd1，tp1，tp2，tnd4，tna4，tnd3和tna3)的源極/漏極區(qū)域之上。此外，第一插塞p1布置在如圖53所述的六個柵極電極之上。

第一層布線m1布置在第一插塞p1之上，以用于在第一插塞p1之間的電耦合。

具體地，通過第一層布線(第一節(jié)點布線)m1a耦合tna2和tnd2的共用源極/漏極區(qū)域之上的第一插塞p1f、tnd1和tna1的共用源極/漏極區(qū)域之上的第一插塞p1e、tp1的一個源極/漏極區(qū)域之上的第一插塞p1g、以及tp2、tnd3和tnd4的共用柵極電極(g1)之上的第一插塞p1h。該第一層布線m1a對應于圖48中所示的存儲節(jié)點a。在上述說明中，“一個”意味著如圖53所示相應晶體管(tp1)的上部的源極/漏極區(qū)域。

通過第一層布線(第二節(jié)點布線)m1b耦合tna3和tnd3的共用源極/漏極區(qū)域之上的第一插塞p1b、tnd4和tna4的共用源極/漏極區(qū)域之上的第一插塞p1a、tp2的一個源極/漏極區(qū)域之上的第一插塞p1c、以及tp1、tnd1和tnd2的共用柵極電極(g3)之上的第一插塞p1d。該第一層布線m1b對應于圖48中所示的存儲節(jié)點b。在以上說明中，“一個”意味著如圖53所示相應晶體管(tp2)的下部的源極/漏極區(qū)域。

第一層布線m1s布置在tnd2和tnd4的共用源極/漏極區(qū)域之上的第一插塞p1i之上。第一層布線m1s布置在tnd1和tnd3的共用源極/漏極區(qū)域之上的第一插塞p1j之上。這些第一層布線m1s對應于圖48中的接地電壓(vss)，并且如稍后所述耦合至接地電壓線(lvss)。

此外，第一層布線(焊盤區(qū)域)m1d布置在tp1和tp2的共用源極/漏極區(qū)域之上的第一插塞p1k之上。該第一層布線m1d對應于圖48中的電源電壓(vdd)，并且耦合至如稍后所述的電源電壓線(lvdd)。

第一層布線m1bl分別布置在tna1的另一源極/漏極區(qū)域之上的第一插塞p1w、以及tna2的另一源極/漏極區(qū)域之上的第一插塞p1m之上。

第一層布線m1bl分別布置在tna3的另一源極/漏極區(qū)域之上的第一插塞p1l、以及tna4的另一源極/漏極區(qū)域之上的第一插塞p1x之上。

此外，布置第一層布線m1w，以耦合tna1的柵極電極(g4b)之上的第一插塞p1y與tna3的柵極電極(g2b)之上的第一插塞p1n。布置第一層布線m1w，以耦合tna2的柵極電極(g4a)之上的第一插塞p1o、以及tna4的柵極電極(g2b)之上的第一插塞p1z。

可以以各種方式修改由第一層布線m1在第一插塞p1之間的耦合，只要滿足圖48的電路圖中所示的互連結構。

[p2，m2，p3，m3]

如圖55中所示，第二插塞p2布置在如圖54所示的第一層布線m1之中不是對應于存儲節(jié)點(a和b)的第一層布線m1(m1a和m1b)的第一層布線m1(m1s，m1d，m1w，m1bl)之上，并且第二層布線m2布置在第二插塞p2之上。

具體地，耦合至tna1和tna3的柵極電極(g4b，g2a)的第一層布線m1w通過第二插塞p2耦合至第二層布線m2w。第三層布線m3(wla)通過第三插塞p3布置在第二層布線m2w之上。該第三層布線m3(wla)是沿x方向延伸的字線。耦合至tna2和tna4的柵極電極(g4a，g2b)的第一層布線m1w通過第二插塞p2耦合至第二層布線m2w。第三層布線m3(wlb)通過第三插塞p3布置在第二層布線m2w之上。該第三層布線m3(wlb)是沿x方向延伸的字線。

耦合至tnd2和tnd4的共用源極/漏極區(qū)域(p1i)的第一層布線m1s通過第二插塞p2耦合至第二層布線m2(lvss)。該第二層布線m2(lvss)是接地電壓線。耦合至tnd3和tnd1的共用源極/漏極區(qū)域(p1j)的第一層布線m1s通過第二插塞p2耦合至第二層布線m2(lvss)。該第二層布線m2(lvss)是接地電壓線。這兩個接地電壓線沿y方向延伸。

耦合至tna2的另一源極/漏極區(qū)域(p1m)的第一層布線m1bl通過第二插塞p2耦合至第二層布線m2(blb)。耦合至tna4的另一源極/漏極區(qū)域(p1x)的第一層布線m1bl通過第二插塞p2耦合至第二層布線m2(/blb)。這兩條第二層布線m2(位線blb和/blb)構成位線配對并且沿y方向延伸。

耦合至tna1的另一源極/漏極區(qū)域(p1w)的第一層布線m1bl通過第二插塞p2耦合至第二層布線m2(bla)。耦合至tna3的另一源極/漏極區(qū)域(p1l)的第一層布線m1bl通過第二插塞p2耦合至第二層布線m2(/bla)。這兩條第二層布線m2(位線bla和/bla)構成位線配對并且沿y方向延伸。

第二層布線m2(lvdd)通過第二插塞p2布置在耦合至tp1和tp2的共用源極/漏極區(qū)域的第一層布線m1d之上。該第二層布線m2(lvdd)是沿y方向延伸的電源電壓線。

可以以各種方式修改第二插塞p2、第二層布線m2、第三插塞p3和第三層布線m3的耦合，只要滿足圖48的電路圖中所示的互連結構。然而，應該注意的是，當如上所述第二層布線m2通常沿y方向延伸并且第三層布線m3通常沿x方向延伸時，可以簡化布局。盡管圖53至圖55為了方便說明僅示出了一個存儲器單元區(qū)域(1位)，存儲器單元沿x方向和y方向重復布置，因此在存儲器單元陣列中，接地電壓線(lvss)、位線(bla，/bla，blb，/blb)以及電源電壓線(lvdd)沿y方向延伸，并且字線(wla，wlb)沿x方向延伸。

在該實施例中，因為每個接地電壓線(lvss)位于第二層布線m2w和位線之間，由于接地電壓線的屏蔽效應，減小了布線之間的交互作用(串擾噪聲)。

如以上參照圖53至圖55所述的圖案相對于存儲器單元區(qū)域的中心點對稱。

作為參考，圖56是示出了十個晶體管(tnd2，tna2，tna1，tnd1，tp1，tp2，tnd4，tna4，tnd3和tna3)是如何根據(jù)上述“存儲器單元圖案布局”來設置和互連的電路圖。

第十一實施例

對于sram結構，根據(jù)第一實施例的電路中的每個晶體管的導電類型可以反轉。在第十一實施例中的sram存儲器單元電路結構中，晶體管的導電類型與第一實施例中的那些相反。

[電路結構]

圖57是示出了根據(jù)第十一實施例的sram存儲器單元的等效電路圖。如圖57中所示，與在第一實施例中一樣，存儲器單元包括八個晶體管，但是與第一實施例的不同之處在于采用p-型晶體管(tpa1，tpa2，tpd1，tpd2，tpd3，tpd4)替代了圖1中所示的n-型晶體管(tna1，tna2，tnd1，tnd2，tnd3，tnd4)。此外，采用n-型晶體管(tn1，tn2)替代了圖1中所示的p-型晶體管(tp1，tp2)。

換言之，在該實施例中，每個晶體管的導電類型與第一實施例中的那些相反。

p-型(在該實施例中的第二導電類型)晶體管(tpa1，tpa2，tpd1，tpd2，tpd3，tpd4)耦合至電源電壓(vdd，副電源電壓，不同于副電源電壓的電壓，或者在該實施例中比副電源電壓更高的電壓)。

n-型(在該實施例中的第一導電類型)晶體管(tn1，tn2)耦合至接地電壓(vss，在該實施例的主電源電壓)。

電路的其余部分與圖1所示電路結構中的相同，因此在此省略了晶體管的耦合設置的詳細描述。

如上所述，在根據(jù)第十一實施例的sram存儲器單元中，每個驅動晶體管也劃分為兩個晶體管(tpd1和tpd2，tpd3和tpd4)。

[sram的結構]

[存儲器單元結構]

圖58至圖60是示出了根據(jù)第十一實施例的sran存儲器單元結構的平面圖。圖58示出了有源區(qū)域ac、柵極電極g和第一插塞p1的設置。圖59示出了第一插塞p1、第一層布線m1和第二插塞p2的設置。圖60示出了第二插塞p2、第二層布線m2、第三插塞p3和第三層布線m3的設置。當圖58和圖59的平面圖參照第一插塞p1相互疊置時，圖58和圖59中所示圖案之間的位置關系變得明晰。當圖59和圖60的平面圖參照第二插塞p2相互疊置時，圖59和圖60中所示圖案的位置關系變得明晰。圖中鏈條線包圍的矩形區(qū)域代表一個存儲器單元區(qū)域(對于1位)。

[存儲器單元圖案布局]

如上所述，根據(jù)該實施例的sram存儲器單元包括在導電類型方面與第一實施例(圖1)中的晶體管相反的晶體管。因此，如圖58中所示，阱的導電類型與第一實施例(圖2)中的那些阱相反。六個有源區(qū)域(acn2，acn1，acp1，acp2，acn3和acn4)沿x方向并排設置。元件隔離區(qū)域(sti)位于有源區(qū)域(ac)之間。換言之，元件隔離區(qū)域(sti)劃定了有源區(qū)域(ac)。

第十一實施例中的圖案與第一實施例(圖2)中的相同，除了在六個有源區(qū)域(acn2，acn1，acp1，acp2，acn3和acn4)之中，acn2、acn1、acn3和acn4是n-型阱(n-阱)的暴露區(qū)域，而acp1和acp2是p-型阱(p-阱)的暴露區(qū)域。不可避免地，注入到晶體管源極/漏極區(qū)域中的雜質的導電類型也反轉。具體地，作為n-型阱(n-阱)的暴露區(qū)域的有源區(qū)域的源極/漏極區(qū)域具有p-型導電，而作為p-型阱(p-阱)的暴露區(qū)域的有源區(qū)域的源極/漏極區(qū)域具有n-型導電。

柵極電極g和第一插塞p1的設置與第一實施例中的相同(圖2)，因此省略了其描述。此外，如圖59中所示的第一插塞p1、第一層布線m1和第二插塞p2的設置與第一實施例(圖3)中所示的相同。此外，如圖60中所示的第二插塞p2、第二層布線m2、第三插塞p3和第三層布線m3與第一實施例(圖4)中的相同，除了布置第二層布線m2(lvdd)來替代第一實施例(圖4)中的接地電壓線(lvss)，而布置第二層布線m2(lvss)來替代第二層布線m2(lvdd)，因此省略了其描述。

如在第一實施例中一樣，在該實施例中，每個驅動晶體管劃分為兩個晶體管(tpd1和tpd2，或者tpd3和tpd4)，并且這些晶體管布置在不同的有源區(qū)域(acn2和acn1，或者acn4和acn3)之上。此外，因為這些有源區(qū)域(acn2和acn1，acn4和acn3)沿y方向延伸，可以簡化布局并且可以獲得更高的圖案化精確度。此外，因為存取晶體管(tpa1和tpa2)布置在有源區(qū)域之上，減小了有源區(qū)域的數(shù)目。

此外，可以使得驅動晶體管(tpd1，tpd3)的驅動性能高于存取晶體管(tpa1，tpa2)的驅動性能。例如，通過使得有源區(qū)域(acn2和acn1，或者acn4和acn3)之間寬度比例為1:1，可以使得存取晶體管和驅動晶體管之間柵極寬度比例為1:2。

因為有源區(qū)域相互分離(tpd1和tpd2，或者tpd3和tpd4)，每個有源區(qū)域可以實質上為矩形，意味著如上所述其應該不具有彎曲部分(階梯部分)。因此，改進了圖案化精確度，并且改進了形成在有源區(qū)域(ac)之上的晶體管的特性。此外，減小了產品質量不穩(wěn)定性，并且改進了sram存儲器單元陣列的性能特性。此外，增加了產品產率。

此外，因為不僅驅動晶體管(tpd1或者tpd3)而且存取晶體管(tpa1或者tpa2)也布置在有源區(qū)域(對于tpd1和tpd2，或者tpd3和tpd4)的一個中，減小了有源區(qū)域的數(shù)目。這允許簡化布局，并且有助于減小存儲器區(qū)域尺寸。

此外，因為有源區(qū)域(ac)沿y方向延伸，柵極電極(g)可以沿x方向延伸，因此不僅可以改進有源區(qū)域(ac)的圖案化精確度，還可以改進柵極電極(g)的圖案化精確度。特別地，如以上結合第一實施例所述的，可以采用多次曝光技術以便增強圖案化精確度。此外，易于創(chuàng)建仿真模型，因此有助于改進校驗精確度。

如第一實施例中一樣，第二層布線m2通常沿y方向延伸并且第三布線層m3通常沿x方向延伸(圖60)，因此可以簡化布局。

在該實施例中，有源區(qū)域相互分離(acn2和acn1，或者acn4和acn3)，因此由于有源區(qū)域之間元件隔離區(qū)域(sti)的存在，增大了用于形成驅動晶體管(tpd1和tpd2，或者tpd3和tpd4)的區(qū)域。該區(qū)域可以用于電源電壓線(lvdd)。

如以上參照圖58至圖60所述的圖案相對于存儲器單元區(qū)域的中心點對稱。

作為參考，圖61是示出了八個晶體管(tpd2，tpa1，tpd1，tn1，tn2，tpd3，tpa2和tpd4)是如何根據(jù)上述“存儲器單元圖案布局”來設置和互連的電路圖。

第十二實施例

已由優(yōu)選實施例詳細說明的所示sram可以應用于任何類型的半導體器件(包括半導體部件和電子設備)。例如，sram可以被并入具有包括soc(片上系統(tǒng))或微計算機的系統(tǒng)的半導體芯片中。圖62示出了根據(jù)第十二實施例的半導體芯片的布局。如圖62所示，半導體芯片包括cpu(中央處理單元)、sram和邏輯電路(logic)。在該芯片中，使用如上所述的單端口sram(sp-sram)和雙端口sram(dp-sram)。除了sram之外，該芯片可以包括其他類型的存儲器，諸如eeprom(電可擦除可編程只讀存儲器)，或者可以包括模擬電路。

cpu或者中央處理單元是計算機的核心。cpu從存儲單元讀取并且翻譯命令，并且根據(jù)命令執(zhí)行各種運算和控制功能。cpu包括其中安裝了sram的cpu核心。高性能sram用作在cpu核心中的sram。上述根據(jù)第一實施例至第十一實施例詳述的sram適用于這種sram。無需多言的是，根據(jù)第一實施例至第十一實施例的sram可以用于芯片中的單端口sram(sp-sram)和雙端口sram(dp-sram)。

可以通過在微計算機中安裝根據(jù)第一實施例至第十一實施例的sram來改進微計算機的特性。

迄今已參照第一實施例至第十一實施例具體說明了由本發(fā)明人做出的本發(fā)明。然而，本發(fā)明不限于此，并且明顯的是，可以在不脫離本發(fā)明的精神和范圍情況下以各種方式修改這些細節(jié)。

例如，在第一實施例等等中，有源區(qū)域(acp1，acp2等等)被限定為實質上矩形；然而，盡管刻線板(曝光掩模)上的有源區(qū)域的形狀是矩形，曝光和刻蝕之后完成的有源區(qū)域的真實形狀不限于矩形。例如，有源區(qū)域可以如圖63所示具有圓角。此外，有源區(qū)域的一部分的寬度可以不同于其另一部分的寬度。即便在此情形下，也實現(xiàn)了上述相同的有益效果，因此本發(fā)明不排除如圖63所示的這種有源區(qū)域形狀。

此外，盡管許多附圖(圖2等等)中所示的柵極電極(g)是矩形，它們的角在完成形式中可以是圓的。本發(fā)明不排除這些圓角的柵極電極。

上述優(yōu)選實施例的一些可以組合。例如，第五實施例(圖30)中共享第一插塞sp1可以應用于第一實施例(圖2)中的圖案布局。此外，第六實施例(圖34)中的n-型阱(n-阱)圖案可以應用于第一實施例(圖2)中的tp1和tp2。在此可以應用共享第一插塞sp1。此外，其中如第七實施例(圖38)的p-型阱(p-阱)兩者均位于一側上的布局可以應用于第一實施例中的圖案布局。此外，根據(jù)第十一實施例的其中晶體管導電類型反轉的sram可以應用于其他實施例中的圖案布局。因此，可以做出各種改變而不脫離本發(fā)明的精神和范圍。

本發(fā)明可以應用于半導體器件并且更具體地應用于具有sram的半導體器件。