本發(fā)明涉及半導(dǎo)體集成電路制造技術(shù)領(lǐng)域，更具體地，涉及一種制造具有階梯型側(cè)墻(Spacer)結(jié)構(gòu)的低寄生電容鰭式金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(FinFET)的方法。

背景技術(shù)：

在現(xiàn)代集成電路技術(shù)領(lǐng)域中，進(jìn)入90nm工藝時(shí)代后，隨著集成電路器件尺寸的大幅度減少，源漏極的結(jié)深越來(lái)越淺，需要采用選擇性外延技(SEG)以增厚源漏極(elevated source/drain)來(lái)作為后續(xù)硅化(silicide)反應(yīng)的犧牲層(sacrificial layer)，從而降低串聯(lián)電阻。而對(duì)于65/45nm以及更小技術(shù)結(jié)點(diǎn)工藝，業(yè)界普遍采用對(duì)PMOS源漏極刻蝕后外延SiGe層來(lái)引入對(duì)溝道壓應(yīng)力(compressive stress)，以提高空穴(hole)的遷移率(mobility)。也就是說(shuō)，使用外延源漏區(qū)域(Epitaxy SD，簡(jiǎn)稱Epi SD)作為源極和漏極可以引入應(yīng)力，是一種有效提升晶體管性能的方法。

在FinFET中，由于結(jié)構(gòu)限制，源漏區(qū)硅層很薄，更是必須采用EpiSD以減少源極漏極電阻。EpiSD的主要問(wèn)題是僅通過(guò)柵極兩側(cè)的較薄的側(cè)墻(Spacer)與柵極相互隔離，導(dǎo)致柵極和源漏極之間寄生電容較大。

在FinFET中，由于源漏結(jié)電容很小，EpiSD和柵極間的寄生電容是主要的寄生電容來(lái)源，尤其是在采用FinFET結(jié)構(gòu)的22nm以下工藝代中，前道工序引入的寄生電容顯著增加，更需要專門的優(yōu)化手段以提升晶體管速度。

美國(guó)專利US8828831B2公開了一種全耗盡型絕緣層上硅金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(FDSOI)中通過(guò)改變側(cè)墻的幾何結(jié)構(gòu)以減少寄生電容的方法，其在形成內(nèi)偏移Spacer后，先通過(guò)選擇性外延生長(zhǎng)出具有傾斜側(cè)壁的犧牲抬高源漏區(qū)域(Dummy RSD)，經(jīng)刻蝕除去犧牲抬高源漏區(qū)域后，再生長(zhǎng)摻雜濃度較高的RSD作為源漏區(qū)域。然而，該方法需要在其最終的外側(cè)墻結(jié)構(gòu)底部帶有一傾斜缺口，以平衡電阻和寄生電容之間的取舍。在采用該方法生長(zhǎng)具有傾斜側(cè)壁的犧牲抬高源漏區(qū)域時(shí)，對(duì)絕緣體上半導(dǎo)體的晶向有特殊要求，并不適用于FinFET。

因此，如何改進(jìn)側(cè)墻(Spacer形成工藝)，以減小FinFET中柵極和源漏極之間的寄生電容，已成為業(yè)界亟待解決的技術(shù)問(wèn)題。

技術(shù)實(shí)現(xiàn)要素：

針對(duì)現(xiàn)有技術(shù)存在的不足，本發(fā)明的目的在于提供一種金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管的制造方法，其從改變側(cè)墻的幾何結(jié)構(gòu)出發(fā)，減少EpiSD和柵極間的寄生電容，即以在FinFET中形成階梯型階梯型外側(cè)墻，在不影響源漏擴(kuò)展區(qū)電阻的前提下，達(dá)到減少EpiSD與柵極間寄生電容的目的。

此外，階梯型階梯型外側(cè)墻通過(guò)多次(兩次及以上)依次制造階梯型外側(cè)墻和EpiSD形成，對(duì)現(xiàn)有工藝流程改動(dòng)較小，本身工藝簡(jiǎn)單成本低廉，且同時(shí)適用于前柵和后柵工藝。

為實(shí)現(xiàn)上述目的，本發(fā)明的技術(shù)方案如下：

一種制造鰭式金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管的方法，其包括如下步驟：

步驟S1：提供一襯底，在所述襯底上形成淺溝槽隔離、鰭結(jié)構(gòu)、柵結(jié)構(gòu)和內(nèi)偏移側(cè)墻；

步驟S2：在所述內(nèi)偏移側(cè)墻兩側(cè)的所述鰭結(jié)構(gòu)上形成第一層外延源漏區(qū)域；

步驟S3：在所述第一層外延源漏區(qū)域上方、所述內(nèi)偏移側(cè)墻兩側(cè)形成第一層外側(cè)墻；

步驟S4：在所述第一層外側(cè)墻兩側(cè)的第一層外延源漏區(qū)域上繼續(xù)形成第二層外延源漏區(qū)域；在所述第二層外延源漏區(qū)域上方的第一層外側(cè)墻兩側(cè)繼續(xù)形成第二層外側(cè)墻，其中，所需的抬高源漏區(qū)域總厚度為所述第一層外延源漏區(qū)域和第二層外延源漏區(qū)域厚度之和，外側(cè)墻總厚度為所述第一層外側(cè)墻和第二層外側(cè)墻厚度之和。

優(yōu)選地，所述方法還包括步驟S5：判斷所需的抬高源漏區(qū)域總厚度和外側(cè)墻總厚度是否滿足要求，如果沒(méi)有，在步驟S4的基礎(chǔ)上，重復(fù)執(zhí)行步驟S3和步驟S4，直至得到所需的所述抬高源漏區(qū)域總厚度及外側(cè)墻總厚度。

優(yōu)選地，所述第一外延源漏區(qū)域和第二層外延源漏區(qū)域總厚度是15納米至60納米。

優(yōu)選地，所述第一層外延源漏區(qū)域的厚度小于所需外延源漏區(qū)域的總厚度，所述第一層外延源漏區(qū)域的厚度為4納米至20納米之間。

優(yōu)選地，所述第一層外延源漏區(qū)域的厚度為所述外延源漏區(qū)域總厚度的一半。

優(yōu)選地，所述第一外延源漏區(qū)域和第二層外延源漏區(qū)域材料是經(jīng)離子注入硼、氟化硼、磷或砷后的硅。

優(yōu)選地，所述離子注入濃度為1e13ions/cm²至1e17ions/cm²之間，注入能量為0.5keV至15keV之間。

優(yōu)選地，在步驟S3或步驟S4中，所述第一層外側(cè)墻或第二層外側(cè)墻是通過(guò)均厚淀積電介質(zhì)材料，并采用反應(yīng)離子蝕刻電介質(zhì)材料形成。

優(yōu)選地，所述第一層外側(cè)墻厚度和第二層外側(cè)墻厚度均是4納米至15納米。

優(yōu)選地，所述第一層外側(cè)墻材料和第二層外側(cè)墻材料是二氧化硅、氮化硅和氮氧化硅之一或其不同組合。

從上述技術(shù)方案可以看出，本發(fā)明通過(guò)在常規(guī)器件的柵結(jié)構(gòu)和內(nèi)偏移側(cè)墻兩側(cè)以多道重復(fù)工藝方式，分步形成抬高源漏區(qū)域和外側(cè)墻，以形成具有階梯形側(cè)墻結(jié)構(gòu)的低寄生電容全耗盡型絕緣層上硅金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管，可以平衡源漏擴(kuò)展區(qū)(SDE)電阻和寄生電容的取舍，即在保證源漏擴(kuò)展區(qū)雜質(zhì)分布不改變的同時(shí)，可減少EpiSD和柵極間的寄生電容。

本發(fā)明相比現(xiàn)有技術(shù)具有流程簡(jiǎn)單、成本低廉等優(yōu)點(diǎn)，并可適用于具有不用晶向的襯底。經(jīng)TCAD仿真驗(yàn)證，本發(fā)明可以減少13至25％的源漏寄生電容，反相器延遲時(shí)間減少20％。

附圖說(shuō)明

圖1為根據(jù)本發(fā)明一較佳實(shí)施例中的一種金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管的制造方法流程示意圖

圖2為根據(jù)本發(fā)明一較佳實(shí)施例中的一種金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管的制造方法完成步驟S1后的產(chǎn)品剖面示意圖

圖3為根據(jù)本發(fā)明一較佳實(shí)施例中的一種金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管的制造方法完成步驟S2后的產(chǎn)品剖面示意圖

圖4為根據(jù)本發(fā)明一較佳實(shí)施例中的一種金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管的制造方法完成步驟S3后的產(chǎn)品剖面示意圖

圖5為根據(jù)本發(fā)明一較佳實(shí)施例中的一種金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管的制造方法完成步驟S4后的產(chǎn)品剖面示意圖

圖6是本發(fā)明一較佳實(shí)施例中的一種金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管在垂直于半導(dǎo)體襯底深度方向的剖面圖，其較清楚地展示了階梯形的側(cè)墻和源漏結(jié)構(gòu)

圖7是本發(fā)明一較佳實(shí)施例中的一種金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管在Fin延伸方向的剖面圖，其較清楚地展示了階梯形的側(cè)墻和源漏結(jié)構(gòu)

具體實(shí)施方式

下面結(jié)合附圖1-7對(duì)本發(fā)明的具體實(shí)施方式進(jìn)行詳細(xì)的說(shuō)明。應(yīng)理解的是本發(fā)明能夠在不同的示例上具有各種的變化，其皆不脫離本發(fā)明的范圍，且其中的說(shuō)明及圖示在本質(zhì)上當(dāng)做說(shuō)明之用，而非用以限制本發(fā)明。

需要說(shuō)明的是，在下述的具體實(shí)施方式中，在詳述本發(fā)明的實(shí)施方式時(shí)，為了清楚地表示本發(fā)明的結(jié)構(gòu)以便于說(shuō)明，特對(duì)附圖中的結(jié)構(gòu)不依照一般比例繪圖，并進(jìn)行了局部放大、變形及簡(jiǎn)化處理，因此，應(yīng)避免以此作為對(duì)本發(fā)明的限定來(lái)加以理解。

在以下本發(fā)明的具體實(shí)施方式中，請(qǐng)參閱圖1，圖1為根據(jù)本發(fā)明一較佳實(shí)施例的一種金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管的制造方法的工藝步驟示意圖。如圖1所示，本發(fā)明的一種金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管的制造方法，包括以下步驟：

步驟S1：提供一硅襯底，在所述襯底上形成淺溝槽隔離(STI)、鰭結(jié)構(gòu)(Fin)、柵結(jié)構(gòu)和內(nèi)偏移側(cè)墻。

具體地，請(qǐng)參閱圖2，圖2為根據(jù)本發(fā)明一較佳實(shí)施例中的一種金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管的制造方法完成步驟S1后的產(chǎn)品剖面示意圖。在該步驟中，可通過(guò)常規(guī)CMOS工藝，在半導(dǎo)體襯底1上形成淺溝槽隔離(STI)、鰭結(jié)構(gòu)2、柵結(jié)構(gòu)3和內(nèi)偏移側(cè)墻4。

其中，半導(dǎo)體襯底1可以是任何半導(dǎo)體材料，例如包括但不限于單晶硅、多晶硅、鍺化硅、鍺或III-V半導(dǎo)體。淺溝槽隔離結(jié)構(gòu)可以是任何絕緣體材料，例如，包括但不限于二氧化硅等介質(zhì)。柵結(jié)構(gòu)3可由電介質(zhì)層31和位于其上的非絕緣體32構(gòu)成；電介質(zhì)層31可以是任何電介質(zhì)材料，例如包括但不限于二氧化硅、氮化硅或高介電常數(shù)材料如二氧化鉿等，也可以由幾種不同電介質(zhì)材料堆疊而成，總厚度可為10埃至40埃；電介質(zhì)層31上的非絕緣體32可以是任何半導(dǎo)體材料或?qū)w材料，例如包括但不限于重?fù)诫s多晶硅或金屬等，或是由幾種半導(dǎo)體和導(dǎo)體材料堆積而成。內(nèi)偏移側(cè)墻4可以是任何電介質(zhì)材料，例如包括但不限于二氧化硅或氮化硅等，厚度可為4納米至30納米。

步驟S2：在內(nèi)偏移側(cè)墻兩側(cè)的所述鰭結(jié)構(gòu)上形成第一層外延源漏區(qū)域。

具體地，請(qǐng)參閱圖3，圖3為根據(jù)本發(fā)明一較佳實(shí)施例中的一種金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管的制造方法完成步驟S2后的產(chǎn)品剖面示意圖。在該步驟中，可以通過(guò)選擇性外延生長(zhǎng)工藝，圍繞著魚鰭型半導(dǎo)體襯底1上生長(zhǎng)并形成第一層外延高源漏區(qū)域。

需要說(shuō)明的是，在保證源漏外延電阻不顯著增加的前提下，第一層外延源漏區(qū)域的厚度應(yīng)盡可能小，以最大限度地減小外延源漏區(qū)域與柵結(jié)構(gòu)3中柵極的寄生電容。

在本發(fā)明的實(shí)施例中，可通過(guò)原位摻雜方式，向第一層外延源漏區(qū)域引入雜質(zhì)離子，這時(shí)，第一層外延源漏區(qū)域應(yīng)保證一定的厚度，使其能為魚鰭型半導(dǎo)體襯底1提供足夠數(shù)量的雜質(zhì)離子；也可以通過(guò)注入方式引入雜質(zhì)離子，則第一層外延源漏區(qū)域同樣應(yīng)具有一定的厚度，以便為注入提供空間。例如，第一層外延源漏區(qū)域的厚度可以是4納米至20納米，但是應(yīng)小于所需外延源漏區(qū)域的總厚度，較佳地，其厚度可以是外延源漏區(qū)域總厚度的一半左右。

步驟S3：在第一層外延源漏區(qū)域上方和內(nèi)偏移側(cè)墻兩側(cè)形成第一層外側(cè)墻。具體地，請(qǐng)參閱圖4，圖4為根據(jù)本發(fā)明一較佳實(shí)施例中的一種金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管的制造方法完成步驟S3后的產(chǎn)品剖面示意圖。在該步驟中，較佳地，可采用在器件表面均厚淀積電介質(zhì)材料方式，形成覆蓋柵結(jié)構(gòu)3、內(nèi)偏移側(cè)墻4和第一層外延源漏區(qū)域表面的一層電介質(zhì)；接著，可通過(guò)反應(yīng)離子刻蝕(RIE)工藝，去除位于柵結(jié)構(gòu)3正上方的電介質(zhì)層和第一層外延源漏區(qū)域正上方一定區(qū)域的電介質(zhì)層，同時(shí)，在柵結(jié),3的兩側(cè)、緊鄰內(nèi)偏移側(cè)墻4形成第一層外側(cè)墻。

步驟S4：在第一層外側(cè)墻兩側(cè)的第一層外延源漏區(qū)域上繼續(xù)形成第二層外延源漏區(qū)域；在第二層外延源漏區(qū)域上方的第一層外側(cè)墻兩側(cè)繼續(xù)形成第二層外側(cè)墻，其中，所需的抬高源漏區(qū)域總厚度為第一層外延源漏區(qū)域和第二層外延源漏區(qū)域厚度之和，外側(cè)墻總厚度為第一層外側(cè)墻和第二層外側(cè)墻厚度之和。

具體地，請(qǐng)參閱圖5，圖5為根據(jù)本發(fā)明一較佳實(shí)施例中的一種金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管的制造方法完成步驟S4后的產(chǎn)品剖面示意圖。在該步驟中，可以同樣通過(guò)選擇性外延生長(zhǎng)工藝，在第一層外延源漏區(qū)域上生長(zhǎng)并形成第二層外延源漏區(qū)域。

請(qǐng)參閱圖6和圖7，圖6是本發(fā)明一較佳實(shí)施例中的一種金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管在垂直于半導(dǎo)體襯底深度方向的剖面圖，其較清楚地展示了階梯形的側(cè)墻和源漏結(jié)構(gòu)；圖7是本發(fā)明一較佳實(shí)施例中的一種金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管在Fin延伸方向的剖面圖，其較清楚地展示了階梯形的側(cè)墻和源漏結(jié)構(gòu)。

第二層外延源漏區(qū)域的厚度可以是5-20納米。需要說(shuō)明的是，可利用第二層外延源漏區(qū)域的厚度和第一層外延源漏區(qū)域的厚度疊加，構(gòu)成所需抬高源漏區(qū)域的總厚度。

同樣地，可通過(guò)原位摻雜方式，向第二層外延源漏區(qū)域引入雜質(zhì)離子；也可以通過(guò)注入方式引入雜質(zhì)離子。較佳地，總的抬高源漏區(qū)域厚度應(yīng)保證一定的摻雜濃度以盡可能減少源漏區(qū)域的電阻。

作為可選的實(shí)施方式，第一層外延源漏區(qū)域和第二層外延源漏區(qū)域材料可以是經(jīng)碳或鍺摻雜的硅材料，或者是經(jīng)硼、磷或砷原位摻雜的硅材料。

當(dāng)采用離子注入時(shí)，所述第一層外延源漏區(qū)域和第二層外延源漏區(qū)域材料可以是經(jīng)離子注入硼、氟化硼、磷或砷后的硅。并且，優(yōu)選地，離子注入濃度可為1e13ions/cm2至1e17ions/cm2，注入能量為0.5keV至15keV。

作為可選的實(shí)施方式，第一層外側(cè)墻材料和第二層外側(cè)墻材料(即電介質(zhì)材料)可以是二氧化硅、氮化硅或氮氧化硅之一或其不同組合。進(jìn)一步地，第一層外側(cè)墻厚度和第二層外側(cè)墻厚度均在4納米至15納米之間。

較佳地，當(dāng)形成第二層外延源漏區(qū)域以及第二層外側(cè)墻后，還包括步驟S5：判斷所需的抬高源漏區(qū)域總厚度和外側(cè)墻總厚度是否滿足要求，如果沒(méi)有，在步驟S4的基礎(chǔ)上，重復(fù)執(zhí)行步驟S3和步驟S4，直至得到所需的抬高源漏區(qū)域總厚度及外側(cè)墻總厚度。

也就是說(shuō)，抬高源漏區(qū)域以及外側(cè)墻的總厚度尚未達(dá)到所需的設(shè)計(jì)總厚度時(shí)，也可以重復(fù)執(zhí)行上述的步驟S3和步驟S4，以繼續(xù)形成第三抬高源漏區(qū)域以及第三外側(cè)墻，并由此類推，直至得到所需的抬高源漏區(qū)域及外側(cè)墻總厚度，從而通過(guò)多次按順序制造外側(cè)墻和外延生長(zhǎng)抬高源漏區(qū)域，形成具有階梯形的側(cè)墻結(jié)構(gòu)。

需要說(shuō)明的是，雖然可以通過(guò)多次(兩次及以上)按順序制造柵極外側(cè)墻和外延生長(zhǎng)抬高源漏區(qū)域，以形成階梯形側(cè)墻，但實(shí)際生產(chǎn)中出于成本考慮，往往通過(guò)重復(fù)兩次外延生長(zhǎng)抬高源漏區(qū)域過(guò)程，可以以較低成本顯著減小寄生電容。經(jīng)TCAD仿真驗(yàn)證，本發(fā)明可以減少10％至20％的源漏寄生電容，反相器延遲時(shí)間可減少17％。

綜上所述，本發(fā)明通過(guò)在常規(guī)鰭式半導(dǎo)體器件的柵結(jié)構(gòu)和內(nèi)偏移側(cè)墻兩側(cè)以多道重復(fù)工藝方式，分步形成外延源漏區(qū)域和外側(cè)墻，以形成具有階梯形側(cè)墻結(jié)構(gòu)的低寄生電容全耗盡型絕緣層上硅金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管，可以平衡源漏擴(kuò)展區(qū)(SDE)電阻和寄生電容的取舍，即在保證源漏擴(kuò)展區(qū)雜質(zhì)分布不改變的同時(shí)，可減少RSD和柵極間的寄生電容。

本發(fā)明相比現(xiàn)有技術(shù)具有流程簡(jiǎn)單、成本低廉等優(yōu)點(diǎn)，并可適用于具有不用晶向的襯底。

以上的僅為本發(fā)明的實(shí)施例，實(shí)施例并非用以限制本發(fā)明的專利保護(hù)范圍，因此凡是運(yùn)用本發(fā)明的說(shuō)明書及附圖內(nèi)容所作的等同結(jié)構(gòu)變化，同理均應(yīng)包含在本發(fā)明的保護(hù)范圍內(nèi)。