本發(fā)明涉及半導(dǎo)體良率提升領(lǐng)域，尤其涉及一種抵抗高溫波動的防護(hù)層及包括制備該防護(hù)層的方法的CMOS晶體管的制備方法。

背景技術(shù)：

隨著集成電路集成度的提高，CMOS(Complementary Metal Oxide Semiconductor，金屬氧化物半導(dǎo)體)晶體管尺寸越來越小，摻雜離子在RTP(Rapid Thermal Process，快速熱處理)退火工藝中的擴(kuò)散對器件影響也越來越明顯，特別是PMOS(P-channel Metal Oxide Semiconductor，P溝道金屬氧化物半導(dǎo)體)，器件性能對RTP退火溫度均勻性的敏感程度也越來越高。RTP局部溫度的波動將會導(dǎo)致PMOS器件均勻性變差。

技術(shù)實(shí)現(xiàn)要素：

針對上述問題，本發(fā)明提出了一種抵抗高溫波動的防護(hù)層的制備方法，應(yīng)用于制備CMOS晶體管的工藝中；包括：

步驟S1：采用硅材料制備一基底，所述基底上包括一P阱，一N阱和將所述P阱和所述N阱分隔開的一淺溝道隔離；

步驟S2：于所述N阱上方制備一具有側(cè)墻的第一柵極，同時(shí)于所述P阱上方制備一第二柵極，并于形成所述第一柵極后的所述N阱定義形成第一源漏極預(yù)制備區(qū)；

步驟S3：制備一第一介質(zhì)層以將所述基底表面覆蓋；

步驟S4：刻蝕所述第一介質(zhì)層以將所述第一柵極和所述第一源漏極預(yù)制備區(qū)暴露；

步驟S5：于所述第一源漏極預(yù)制備區(qū)上外延一第一鍺硅層；

步驟S6：將所述第一鍺硅層暴露在氧氣氛中退火形成一氧化硅層，同時(shí)使得所述第一鍺硅層中的鍺元素向下游離與所述N阱中的硅元素結(jié)合，以于所述第一源漏極預(yù)制備區(qū)形成厚度控制在一第一預(yù)設(shè)厚度范圍內(nèi)的一第二鍺硅層。

上述的制備方法，其中，通過對所述氧化硅層進(jìn)行清洗將所述氧化硅層的厚度控制在一第二預(yù)設(shè)厚度范圍內(nèi)。

上述的制備方法，其中，所述第二預(yù)設(shè)厚度范圍為1～5nm。

上述的制備方法，其中，所述步驟S4中，刻蝕所述第一介質(zhì)層形成的對所述第一源漏極預(yù)制備區(qū)的暴露還延伸至所述淺溝道隔離上方。

上述的制備方法，其中，所述步驟S5中，外延所述第一鍺硅層的厚度控制在60～100nm。

上述的制備方法，其中，所述步驟S6中，于一預(yù)設(shè)溫度范圍內(nèi)形成所述氧化層和所述第二鍺硅層。

上述的制備方法，其中，所述預(yù)設(shè)溫度范圍為600～900℃。

上述的制備方法，其中，所述第一預(yù)設(shè)厚度范圍為30～80nm。

一種CMOS晶體管的制備方法，包括如上任意一項(xiàng)所述的抵抗高溫波動的防護(hù)層的制備方法，還包括：

步驟S7：清洗刻蝕后的所述第一介質(zhì)層，并于所述P阱上方定義形成一第二源漏極預(yù)制備區(qū)；

步驟S8：對所述第一源漏極預(yù)制備區(qū)進(jìn)行N-輕摻雜工藝，以及對所述第二源漏極預(yù)制備區(qū)進(jìn)行P-輕摻雜工藝；

步驟S9：制備所述第二柵極的側(cè)墻；

步驟S10：對所述第一源漏極預(yù)制備區(qū)和所述第二源漏極預(yù)制備區(qū)進(jìn)行源漏極制備工藝，以形成第一源漏極和第二源漏極；

步驟S11：制備一第二介質(zhì)層以將所述步驟S10形成的結(jié)構(gòu)上方覆蓋；

步驟S12：刻蝕所述第二介質(zhì)層形成多個(gè)接觸孔，用以分別連接所述第一源漏極，所述第一柵極，所述第二源漏極和所述第二柵極。

有益效果：本發(fā)明提出的一種抵抗高溫波動的防護(hù)層的制備方法所形成的防護(hù)層，加入了外延鍺硅層的步驟，從而在第一源漏極預(yù)制備區(qū)形成能夠抵抗后續(xù)形成PMOS晶體管的工藝中RTP退火溫度的波動的一第二鍺硅層，同時(shí)不會對PMOS晶體管的其他工藝步驟產(chǎn)生影響；還提出了一種CMOS晶體管的制備方法，包括上述防護(hù)層的制備方法，所形成的PMOS晶體管能夠抵抗RTP退火溫度的波動，從而形成均勻性好、性能優(yōu)良的CMOS晶體管。

附圖說明

圖1為本發(fā)明一實(shí)施例中抵抗高溫波動的防護(hù)層的制備方法的流程示意圖；

圖2為本發(fā)明一實(shí)施例中步驟S1形成的結(jié)構(gòu)的結(jié)構(gòu)示意圖；

圖3為本發(fā)明一實(shí)施例中步驟S2形成的結(jié)構(gòu)的結(jié)構(gòu)示意圖；

圖4為本發(fā)明一實(shí)施例中步驟S3形成的結(jié)構(gòu)的結(jié)構(gòu)示意圖；

圖5為本發(fā)明一實(shí)施例中步驟S4形成的結(jié)構(gòu)的結(jié)構(gòu)示意圖；

圖6為本發(fā)明一實(shí)施例中步驟S5形成的結(jié)構(gòu)的結(jié)構(gòu)示意圖；

圖7為本發(fā)明一實(shí)施例中步驟S6形成的結(jié)構(gòu)的結(jié)構(gòu)示意圖；

圖8為本發(fā)明一實(shí)施例中CMOS晶體管的制備方法的流程示意圖。

具體實(shí)施方式

下面結(jié)合附圖和實(shí)施例對本發(fā)明進(jìn)行進(jìn)一步說明。

在一個(gè)較佳的實(shí)施例中，如圖1所示，提出了一種抵抗高溫波動的防護(hù)層的制備方法，可以應(yīng)用于制備CMOS晶體管的工藝中，所形成的結(jié)構(gòu)可以如圖2～7所示；可以包括：

步驟S1：采用硅材料制備一基底10，基底上包括一P阱11，一N阱12和將P阱11和N阱12分隔開的一淺溝道隔離13；

步驟S2：于N阱12上方制備一具有側(cè)墻(附圖中未顯示)的第一柵極14，同時(shí)于P阱11上方制備一第二柵極15，并于形成第一柵極后的N阱12定義形成第一源漏極預(yù)制備區(qū)(即為N阱12上方第一柵極14兩側(cè)的區(qū)域)；

步驟S3：制備一第一介質(zhì)層16以將基底10表面覆蓋；

步驟S4：刻蝕第一介質(zhì)層16以將第一柵極14和第一源漏極預(yù)制備區(qū)暴露(刻蝕后形成部分第一介質(zhì)層17)；

步驟S5：于第一源漏極預(yù)制備區(qū)上外延一第一鍺硅層18；

步驟S6：將第一鍺硅層18暴露在氧氣氛中退火形成一氧化硅層19，同時(shí)使得第一鍺硅層18中的鍺元素向下游離與N阱12中的硅元素結(jié)合，以于第一源漏極預(yù)制備區(qū)形成厚度控制在一第一預(yù)設(shè)厚度范圍內(nèi)的一第二鍺硅層20。

具體地，由于第一鍺硅層18在第一柵極14的阻隔下為非連續(xù)的兩部分，因此在下方形成的第二鍺硅層20也為非連續(xù)的，從而使得第一柵極14與N阱12之間不會受到第二鍺硅層20的影響，但這只是優(yōu)選的情況，不應(yīng)視為是對本發(fā)明的限制；第二鍺硅層形成后能夠抵抗后續(xù)的快速退火工藝中溫度波動的影響，使得形成的CMOS晶體管中的PMOS(P-channel Metal Oxide Semiconductor，P溝道金屬氧化物半導(dǎo)體)晶體管具有較高的均勻度；可以通過采用鍺濃縮技術(shù)，將N阱上外延的SiGe(鍺硅)層中的Ge(鍺)推入N阱中，從而使得Si(硅)表面變?yōu)镾iGe，進(jìn)而提高了B(硼)等摻雜離子的擴(kuò)散激活能，降低擴(kuò)散系數(shù)，從而降低了PMOS對RTP退火溫度波動的敏感性。該工藝簡單可行。

在一個(gè)較佳的實(shí)施例中，可以通過對氧化硅層進(jìn)行清洗將氧化硅層的厚度控制在一第二預(yù)設(shè)厚度范圍內(nèi)，從而防止后續(xù)的刻蝕步驟過度損傷晶圓表面。

上述實(shí)施例中，優(yōu)選地，第二預(yù)設(shè)厚度范圍可以為1～5nm。

在一個(gè)較佳的實(shí)施例中，步驟S4中，刻蝕第一介質(zhì)層形成的對第一源漏極預(yù)制備區(qū)的暴露還延伸至淺溝道隔離13上方，以保證將第一源漏極預(yù)制備區(qū)完全暴露。

在一個(gè)較佳的實(shí)施例中，步驟S5中，外延第一鍺硅層18的厚度可以控制在60～100nm，從而使得下方形成第二鍺硅層具有一理想的厚度。

在一個(gè)較佳的實(shí)施例中，步驟S6中，可以于一預(yù)設(shè)溫度范圍內(nèi)形成氧化層18和第二鍺硅層20。

在一個(gè)較佳的實(shí)施例中，預(yù)設(shè)溫度范圍可以為600～900℃。

在一個(gè)較佳的實(shí)施例中，第一預(yù)設(shè)厚度范圍可以為30～80nm，比如將第二鍺硅層20控制在40nm～60nm。

本發(fā)明還提出了一種CMOS晶體管的制備方法，可以包括如上的抵抗高溫波動的防護(hù)層的制備方法，如圖8所示，還可以包括：

步驟S7：清洗刻蝕后的第一介質(zhì)層，并于P阱上方定義形成一第二源漏極預(yù)制備區(qū)；

步驟S8：對第一源漏極預(yù)制備區(qū)進(jìn)行N-輕摻雜工藝，以及對第二源漏極預(yù)制備區(qū)進(jìn)行P-輕摻雜工藝；

步驟S9：制備第二柵極的側(cè)墻；

步驟S10：對第一源漏極預(yù)制備區(qū)和第二源漏極預(yù)制備區(qū)進(jìn)行源漏極制備工藝，以形成第一源漏極和第二源漏極；

步驟S11：制備一第二介質(zhì)層以將步驟S10形成的結(jié)構(gòu)上方覆蓋；

步驟S12：刻蝕第二介質(zhì)層形成多個(gè)接觸孔，用以分別連接第一源漏極，第一柵極，第二源漏極和第二柵極。

具體地，源漏極制備工藝可以是對第一源漏極預(yù)制備區(qū)依次進(jìn)行N+摻雜工藝及第一熱退火工藝制備，以在第一源漏極預(yù)制備區(qū)形成第一源極和第一漏極，以及對第二源漏極預(yù)制備區(qū)依次進(jìn)行P+摻雜工藝及第二熱退火工藝制備，以在第二源漏極預(yù)制備區(qū)形成第二源極和第二漏極；此時(shí)，第一熱退火工藝和第二熱退火工藝產(chǎn)生的高溫波動對有第二鍺硅層的PMOS晶體管影響得到了降低，最終形成的CMOS晶體管性能較現(xiàn)有的CMOS晶體管更為優(yōu)良。

綜上所述，本發(fā)明提出了一種抵抗高溫波動的防護(hù)層的制備方法，以及包括制備防護(hù)層的步驟的CMOS晶體管的制備方法，包括：采用硅材料制備一基底，基底上包括一P阱，一N阱和將P阱和N阱分隔開的一淺溝道隔離；于N阱上方制備一第一柵極，于P阱上方制備一第二柵極，并于形成第一柵極后的N阱定義形成第一源漏極預(yù)制備區(qū)；制備一第一介質(zhì)層以將基底表面覆蓋；刻蝕第一介質(zhì)層以將第一柵極和第一源漏極預(yù)制備區(qū)暴露；于第一源漏極預(yù)制備區(qū)上外延一第一鍺硅層；將第一鍺硅層暴露在氧氣氛中退火，使得第一鍺硅層中的鍺元素向下游離與N阱中的硅元素結(jié)合，以于第一源漏極預(yù)制備區(qū)形成厚度控制在一第一預(yù)設(shè)厚度范圍內(nèi)的一第二鍺硅層；使得最終形成的PMOS管能夠抵抗RTP退火溫度的波動，從而形成表面均勻的性能優(yōu)良的晶體管。

通過說明和附圖，給出了具體實(shí)施方式的特定結(jié)構(gòu)的典型實(shí)施例，基于本發(fā)明精神，還可作其他的轉(zhuǎn)換。盡管上述發(fā)明提出了現(xiàn)有的較佳實(shí)施例，然而，這些內(nèi)容并不作為局限。

對于本領(lǐng)域的技術(shù)人員而言，閱讀上述說明后，各種變化和修正無疑將顯而易見。因此，所附的權(quán)利要求書應(yīng)看作是涵蓋本發(fā)明的真實(shí)意圖和范圍的全部變化和修正。在權(quán)利要求書范圍內(nèi)任何和所有等價(jià)的范圍與內(nèi)容，都應(yīng)認(rèn)為仍屬本發(fā)明的意圖和范圍內(nèi)。