1.一種半導(dǎo)體裝置，包括：
第一可編程邏輯元件和第二可編程邏輯元件；
垂直布線，置于所述第一可編程邏輯元件與所述第二可編程邏輯元件之間；
水平布線，垂直于所述垂直布線；以及
開(kāi)關(guān)的組，位于所述垂直布線與所述水平布線的交叉點(diǎn)，所述開(kāi)關(guān)的組包括第一至第六開(kāi)關(guān)，
其中：
所述第一開(kāi)關(guān)和所述第二開(kāi)關(guān)配置成確定所述垂直布線與所述水平布線之間的導(dǎo)通；
所述第三開(kāi)關(guān)和所述第四開(kāi)關(guān)配置成確定所述垂直布線與所述水平布線之間的導(dǎo)通；
所述第五開(kāi)關(guān)和所述第六開(kāi)關(guān)配置成分別確定所述垂直布線與所述水平布線的導(dǎo)通，以及
其中所述第一至第六開(kāi)關(guān)的各個(gè)包括在溝道形成區(qū)中包含氧化物半導(dǎo)體的第一晶體管。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，
其中所述第一至第六開(kāi)關(guān)的各個(gè)包括：
第二布線；以及
多個(gè)電路組，
其中所述多個(gè)電路組的各個(gè)包括：
第一布線；以及
所述第一晶體管和第二晶體管各包括柵極、源極和漏極，以及
其中：
所述第一晶體管的所述柵極電連接到所述第一布線；
所述第一晶體管的所述源極電連接到所述第二布線；
所述第二晶體管的所述柵極電連接到所述第一晶體管的所述漏極；
所述多個(gè)電路組的所述第二晶體管的所述源極彼此電連接；
所述多個(gè)電路組的所述第二晶體管的所述漏極彼此電連接；
所述第一可編程邏輯元件電連接到所述多個(gè)電路組的所述第二晶體管的所述源極；以及
所述第二可編程邏輯元件電連接到所述多個(gè)電路組的所述第二晶體管的所述漏極。
3. 根據(jù)權(quán)利要求2所述的半導(dǎo)體裝置，
其中所述多個(gè)電路組的各個(gè)還包括電容器和第三布線，以及
其中，在所述多個(gè)電路組的各個(gè)中，所述電容器的電極中的一個(gè)電連接到所述第二晶體管的所述柵極并且所述電容器的所述電極中的另一個(gè)電連接到所述第三布線。
4.根據(jù)權(quán)利要求2所述的半導(dǎo)體裝置，其中所述第二晶體管在溝道形成區(qū)中包括硅。
5.根據(jù)權(quán)利要求2所述的半導(dǎo)體裝置，其中所述第二晶體管是p溝道晶體管。
6.根據(jù)權(quán)利要求2所述的半導(dǎo)體裝置，其中所述多個(gè)電路組的數(shù)量為2。
7.一種半導(dǎo)體裝置包括：
第一可編程邏輯元件和第二可編程邏輯元件；
垂直布線，置于所述第一可編程邏輯元件與所述第二可編程邏輯元件之間；
水平布線，垂直于所述垂直布線；以及
開(kāi)關(guān)的組，位于所述垂直布線與所述水平布線的交叉點(diǎn)，所述開(kāi)關(guān)的組包括第一至第六開(kāi)關(guān)，
其中：
所述第一開(kāi)關(guān)和所述第二開(kāi)關(guān)配置成確定所述垂直布線與所述水平布線之間的導(dǎo)通；
所述第三開(kāi)關(guān)和所述第四開(kāi)關(guān)配置成確定所述垂直布線與所述水平布線之間的導(dǎo)通；以及
所述第五開(kāi)關(guān)和所述第六開(kāi)關(guān)配置成分別確定所述垂直布線與所述水平布線的導(dǎo)通，
其中所述第一至第六開(kāi)關(guān)的各個(gè)包括在溝道形成區(qū)中包含氧化物半導(dǎo)體的第一晶體管，
其中所述第一至第六開(kāi)關(guān)的各個(gè)包括：
第一布線和第二布線；以及
所述第一晶體管和第二晶體管各包括柵極、源極和漏極，
其中：
所述第一晶體管的所述柵極電連接到所述第一布線；
所述第一晶體管的所述源極電連接到所述第二布線；以及
所述第二晶體管的所述柵極電連接到所述第一晶體管的所述漏極，
其中所述第一可編程邏輯元件電連接到所述第二晶體管的所述源極，以及
其中所述第二可編程邏輯元件電連接到所述第二晶體管的所述漏極。
8. 根據(jù)權(quán)利要求7所述的半導(dǎo)體裝置，
其中所述第一至第六開(kāi)關(guān)的各個(gè)還包括電容器和第三布線，以及
其中所述電容器的電極中的一個(gè)電連接到所述第二晶體管的所述柵極并且所述電容器的所述電極中的另一個(gè)電連接到所述第三布線。
9.根據(jù)權(quán)利要求7所述的半導(dǎo)體裝置，其中所述第二晶體管在溝道形成區(qū)中包括硅。
10.根據(jù)權(quán)利要求7所述的半導(dǎo)體裝置，其中所述第二晶體管是p溝道晶體管。
11.一種半導(dǎo)體裝置包括：
第一可編程邏輯元件和第二可編程邏輯元件；
垂直布線，置于所述第一可編程邏輯元件與所述第二可編程邏輯元件之間；
水平布線，垂直于所述垂直布線；以及
開(kāi)關(guān)的組，位于所述垂直布線與所述水平布線的交叉點(diǎn)，所述開(kāi)關(guān)的組包括第一至第六開(kāi)關(guān)，
其中：
所述第一開(kāi)關(guān)和所述第二開(kāi)關(guān)配置成確定所述垂直布線與所述水平布線之間的導(dǎo)通；
所述第三開(kāi)關(guān)和所述第四開(kāi)關(guān)配置成確定所述垂直布線與所述水平布線之間的導(dǎo)通；以及
所述第五開(kāi)關(guān)和所述第六開(kāi)關(guān)配置成分別確定所述垂直布線與所述水平布線的導(dǎo)通，
其中所述第一至第六開(kāi)關(guān)的各個(gè)包括在溝道形成區(qū)中包含氧化物半導(dǎo)體的第一晶體管，
其中所述第一至第六開(kāi)關(guān)的各個(gè)包括：
第一布線和第二布線；以及
所述第一晶體管、第二晶體管和第三晶體管各包括柵極、源極和漏極，
其中：
所述第一晶體管的所述柵極電連接到所述第一布線；
所述第一晶體管的所述源極電連接到所述第二布線；
所述第二晶體管的所述柵極電連接到所述第一晶體管的所述漏極；以及
所述第三晶體管的所述源極電連接到所述第二晶體管的所述漏極，
其中所述第一可編程邏輯元件電連接到所述第二晶體管的所述源極，以及
其中所述第二可編程邏輯元件電連接到所述第三晶體管的所述漏極。
12. 根據(jù)權(quán)利要求11所述的半導(dǎo)體裝置，
其中所述第一至第六開(kāi)關(guān)的各個(gè)還包括第三布線，以及
其中所述第三晶體管的所述柵極電連接到所述第三布線。
13.根據(jù)權(quán)利要求11所述的半導(dǎo)體裝置，其中所述第二晶體管和所述第三晶體管的各個(gè)在溝道形成區(qū)中包括硅。
14.根據(jù)權(quán)利要求11所述的半導(dǎo)體裝置，其中所述第二晶體管和所述第三晶體管的各個(gè)是p溝道晶體管。