犧牲結構降低應力的晶圓級芯片尺寸封裝結構的制作方法
【專利摘要】本實用新型公開了一種晶圓級芯片尺寸封裝結構，是一種犧牲結構降低應力的晶圓級芯片尺寸封裝結構。該封裝結構首先通過在與PIN腳相對位置的鈍化層上方開出至少三個通孔，使PIN腳部分外露，然后進行布設金屬線路層和植錫球將線路引向外電路。這種封裝結構中的三個通孔為一種犧牲結構，若三個通孔中有線路失效，必定為兩側小孔中的一個或者兩個孔內的線路失效，而中間小孔內線路完好。因此，可以有效降低線路層的裂紋及降低PIN兩側的拉應力。
【專利說明】犧牲結構降低應力的晶圓級芯片尺寸封裝結構

【技術領域】
[0001]本實用新型涉及一種半導體芯片的晶圓級芯片尺寸封裝(wafer level chipscale packaging, WLCSP)結構,尤其涉及一種犧牲結構降低應力的晶圓級芯片尺寸封裝結構。

【背景技術】
[0002]晶圓級芯片尺寸封裝(waferlevel chip scale packaging,WLCSP)是 IC封裝方式的一種，它是一種先將整片晶圓進行封裝，再切割得到單顆芯片的封裝方法。
[0003]目前，半導體芯片的晶圓級芯片尺寸封裝過程主要為在兩個芯片之間形成切割道，通過在與芯片單元四周晶圓氧化層內的PIN腳相對的鈍化層上開出一個圓孔，再通過打孔方式將PIN腳打穿，接著再布一層可以將線路引向外電路的金屬線路層，最后覆蓋保護層。由于要在鈍化層上開孔，在鈍化層上布金屬線路層，鈍化層材料與金屬線路層材料的楊氏模量和熱膨脹系數(shù)不同，鈍化層會對金屬線路層產(chǎn)生拉應力，在這種封裝方法實施過程中，拉應力很容易使硅基板的底部出現(xiàn)線路裂紋或者PIN腳斷裂，導致產(chǎn)品良率降低。
實用新型內容
[0004]為了解決上述技術問題，本實用新型提出一種犧牲結構降低應力的晶圓級芯片尺寸封裝結構，能夠有效地降低線路層的裂紋，從而保證產(chǎn)品的電性能；同時也能有效地降低應力，防止PIN腳部分斷裂。
[0005]本實用新型的技術方案是這樣實現(xiàn)的:
[0006]一種犧牲結構降低應力的晶圓級芯片尺寸封裝結構，包括若干個芯片單元，相鄰兩個所述芯片單元之間形成切割道；每個所述芯片單元包括硅基板、位于所述硅基板下表面并向四周延伸至所述切割道處的晶圓氧化層、位于所述硅基板上表面并向四周延伸至所述切割道處的鈍化層和在所述硅基板四周的晶圓氧化層內間隔形成的若干個PIN腳；對應每個PIN腳，沿所述PIN腳的最大邊長方向，所述鈍化層上間隔順序開設有至少三個與所述PIN腳位置相對的通孔，所述通孔穿透所述晶圓氧化層連通所述PIN腳；所述通孔內和所述硅基板上表面上的鈍化層上布設有金屬線路層，所述硅基板上表面上的鈍化層上的金屬線路層上植有多個錫球，所述通孔內和所述鈍化層上的金屬線路層外覆蓋有絕緣層。
[0007]作為本實用新型的進一步改進，設有三個大小相等的所述通孔，所述通孔的直徑小于所述PIN腳的最小邊長。
[0008]作為本實用新型的進一步改進，所述金屬線路層的材質為鋁或銅或其兩者的組八口 ο
[0009]作為本實用新型的進一步改進，每個所述芯片單元下方設有保護蓋板，所述保護蓋板與所述芯片單元通過設于所述芯片單元的晶圓氧化層的下表面的粘合層連接在一起。
[0010]作為本實用新型的進一步改進，在所述粘合層與保護蓋板之間設有支撐圍堰層，所述支撐圍堰層中部形成圍堰間隙。
[0011]本實用新型的有益效果是:本實用新型提供一種犧牲結構降低應力的晶圓級芯片尺寸封裝結構，對應每個芯片單元，首先，通過在與PIN腳相對位置的鈍化層上間隔順序開出三個通孔，通孔穿透晶圓氧化層連通PIN腳，即使PIN腳部分外露，然后，進行布金屬線路層和植錫球，將芯片單元線路經(jīng)PIN腳引向外電路。該封裝結構中的三個通孔為一種犧牲結構，即三個通孔中有線路失效，必定為兩側通孔中的一個或者兩個孔內的線路失效，而中間的通孔內線路完好，其原因在于形成上述封裝結構的實施過程中，鈍化層與金屬線路層的膨脹系數(shù)不同，在PIN腳周圍將產(chǎn)生拉應力，沿PIN腳的最大邊長方向(通過PIN腳是長方形，即沿長度方向)產(chǎn)生的拉應力較大，且無法向切割道位置釋放，因此，可能造成兩側的PIN腳部分斷裂。綜上，本實用新型可以有效地避免金屬線路層出現(xiàn)裂紋，從而保證產(chǎn)品的電性能；同時也能有效地降低應力，防止PIN腳部分斷裂。當然如果工藝允許的情況下，也可以在與PIN腳相對位置的鈍化層上間隔順序開出四個或五通孔，但是由于該封裝結構是一種犧牲結構，開設三個小孔即可保證產(chǎn)品的電性能，是一種優(yōu)選實施方案。

【專利附圖】

【附圖說明】
[0012]圖1為本實用新型封裝結構俯視圖；
[0013]圖2為圖1中所示A-A向剖面圖；
[0014]圖3為圖1中所示B-B向剖面圖。
[0015]結合附圖，作以下說明:
[0016]I——芯片單元2——切割道
[0017]3——硅基板4——保護蓋板
[0018]5——PIN腳6——晶圓氧化層
[0019]7—粘合層8—金屬線路層
[0020]9——絕緣層10——鈍化層
[0021]11——支撐圍堰層12——圍堰間隙
[0022]13-通孔14-錫球

【具體實施方式】
[0023]如圖1、圖2和圖3所示，一種犧牲結構降低應力的晶圓級芯片尺寸封裝結構，包括若干個芯片單元1，相鄰兩個所述芯片單元之間形成切割道2 ;每個所述芯片單元包括硅基板3、位于所述硅基板下表面并向四周延伸至所述切割道處的晶圓氧化層6、位于所述硅基板上表面并向四周延伸至所述切割道處的鈍化層10和在所述硅基板四周的晶圓氧化層內間隔形成的若干個PIN腳5 ;對應每個PIN腳，沿所述PIN腳的最大邊長方向，所述鈍化層上間隔順序開設有至少三個與所述PIN腳位置相對的通孔13，所述通孔穿透所述晶圓氧化層連通所述PIN腳；所述通孔內和所述硅基板上表面上的鈍化層上布設有金屬線路層8，所述硅基板上表面上的鈍化層上的金屬線路層上植有多個錫球14，所述通孔內和所述鈍化層上的金屬線路層外覆蓋有絕緣層9。上述結構中，設置的至少三個導通PIN腳和錫球的通孔的封裝結構，是一種犧牲結構保護線路的封裝結構，即若三個通孔中有線路失效，必定為兩側一個或者兩個小孔內的線路失效，而中間小孔中線路完好。
[0024]優(yōu)選的，設有三個大小相等的所述通孔，且為沿其底部到其頂部的直徑均相等的直孔，該通孔底部的直徑小于PIN腳的最小邊長，保證PIN腳部分外露。設置三個通孔是一種優(yōu)選的實施方式，當然如果封裝工藝允許的情況下，也可以在與PIN腳相對位置的鈍化層上間隔順序開出四個或五通孔，以犧牲兩側的通孔保證中心通孔的導電性能，但是由于該封裝結構是一種犧牲結構，開設三個小孔即可保證產(chǎn)品的電性能，是一種優(yōu)選實施方案。
[0025]優(yōu)選的，所述金屬線路層的材質為鋁或銅或其兩者的組合。
[0026]芯片單元結構可以為有保護蓋板(玻璃蓋板)，也可以為無保護蓋板。優(yōu)選的，每個所述芯片單元下方設有保護蓋板，所述保護蓋板與所述芯片單元通過設于所述芯片單元的晶圓氧化層的下表面的粘合層7連接在一起。
[0027]優(yōu)選的，在所述粘合層與保護蓋板之間設有支撐圍堰層11，所述支撐圍堰層中部形成圍堰間隙12。
[0028]一種犧牲結構降低應力的晶圓級芯片尺寸封裝結構的封裝方法，包括如下步驟:
[0029]a、提供一包含若干個芯片單元的晶圓，相鄰兩個芯片單元之間形成切割道，每個芯片單元包括順序設置的硅基板和晶圓氧化層，晶圓氧化層向四周壓縮至切割道處，硅基板四周的晶圓氧化層內間隔形成有若干個PIN腳；
[0030]b、在所述硅基板上和所述硅基板四周的晶圓氧化層上覆蓋一層鈍化層，對應每個PIN腳，沿所述PIN腳的最大邊長方向，在所述鈍化層上間隔順序開設至少三個與所述PIN腳位置相對的通孔，所述通孔穿透所述晶圓氧化層連通所述PIN腳；
[0031]C、在所述鈍化層的上表面和所述通孔內依次覆蓋金屬線路層(8)和用于保護所述金屬線路層的絕緣層；
[0032]d、在所述硅基板上表面上的鈍化層上的金屬線路層上植多個錫球。
[0033]優(yōu)選的，在所述步驟b中，采用光刻工藝或干法刻蝕方法形成三個大小相等的所述通孔，所述通孔的直徑小于所述PIN腳的最小邊長。在步驟b中，若鈍化層的材料既可以作為鈍化材料又可以作為光刻膠材料，則采用光刻工藝形成三個通孔。
[0034]優(yōu)選的，所述金屬線路層的材質為鋁或銅或其兩者的組合。
[0035]優(yōu)選的，在所述步驟a中，每個所述芯片單元還包括順序設置于所述晶圓氧化層下方的粘合層、支撐圍堰層和保護蓋板，所述支撐圍堰層中部形成圍堰間隙。
[0036]綜上，本實用新型提供一種犧牲結構降低應力的晶圓級芯片尺寸封裝結構及方法，對應每個芯片單元，首先，通過在與PIN腳相對位置的鈍化層上間隔順序開出三個通孔，通孔穿透晶圓氧化層連通PIN腳，即使PIN腳部分外露，然后，進行布金屬線路層和植錫球，將芯片單元線路經(jīng)PIN腳引向外電路。該封裝結構中的三個通孔為一種犧牲結構，即三個通孔中有線路失效，必定為兩側通孔中的一個或者兩個孔內的線路失效，而中間的通孔內線路完好，其原因在于形成上述封裝結構的實施過程中，鈍化層與金屬線路層的膨脹系數(shù)不同，在PIN腳周圍將產(chǎn)生拉應力，沿PIN腳的最大邊長方向(通過PIN腳是長方形，即沿長度方向)產(chǎn)生的拉應力較大，且無法向切割道位置釋放，可能造成兩側的PIN腳部分斷裂。因此，本實用新型可以有效地避免金屬線路層出現(xiàn)裂紋，從而保證產(chǎn)品的電性能；同時也能有效地降低應力，防止PIN腳部分斷裂。
[0037]以上實施例是參照附圖，對本實用新型的優(yōu)選實施例進行詳細說明，本領域的技術人員通過對上述實施例進行各種形式上的修改或變更，但不背離本實用新型的實質的情況下，都落在本實用新型的保護范圍之內。
【權利要求】
1.一種犧牲結構降低應力的晶圓級芯片尺寸封裝結構，其特征在于:包括若干個芯片單元(I)，相鄰兩個所述芯片單元之間形成切割道(2);每個所述芯片單元包括硅基板(3)、位于所述硅基板下表面并向四周延伸至所述切割道處的晶圓氧化層(6)、位于所述硅基板上表面并向四周延伸至所述切割道處的鈍化層(10)和在所述硅基板四周的晶圓氧化層內間隔形成的若干個PIN腳(5);對應每個PIN腳，沿所述PIN腳的最大邊長方向，所述鈍化層上間隔順序開設有至少三個與所述PIN腳位置相對的通孔(13)，所述通孔穿透所述晶圓氧化層連通所述PIN腳；所述通孔內和所述硅基板上表面上的鈍化層上布設有金屬線路層(8)，所述硅基板上表面上的鈍化層上的金屬線路層上植有多個錫球(14)，所述通孔內和所述鈍化層上的金屬線路層外覆蓋有絕緣層(9)。
2.根據(jù)權利要求1所述的犧牲結構降低應力的晶圓級芯片尺寸封裝結構，其特征在于:設有三個大小相等的所述通孔，所述通孔的直徑小于所述PIN腳的最小邊長。
3.根據(jù)權利要求1所述的犧牲結構降低應力的晶圓級芯片尺寸封裝結構，其特征在于:所述金屬線路層的材質為鋁或銅或其兩者的組合。
4.根據(jù)權利要求1所述的犧牲結構降低應力的晶圓級芯片尺寸封裝結構，其特征在于:每個所述芯片單元下方設有保護蓋板，所述保護蓋板與所述芯片單元通過設于所述芯片單元的晶圓氧化層的下表面的粘合層(7)連接在一起。
5.根據(jù)權利要求4所述的犧牲結構降低應力的晶圓級芯片尺寸封裝結構，其特征在于，在所述粘合層與保護蓋板之間設有支撐圍堰層(11)，所述支撐圍堰層中部形成圍堰間隙(12)。
【文檔編號】H01L23/498GK203932045SQ201420376172
【公開日】2014年11月5日 申請日期:2014年7月9日 優(yōu)先權日:2014年7月9日
【發(fā)明者】范俊, 谷成進, 黃小花, 王曄曄, 沈建樹, 錢靜嫻, 夏文斌, 廖建亞, 王剛, 盧夢澤 申請人:華天科技（昆山）電子有限公司