一種晶體管、驅(qū)動電路及其驅(qū)動方法、顯示裝置制造方法
【專利摘要】本發(fā)明實施例提供一種晶體管、驅(qū)動電路及其驅(qū)動方法、顯示裝置，涉及顯示【技術(shù)領(lǐng)域】，可實現(xiàn)無需增大晶體管尺寸即可提高晶體管輸出電流的大小。該晶體管包括P型半導體襯底，位于第一區(qū)域上的基極，基極由正電荷摻雜的P型離子層構(gòu)成；位于第二區(qū)域上的源極與漏極，源極與漏極分別由負電荷摻雜的第一N型離子層與負電荷摻雜的第二N型離子層構(gòu)成；第一N型離子層、第二N型離子層、P型離子層的摻雜濃度均大于P型半導體襯底的摻雜濃度；還包括通過柵絕緣層與所述源極、漏極相互絕緣的柵極；其中，源極同時作為發(fā)射極，漏極同時作為集電極。用于晶體管及包括該晶體管的驅(qū)動電路的制備。
【專利說明】
—種晶體管、驅(qū)動電路及其驅(qū)動方法、顯示裝置

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及顯示【技術(shù)領(lǐng)域】，尤其涉及一種晶體管、驅(qū)動電路及其驅(qū)動方法、顯示裝置。

【背景技術(shù)】
[0002]有機電致發(fā)光顯示裝置(OLED)中的核心組件是發(fā)光元件，即OLED器件，其亮度正比于輸入的電流大小，因此，為了提高OLED顯示裝置的顯示效果，通常需要增大驅(qū)動其發(fā)光的晶體管的輸出電流。
[0003]如圖1所示，現(xiàn)有技術(shù)主要是通過增加晶體管中柵極40與有源層50重疊區(qū)內(nèi)源極21與漏極22相對的區(qū)域(即晶體管導通狀態(tài)下的溝道區(qū))的寬長比(W/L)來提高晶體管的導通能力，從而提高晶體管導通后輸出的電流大小。受限于構(gòu)圖工藝等因素的影響，通常是在不改變L數(shù)值的情況下而將W的數(shù)值增大以提高W/L的比值，這樣必然會導致晶體管整體尺寸的增大，導致顯示裝置的開口率下降，影響顯示品質(zhì)。


【發(fā)明內(nèi)容】

[0004]鑒于此，為解決現(xiàn)有技術(shù)的問題，本發(fā)明的實施例提供一種晶體管、驅(qū)動電路及其驅(qū)動方法、顯示裝置，無需增大晶體管尺寸即可提高晶體管輸出電流的大小。
[0005]為達到上述目的，本發(fā)明的實施例采用如下技術(shù)方案:
[0006]一方面、本發(fā)明實施例提供了一種晶體管，包括，P型半導體襯底，所述P型半導體襯底包括第一區(qū)域和第二區(qū)域；位于所述第一區(qū)域上的基極，所述基極由正電荷摻雜的P型離子層構(gòu)成；位于所述第二區(qū)域上的源極與漏極，所述源極與所述漏極分別由負電荷摻雜的第一 N型離子層與負電荷摻雜的第二 N型離子層構(gòu)成；所述第一 N型離子層、所述第二N型離子層、以及所述P型離子層的摻雜濃度均大于所述P型半導體襯底的摻雜濃度；還包括通過柵絕緣層與所述源極、漏極相互絕緣的柵極；其中，所述源極同時作為發(fā)射極，所述漏極同時作為集電極。
[0007]可選的，所述P型半導體襯底包括P型硅襯底、P型鍺襯底、P型硅鍺襯底中的任一種。
[0008]本發(fā)明實施例還提供了一種驅(qū)動電路，包括，第一晶體管，所述第一晶體管的柵極連接掃描信號，所述第一晶體管的源極連接第一數(shù)據(jù)信號；第二晶體管，所述第二晶體管為權(quán)利要求1或2所述的晶體管，所述第二晶體管的柵極連接所述第一晶體管的漏極，所述第二晶體管的漏極連接集電極電壓的輸出端，所述第二晶體管的源極連接輸出電流的輸出端，所述第二晶體管的基極分別連接所述第二晶體管的源極與漏極；第三晶體管，所述第三晶體管的源極連接所述第二晶體管的基極，所述第三晶體管的漏極連接基極電壓；第四晶體管，所述第四晶體管的柵極連接掃描信號，所述第四晶體管的源極連接第二數(shù)據(jù)信號，所述第四晶體管的漏極連接所述第三晶體管的柵極。
[0009]可選的，所述驅(qū)動電路還包括第一電容，所述第一電容的一端連接所述第二晶體管的柵極，所述第一電容的另一端接地。
[0010]可選的，所述驅(qū)動電路還包括第二電容，所述第二電容的一端連接所述第三晶體管的柵極，所述第二電容的另一端接地。
[0011]本發(fā)明實施例還提供了一種上述驅(qū)動電路的驅(qū)動方法，包括，通過掃描信號、第一數(shù)據(jù)信號、以及第二數(shù)據(jù)信號分別導通第一晶體管和第四晶體管，將所述第一數(shù)據(jù)信號和所述第二數(shù)據(jù)信號分別寫入并保持在第二晶體管的柵極和第三晶體管的柵極；將集電極電壓寫入并保持在所述第二晶體管的漏極；通過調(diào)節(jié)寫入所述第二晶體管的柵極的所述第一數(shù)據(jù)信號的電壓大小、寫入所述第三晶體管的柵極的所述第二數(shù)據(jù)信號的電壓大小，分別控制所述第二晶體管的導通電流的大小和輸入到所述第二晶體管的基極的基極電流的大小，由所述第二晶體管的源極導出輸出電流；其中，所述輸出電流與所述導通電流、所述基極電流滿足預設(shè)的函數(shù)關(guān)系，所述函數(shù)關(guān)系的自變量為所述導通電流的大小和所述基極電流的大小，因變量為所述導通電流的大小。
[0012]另一方面，本發(fā)明實施例還提供了另一種晶體管，包括，N型半導體襯底，所述N型半導體襯底包括第一區(qū)域和第二區(qū)域；位于所述第一區(qū)域上的基極，所述基極由正電荷摻雜的N型離子層構(gòu)成；位于所述第二區(qū)域上的源極與漏極，所述源極與所述漏極分別由負電荷摻雜的第一 P型離子層與負電荷摻雜的第二 P型離子層構(gòu)成；所述第一 N型離子層、所述第二 N型離子層、以及所述P型離子層的摻雜濃度均大于所述P型半導體襯底的摻雜濃度；還包括通過柵絕緣層與所述源極、漏極相互絕緣的柵極；其中，所述漏極同時作為發(fā)射極，所述源極同時作為集電極。
[0013]可選的，所述N型半導體襯底包括N型硅襯底、N型鍺襯底、N型硅鍺襯底中的任一種。
[0014]本發(fā)明實施例還提供了另一種驅(qū)動電路，包括，第一晶體管，所述第一晶體管的柵極連接掃描信號，所述第一晶體管的源極連接第一數(shù)據(jù)信號；第二晶體管，所述第二晶體管為權(quán)利要求3或4所述的晶體管，所述第二晶體管的柵極連接所述第一晶體管的漏極，所述第二晶體管的源極連接集電極電壓的輸出端，所述第二晶體管的漏極連接輸出電流的輸出端，所述第二晶體管的基極分別連接所述第二晶體管的源極與漏極；第三晶體管，所述第三晶體管的源極連接所述第二晶體管的基極，所述第三晶體管的漏極連接基極電壓；第四晶體管，所述第四晶體管的柵極連接掃描信號，所述第四晶體管的源極連接第二數(shù)據(jù)信號，所述第四晶體管的漏極連接所述第三晶體管的柵極。
[0015]可選的，所述驅(qū)動電路還包括第一電容，所述第一電容的一端連接所述第二晶體管的柵極，所述第一電容的另一端接地。
[0016]可選的，所述驅(qū)動電路還包括第二電容，所述第二電容的一端連接所述第三晶體管的柵極，所述第二電容的另一端接地。
[0017]本發(fā)明實施例還提供了一種上述驅(qū)動電路的驅(qū)動方法，包括，通過掃描信號、第一數(shù)據(jù)信號、以及第二數(shù)據(jù)信號分別導通第一晶體管和第四晶體管，將所述第一數(shù)據(jù)信號和所述第二數(shù)據(jù)信號分別寫入并保持在第二晶體管的柵極和第三晶體管的柵極；將集電極電壓寫入并保持在所述第二晶體管的漏極；通過調(diào)節(jié)寫入所述第二晶體管的柵極的所述第一數(shù)據(jù)信號的電壓大小、寫入所述第三晶體管的柵極的所述第二數(shù)據(jù)信號的電壓大小，分別控制所述第二晶體管的導通電流的大小和輸入到所述第二晶體管的基極的基極電流的大小，由所述第二晶體管的漏極導出輸出電流；其中，所述輸出電流與所述導通電流、所述基極電流滿足預設(shè)的函數(shù)關(guān)系，所述函數(shù)關(guān)系的自變量為所述導通電流的大小和所述基極電流的大小，因變量為所述導通電流的大小。
[0018]再一方面、本發(fā)明實施例還提供了一種顯示裝置，包括上述的所述驅(qū)動電路。
[0019]可選的，所述顯示裝置包括有機電致發(fā)光顯示裝置。
[0020]本發(fā)明實施例提供的上述晶體管，當向所述基極輸入大于零的基極電流Ib，向所述柵極輸入大于零的柵極電壓Vg，且向所述漏極輸入大于零的集電極電壓Vc時，所述源極同時作為發(fā)射極(Emitter),所述漏極同時作為集電極(Collector);因此,此時的晶體管同時兼具了 MOSFET管和BJT管的功能，工作在M0SFET-BJT的混合狀態(tài)下，從上述晶體管輸出的電流I (out)隨著柵極電壓Vg與基極電流Ib的變化而變化，即與現(xiàn)有技術(shù)提供的晶體管相比通過引入Ib而增大輸出電流I(OUt)的大小，從而實現(xiàn)了無需增大晶體管的尺寸即可提聞晶體管輸出電流的能力。
[0021]此外，由于當Vg〈0，lb>0時，即MOSFET管沒有導通只導通BJT管的時候，上述晶體管已經(jīng)有一定的電流輸出了(即由Ib決定)，從而增加了通過柵極電壓Vg調(diào)節(jié)晶體管工作電流的范圍。

【專利附圖】

【附圖說明】
[0022]為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
[0023]圖1為現(xiàn)有技術(shù)提供的一種晶體管的結(jié)構(gòu)示意圖；
[0024]圖2為本發(fā)明實施例提供的一種晶體管的結(jié)構(gòu)示意圖一；
[0025]圖3為圖2所示的晶體管的工作原理示意圖；
[0026]圖4為本發(fā)明實施例提供的一種晶體管的不同工作狀態(tài)對比表；
[0027]圖5為本發(fā)明實施例提供的一種晶體管在混合工作狀態(tài)下與現(xiàn)有技術(shù)的晶體管的電流輸出曲線對比示意圖；
[0028]圖6為本發(fā)明實施例提供的一種晶體管的結(jié)構(gòu)示意圖二 ；
[0029]圖7為圖6所示的晶體管的工作原理示意圖；
[0030]圖8為本發(fā)明實施例提供的一種驅(qū)動電路的結(jié)構(gòu)示意圖一；
[0031]圖9為本發(fā)明實施例提供的一種驅(qū)動電路的結(jié)構(gòu)示意圖二。
[0032]附圖標記:
[0033]1-P型半導體襯底；11-N型半導體襯底；101/111-第一區(qū)域；102/112_第二區(qū)域；20_基極；21_源極/發(fā)射極；22_漏極/集電極；30_柵絕緣層；40_柵極；50_有源層。

【具體實施方式】
[0034]下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。
[0035]本發(fā)明實施例提供了一種晶體管，如圖2所示，所述晶體管包括:P型半導體襯底10，所述P型半導體襯底10包括第一區(qū)域101和第二區(qū)域102 ;位于所述第一區(qū)域101上的基極20，所述基極20由正電荷摻雜的P型離子層構(gòu)成；位于所述第二區(qū)域102上的源極21與漏極22，所述源極21與所述漏極22分別由負電荷摻雜的第一 N型離子層與負電荷摻雜的第二 N型離子層構(gòu)成；所述第一 N型離子層、所述第二 N型離子層、以及所述P型離子層的摻雜濃度均大于所述P型半導體襯底10的摻雜濃度；所述晶體管還包括通過柵絕緣層30與所述源極21、漏極22相互絕緣的柵極40。
[0036]其中，所述源極21同時作為發(fā)射極(Emitter)，所述漏極22同時作為集電極(Collector)。
[0037]需要說明的是，第一、當所述晶體管工作時，向所述基極20輸入的大于零的電流稱為基極電流(下文中均標記為Ib)，向所述柵極40輸入大于零的電壓稱為柵極電壓(下文中均標記為Vg)，向所述漏極22，即同時作為所述集電極輸入的大于零的電壓稱為集電極電壓(下文中均標記為Vc)。
[0038]第二、可利用擴散工藝、或離子注入的方法在P型半導體襯底上外延生長形成由正電荷摻雜的P型離子層構(gòu)成的基極20、分別由負電荷摻雜的第一 N型離子層與負電荷摻雜的第二 N型離子層構(gòu)成的源極21與漏極22。其中，對所述第一 N型離子層、所述第二 N型離子層、以及所述P型離子層的具體摻雜濃度不作限定，只要滿足所述第一 N型離子層、所述第二 N型離子層、以及所述P型離子層的摻雜濃度均大于所述P型半導體襯底10的摻雜濃度即可。這里，參考圖1所示，“P+”表示正電荷摻雜，“N+”表示負電荷摻雜。
[0039]進一步如圖4所示，本發(fā)明實施例提供的上述晶體管，通過給予柵極40、基極20和源極21端口合適的電壓，使得上述晶體管可以分別工作在雙極結(jié)型晶體管(BJT，BipolarJunct1n Transistor)工作模式、金屬氧化物半導體場效應晶體管(Metal Oxide SiliconField Effect Transistor,簡稱M0SFET)工作模式、以及二者的混合工作模式下,具體如下所述:
[0040]當Vg〈0，lb〈0時，晶體管無法導通，此時，所述晶體管輸出的電流(下文中均標記為I(OUt))為零，即在此條件下，所述晶體管沒有導通，不進行工作。
[0041]當Vg〈0，lb>0時，基極20、源極21、漏極22、以及P型半導體襯底10相當于構(gòu)成了一個BJT管；其中，源極21相當于發(fā)射極(Emitter),漏極22相當于集電極(Collector)。即，在此條件下所述晶體管等效于一個BJT管，由于漏極22接入大于零的集電極電壓Vc，因此，BJT管中的導通電流I (BJT)的方向如圖3中指向源極21 (即集電極Collector)。
[0042]這里，由于集電極電壓Vc的數(shù)值與晶體管的尺寸型號有關(guān)，在此不作具體限定，例如可為幾伏?幾十伏。
[0043]當Vg>0，lb〈0時，柵極40、源極21、漏極22、以及P型半導體襯底10相當于構(gòu)成了一個MOSFET管；即，在此條件下所述晶體管等效于一個BJT管，由于漏極22接入大于零的集電極電壓Vc，因此，由柵極電壓Vg決定的MOSFET管中的導通電流，即MOSFET管的溝道電流I (M0SFET channel)的方向如圖3中從源極21指出。
[0044]當Vg>0，lb>0時，由于漏極22接入大于零的集電極電壓Vc，源極21同時也作為發(fā)射極，漏極22同時也作為集電極，即此時，由基極20、源極21、漏極22、柵極40、以及P型半導體襯底10構(gòu)成的上述晶體管同時兼具了 MOSFET管和BJT管的功能，因此，該工作狀態(tài)稱為MOSFET-BJT hybrid mode (即混合工作狀態(tài))。在此情況下，由于MOSFET管與BJT管同時都導通，即從上述晶體管中輸出的電流I (out)與柵極電壓Vg和集電極電流Ib有關(guān)。
[0045]其中，當上述晶體管工作在MOSFET-BJT hybrid狀態(tài)時，輸出電流I (out)的大小可由以下公式得出:
[0046]I (BJT) = (1+β).Ib ;公式(I)
[0047]I (out) = I (MOSFETchannel) +I (BJT)；公式(2)
[0048]I (out) = I (MOSFETchannel) + (1+ β ).Ib ；公式⑶
[0049]其中，β為放大系數(shù)，其定義為發(fā)射極電流與基極電流的比值，S卩Ie/Ib。由于放大系數(shù)β與晶體管的尺寸型號有關(guān)，在此不作具體限定，例如可為幾十?幾百。
[0050]對于尺寸型號等參數(shù)給定的晶體管，放大系數(shù)β為一正定值。因此，由公式(3)可知，當上述晶體管工作在MOSFET-BJT hybrid狀態(tài)時，輸出電流I (out)的大小由I (M0SFETchannel)和Ib決定，相當于在輸出電流中引入了 Ib電流。進一步圖5所示，可以看出，MOSFET-BJT hybrid工作狀態(tài)下的輸出電流I (out)的曲線與圖中最下方的現(xiàn)有技術(shù)的晶體管(如MOSFET管)的輸出電流I (out)的曲線相類似，只是MOSFET-BJT hybrid工作狀態(tài)下的輸出電流I(out)由于I(BJT)電流的引入而變大，相當于引入的I(BJT)電流抬高了輸出電流I (out)的整體曲線值。并且，當Vg〈0，lb>0時，即MOSFET管沒有導通只導通BJT管的時候，上述晶體管已經(jīng)有一定的電流輸出了(即由Ib決定)，從而增加了通過柵極電壓Vg調(diào)節(jié)晶體管工作電流的范圍。
[0051]基于此，本發(fā)明實施例提供的上述晶體管，當向所述基極20輸入大于零的基極電流Ib，向所述柵極40輸入大于零的柵極電壓Vg，且向所述漏極22輸入大于零的集電極電壓Vc時，所述源極21同時作為發(fā)射極(Emitter)，所述漏極22同時作為集電極(Collector);即此時的晶體管同時兼具了 MOSFET管和BJT管的功能，工作在M0SFET-BJT的混合狀態(tài)下，從而使得從上述晶體管輸出的電流I (out)隨著柵極電壓Vg與基極電流Ib的變化而變化，即與現(xiàn)有技術(shù)提供的晶體管相比通過引入Ib而增大輸出電流I(OUt)的大小，從而實現(xiàn)了無需增大晶體管的尺寸即可提高晶體管輸出電流的能力。
[0052]此外，由于當Vg〈0，lb>0時，即MOSFET管沒有導通只導通BJT管的時候，上述晶體管已經(jīng)有一定的電流輸出了(即由Ib決定)，從而增加了通過柵極電壓Vg調(diào)節(jié)晶體管工作電流的范圍。
[0053]在上述基礎(chǔ)上優(yōu)選的，所述P型半導體襯底包括P型硅襯底、P型鍺襯底、P型硅鍺襯底中的任一種。
[0054]這里，所述P型半導體襯底10是指通過在半導體襯底中摻入微量的P型離子而形成的襯底；其中，P型離子可由硼離子(B)、銦離子(In)、鎵離子(Ga)、以及鋁離子(Al)等三價正離子(M3+)中的一種或多種。
[0055]半導體襯底可直接由硅襯底(Si)、鍺襯底(Ge)、硅鍺襯底中的任一種構(gòu)成，也可以由SOI襯底(Silicon-On-1nsulator,即形成于絕緣體上的娃襯底)、GOI襯底(Germanium-On-1nsulator,即形成于絕緣體上的鍺襯底)、SGOI襯底(SiIicon-Germanium-On-1nsulator,即形成于絕緣體上的娃鍺襯底)中的任一種，且不限于此。
[0056]本發(fā)明實施例還提供了另一種晶體管，如圖6所示，所述晶體管包括:N型半導體襯底11，所述N型半導體襯底11包括第一區(qū)域111和第二區(qū)域112 ;位于所述第一區(qū)域111上的基極20，所述基極20由正電荷摻雜的N型離子層構(gòu)成；位于所述第二區(qū)域112上的源極21與漏極22，所述源極21與所述漏極22分別由負電荷摻雜的第一 P型離子層與負電荷摻雜的第二 P型離子層構(gòu)成；所述第一 N型離子層、所述第二 N型離子層、以及所述P型離子層的摻雜濃度均大于所述P型半導體襯底的摻雜濃度；所述晶體管還包括通過柵絕緣層30與所述源極21、漏極22相互絕緣的柵極40。
[0057]其中，所述漏極22同時作為發(fā)射極(Emitter)，所述源極21同時作為集電極(Collector)。
[0058]這里，上述晶體管的工作原理如圖7所示，具體原理可參見上文對圖3的闡述，在此不再贅述。
[0059]進一步優(yōu)選的，所述N型半導體襯底11包括N型硅襯底、N型鍺襯底、N型硅鍺襯底中的任一種。
[0060]這里，所述N型半導體襯底10是指通過在半導體襯底中摻入微量的N型離子而形成的襯底；其中，N型離子可V族元素如磷(P)、砷(As)、銻(Sb)等五價負離子(N5_)中的一種或多種。
[0061]半導體襯底可直接由硅襯底(Si)、鍺襯底(Ge)、硅鍺襯底中的任一種構(gòu)成，也可以由SOI襯底(Silicon-On-1nsulator,即形成于絕緣體上的娃襯底)、GOI襯底(Germanium-On-1nsulator,即形成于絕緣體上的鍺襯底)、SGOI襯底(SiIicon-Germanium-On-1nsulator,即形成于絕緣體上的娃鍺襯底)中的任一種，且不限于此。
[0062]在上述基礎(chǔ)上，本發(fā)明實施例還提供了一種驅(qū)動電路，如圖8所示，所述驅(qū)動電路包括:
[0063]第一晶體管Tl，所述第一晶體管Tl的柵極Gl連接掃描信號Scan，所述第一晶體管Tl的源極SI連接第一數(shù)據(jù)信號Data-1。
[0064]第二晶體管T2，所述第二晶體管T2為參考圖2所述的晶體管，所述第二晶體管T2的柵極40連接所述第一晶體管Tl的漏極D1，所述第二晶體管T2的漏極22連接集電極電壓Vc的輸出端，所述第二晶體管T2的源極21連接輸出電流I (out)的輸出端，所述第二晶體管T2的基極20分別連接所述第二晶體管T2的源極21與漏極22。
[0065]第三晶體管T3，所述第三晶體管T3的源極S3連接所述第二晶體管T2的基極20，所述第三晶體管T3的漏極D3連接基極電壓Vb。
[0066]第四晶體管T4，所述第四晶體管T4的柵極G4連接掃描信號Scan，所述第四晶體管T4的源極S4連接第二數(shù)據(jù)信號Data-2，所述第四晶體管T4的漏極D4連接所述第三晶體管T3的柵極G3。
[0067]進一步的，參考圖8所示，所述驅(qū)動電路還可包括第一電容Cl，所述第一電容Cl的一端連接所述第二晶體管T2的柵極40，另一端接地。
[0068]進一步的，參考圖8所示，所述驅(qū)動電路還可包括第二電容C2，所述第二電容C2的一端連接所述第三晶體管T3的柵極40，另一端接地。
[0069]其中，所述第一電容Cl和所述第二電容C2的作用是分別是維持并穩(wěn)定所述第二晶體管T2的柵極40與所述第三晶體管Τ3的柵極G3上的電壓。
[0070]本發(fā)明實施例還提供了一種針對上述如圖8所示的驅(qū)動電路的驅(qū)動方法，包括:
[0071]S11、通過掃描信號Scan、第一數(shù)據(jù)信號Data_l、以及第二數(shù)據(jù)信號Data_2分別導通第一晶體管Tl和第四晶體管T4，將所述第一數(shù)據(jù)信號Data-1和所述第二數(shù)據(jù)信號Data-2分別寫入并保持在第二晶體管T2的柵極40和第三晶體管T3的柵極G3。
[0072]S12、將集電極電壓Vc寫入并保持在所述第二晶體管T2的漏極22。
[0073]S13、通過調(diào)節(jié)寫入所述第二晶體管T2的柵極40的所述第一數(shù)據(jù)信號Data-1的電壓大小、寫入所述第三晶體管T3的柵極G3的所述第二數(shù)據(jù)信號Data-2的電壓大小，分別控制所述第二晶體管T2的導通電流I(M0SFET channel)的大小和輸入到所述第二晶體管T2的基極20的基極電流的大小，由所述第二晶體管T2的源極21導出輸出電流I (out)。
[0074]其中，所述輸出電流I (out)與所述導通電流I (MOSFET channel)、所述基極電流Ib滿足預設(shè)的函數(shù)關(guān)系，即:
[0075]I (out) = I (MOSFETchannel) + (1+ β ).Ib ；公式⑶
[0076]其中，所述函數(shù)關(guān)系的自變量為所述導通電流I (MOSFETchannel)、的大小和所述基極Ib電流的大小，因變量為所述導通電流I (out)的大小。
[0077]由上述描述可知，從第二晶體管T2輸出的電流I (out)隨著柵極電壓Vg與基極電流Ib的變化而變化，即與現(xiàn)有技術(shù)提供的晶體管相比通過引入Ib而增大輸出電流I (out)的大小，從而實現(xiàn)了無需增大晶體管的尺寸即可提高晶體管輸出電流的能力，通過控制第一數(shù)據(jù)線信號Data-1和第二數(shù)據(jù)線信號Data-2的大小就可以控制驅(qū)動發(fā)光元件(如OLED元件)的總電流1ut ;由于上述I (BJT)電流的引入,使得輸出電流I (out)較普通的晶體管有很大的提高，從而顯著提高發(fā)光元件的發(fā)光強度，增強顯示效果。
[0078]進一步的，本發(fā)明實施例還提供了另一種驅(qū)動電路，如圖9所示，所述驅(qū)動電路包括:
[0079]第一晶體管Tl，所述第一晶體管Tl的柵極Gl連接掃描信號Scan，所述第一晶體管Tl的源極SI連接第一數(shù)據(jù)信號Data-1。
[0080]第二晶體管T2，所述第二晶體管T2為如圖6所示的晶體管，所述第二晶體管T2的柵極40連接所述第一晶體管Tl的漏極D1，所述第二晶體管T2的源極21連接集電極電壓Vc的輸出端，所述第二晶體管T2的漏極22連接輸出電流I (out)的輸出端，所述第二晶體管T2的基極20分別連接源極21與漏極22。
[0081]第三晶體管T3，所述第三晶體管T3的源極S3連接所述第二晶體管T2的基極20，所述第三晶體管T3的漏極D3連接基極電壓Vb。
[0082]第四晶體管T4，所述第四晶體管T4的柵極g4連接掃描信號Scan，所述第四晶體管T4的源極S4連接第二數(shù)據(jù)信號Data-2，所述第四晶體管T4的漏極D4連接所述第三晶體管T3的柵極G3。
[0083]進一步的，上述驅(qū)動電路還包括第一電容Cl，所述第一電容Cl的一端連接所述第二晶體管T2的柵極40，另一端接地。
[0084]進一步的，上述驅(qū)動電路還包括第二電容C2，所述第二電容C2的一端連接所述第三晶體管T3的柵極G3，另一端接地。
[0085]在上述基礎(chǔ)上，本發(fā)明實施例還提供了一種針對上述驅(qū)動電路的驅(qū)動方法，包括:
[0086]S21、通過掃描信號Scan、第一數(shù)據(jù)信號Data_l、以及第二數(shù)據(jù)信號Data_2分別導通第一晶體管Tl和第四晶體管T4，將所述第一數(shù)據(jù)信號Data-1和所述第二數(shù)據(jù)信號Data-2分別寫入并保持在第二晶體管T2的柵極40和第三晶體管T3的柵極G3。
[0087]S22、將集電極電壓Vc寫入并保持在所述第二晶體管T2的漏極22。
[0088]S23、通過調(diào)節(jié)寫入所述第二晶體管T2的柵極40的所述第一數(shù)據(jù)信號Data-1的電壓大小、寫入所述第三晶體管T3的柵極G3的所述第二數(shù)據(jù)信號Data-2的電壓大小，分別控制所述第二晶體管T2的導通電流I(M0SFET channel)的大小和輸入到所述第二晶體管T2的基極20的基極電流Ib的大小，由所述第二晶體管T2的漏極22導出輸出電流I (out) ο
[0089]其中，所述輸出電流I (out)與所述導通電流I (MOSFET channel)、所述基極電流Ib滿足預設(shè)的函數(shù)關(guān)系，SP:
[0090]I (out) = I (MOSFETchannel) + (1+ β ).Ib ；公式⑶
[0091]其中，所述函數(shù)關(guān)系的自變量為所述導通電流I (MOSFET channel)、的大小和所述基極Ib電流的大小，因變量為所述導通電流I (out)的大小。
[0092]由上述描述可知，從第二晶體管T2輸出的電流I (out)隨著柵極電壓Vg與基極電流Ib的變化而變化，即與現(xiàn)有技術(shù)提供的晶體管相比通過引入Ib而增大輸出電流I (out)的大小，從而實現(xiàn)了無需增大晶體管的尺寸即可提高晶體管輸出電流的能力，通過控制第一數(shù)據(jù)線信號Data-1和第二數(shù)據(jù)線信號Data-2的大小就可以控制驅(qū)動發(fā)光元件(如OLED元件)的總電流1ut ;由于上述I (BJT)電流的引入,使得輸出電流I(out)較普通的晶體管有很大的提高，從而顯著提高發(fā)光元件的發(fā)光強度，增強顯示效果。
[0093]在上述基礎(chǔ)上，本發(fā)明實施例還提供了一種電流驅(qū)動型顯示裝置，包括上述的驅(qū)動電路。所述顯示裝置可包括有機電致發(fā)光顯示裝置。
[0094]需要說明的是，本發(fā)明所有附圖是上述晶體管及驅(qū)動電路的簡略的示意圖，只為清楚描述本方案體現(xiàn)了與發(fā)明點相關(guān)的結(jié)構(gòu)，對于其他的與發(fā)明點無關(guān)的結(jié)構(gòu)是現(xiàn)有結(jié)構(gòu)，在附圖中并未體現(xiàn)或只體現(xiàn)部分。
[0095]以上所述，僅為本發(fā)明的【具體實施方式】，但本發(fā)明的保護范圍并不局限于此，任何熟悉本【技術(shù)領(lǐng)域】的技術(shù)人員在本發(fā)明揭露的技術(shù)范圍內(nèi)，可輕易想到變化或替換，都應涵蓋在本發(fā)明的保護范圍之內(nèi)。因此，本發(fā)明的保護范圍應以所述權(quán)利要求的保護范圍為準。
【權(quán)利要求】
1.一種晶體管，其特征在于，包括， P型半導體襯底，所述P型半導體襯底包括第一區(qū)域和第二區(qū)域； 位于所述第一區(qū)域上的基極，所述基極由正電荷摻雜的P型離子層構(gòu)成； 位于所述第二區(qū)域上的源極與漏極，所述源極與所述漏極分別由負電荷摻雜的第一 N型離子層與負電荷摻雜的第二 N型離子層構(gòu)成； 所述第一 N型離子層、所述第二 N型離子層、以及所述P型離子層的摻雜濃度均大于所述P型半導體襯底的摻雜濃度； 還包括通過柵絕緣層與所述源極、漏極相互絕緣的柵極； 其中，所述源極同時作為發(fā)射極，所述漏極同時作為集電極。
2.根據(jù)權(quán)利要求1所述的晶體管，其特征在于，所述P型半導體襯底包括P型硅襯底、P型鍺襯底、P型硅鍺襯底中的任一種。
3.一種晶體管，其特征在于，包括， N型半導體襯底，所述N型半導體襯底包括第一區(qū)域和第二區(qū)域； 位于所述第一區(qū)域上的基極，所述基極由正電荷摻雜的N型離子層構(gòu)成； 位于所述第二區(qū)域上的源極與漏極，所述源極與所述漏極分別由負電荷摻雜的第一 P型離子層與負電荷摻雜的第二 P型離子層構(gòu)成； 所述第一 N型離子層、所述第二 N型離子層、以及所述P型離子層的摻雜濃度均大于所述P型半導體襯底的摻雜濃度； 還包括通過柵絕緣層與所述源極、漏極相互絕緣的柵極； 其中，所述漏極同時作為發(fā)射極，所述源極同時作為集電極。
4.根據(jù)權(quán)利要求3所述的晶體管，其特征在于，所述N型半導體襯底包括N型硅襯底、N型鍺襯底、N型硅鍺襯底中的任一種。
5.一種驅(qū)動電路，其特征在于，包括， 第一晶體管，所述第一晶體管的柵極連接掃描信號，所述第一晶體管的源極連接第一數(shù)據(jù)信號； 第二晶體管，所述第二晶體管為權(quán)利要求1或2所述的晶體管，所述第二晶體管的柵極連接所述第一晶體管的漏極，所述第二晶體管的漏極連接集電極電壓的輸出端，所述第二晶體管的源極連接輸出電流的輸出端，所述第二晶體管的基極分別連接所述第二晶體管的源極與漏極； 第三晶體管，所述第三晶體管的源極連接所述第二晶體管的基極，所述第三晶體管的漏極連接基極電壓； 第四晶體管，所述第四晶體管的柵極連接掃描信號，所述第四晶體管的源極連接第二數(shù)據(jù)信號，所述第四晶體管的漏極連接所述第三晶體管的柵極。
6.根據(jù)權(quán)利要求5所述的驅(qū)動電路，其特征在于，還包括，第一電容，所述第一電容的一端連接所述第二晶體管的柵極，所述第一電容的另一端接地。
7.根據(jù)權(quán)利要求5所述的驅(qū)動電路，其特征在于，還包括，第二電容，所述第二電容的一端連接所述第三晶體管的柵極，所述第二電容的另一端接地。
8.—種如權(quán)利要求5至7任一項所述的驅(qū)動電路的驅(qū)動方法，其特征在于，包括， 通過掃描信號、第一數(shù)據(jù)信號、以及第二數(shù)據(jù)信號分別導通第一晶體管和第四晶體管，將所述第一數(shù)據(jù)信號和所述第二數(shù)據(jù)信號分別寫入并保持在第二晶體管的柵極和第三晶體管的柵極； 將集電極電壓寫入并保持在所述第二晶體管的漏極； 通過調(diào)節(jié)寫入所述第二晶體管的柵極的所述第一數(shù)據(jù)信號的電壓大小、寫入所述第三晶體管的柵極的所述第二數(shù)據(jù)信號的電壓大小，分別控制所述第二晶體管的導通電流的大小和輸入到所述第二晶體管的基極的基極電流的大小，由所述第二晶體管的源極導出輸出電流； 其中，所述輸出電流與所述導通電流、所述基極電流滿足預設(shè)的函數(shù)關(guān)系，所述函數(shù)關(guān)系的自變量為所述導通電流的大小和所述基極電流的大小，因變量為所述導通電流的大小。
9.一種驅(qū)動電路，其特征在于，包括， 第一晶體管，所述第一晶體管的柵極連接掃描信號，所述第一晶體管的源極連接第一數(shù)據(jù)信號； 第二晶體管，所述第二晶體管為權(quán)利要求3或4所述的晶體管，所述第二晶體管的柵極連接所述第一晶體管的漏極，所述第二晶體管的源極連接集電極電壓的輸出端，所述第二晶體管的漏極連接輸出電流的輸出端，所述第二晶體管的基極分別連接所述第二晶體管的源極與漏極； 第三晶體管，所述第三晶體管的源極連接所述第二晶體管的基極，所述第三晶體管的漏極連接基極電壓； 第四晶體管，所述第四晶體管的柵極連接掃描信號，所述第四晶體管的源極連接第二數(shù)據(jù)信號，所述第四晶體管的漏極連接所述第三晶體管的柵極。
10.根據(jù)權(quán)利要求9所述的驅(qū)動電路，其特征在于，還包括，第一電容，所述第一電容的一端連接所述第二晶體管的柵極，所述第一電容的另一端接地。
11.根據(jù)權(quán)利要求9所述的驅(qū)動電路，其特征在于，還包括，第二電容，所述第二電容的一端連接所述第三晶體管的柵極，所述第二電容的另一端接地。
12.—種如權(quán)利要求9至11任一項所述的驅(qū)動電路的驅(qū)動方法，其特征在于，包括， 通過掃描信號、第一數(shù)據(jù)信號、以及第二數(shù)據(jù)信號分別導通第一晶體管和第四晶體管，將所述第一數(shù)據(jù)信號和所述第二數(shù)據(jù)信號分別寫入并保持在第二晶體管的柵極和第三晶體管的柵極； 將集電極電壓寫入并保持在所述第二晶體管的漏極； 通過調(diào)節(jié)寫入所述第二晶體管的柵極的所述第一數(shù)據(jù)信號的電壓大小、寫入所述第三晶體管的柵極的所述第二數(shù)據(jù)信號的電壓大小，分別控制所述第二晶體管的導通電流的大小和輸入到所述第二晶體管的基極的基極電流的大小，由所述第二晶體管的漏極導出輸出電流； 其中，所述輸出電流與所述導通電流、所述基極電流滿足預設(shè)的函數(shù)關(guān)系，所述函數(shù)關(guān)系的自變量為所述導通電流的大小和所述基極電流的大小，因變量為所述導通電流的大小。
13.一種顯示裝置，其特征在于，包括如權(quán)利要求5至7任一項，或權(quán)利要求9至11任一項所述的驅(qū)動電路。
14.根據(jù)權(quán)利要求13所述的顯示裝置，其特征在于，所述顯示裝置包括有機電致發(fā)光顯示裝置。
【文檔編號】H01L29/36GK104392995SQ201410597286
【公開日】2015年3月4日 申請日期:2014年10月30日 優(yōu)先權(quán)日:2014年10月30日
【發(fā)明者】王博 申請人:京東方科技集團股份有限公司