靜電放電保護(hù)裝置制造方法
【專(zhuān)利摘要】一種靜電放電保護(hù)裝置，包括：一P型半導(dǎo)體基板，該P(yáng)型半導(dǎo)體基板為浮接；一第一N型井區(qū)以及一第二N型井區(qū)，分別形成于該P(yáng)型半導(dǎo)體基板中；一第一P型摻雜區(qū)以及一第二P型摻雜區(qū)，分別形成于該第一N型井區(qū)以及該第二N型井區(qū)中，以分別構(gòu)成一第一二極管以及一第二二極管，且該第一P型摻雜區(qū)電性連接至一輸出輸入端；一第一N型摻雜區(qū)以及一第二N型摻雜區(qū)，分別形成于該第一N型井區(qū)以及該第二N型井區(qū)中，該第二N型摻雜區(qū)電性連接至一參考電位節(jié)點(diǎn)；以及一柵極結(jié)構(gòu)，設(shè)置于該第一N型井區(qū)及該第二N型井區(qū)之間的該P(yáng)型半導(dǎo)體基板上，該柵極結(jié)構(gòu)電性連接該第一N型摻雜區(qū)以及該第二P型摻雜區(qū)。
【專(zhuān)利說(shuō)明】靜電放電保護(hù)裝置
[0001] 本案是申請(qǐng)日為2011年11月28日、申請(qǐng)?zhí)枮?01110384007. 4、發(fā)明名稱(chēng)為"靜 電放電保護(hù)裝置"的發(fā)明專(zhuān)利申請(qǐng)的分案申請(qǐng)。

【技術(shù)領(lǐng)域】
[0002] 本發(fā)明涉及靜電放電保護(hù)裝置，特別是涉及靜電放電保護(hù)裝置的結(jié)構(gòu)以及布局。

【背景技術(shù)】
[0003] 靜電荷由一表面移動(dòng)至另一表面，此現(xiàn)象即為靜電放電（Electrostatic Discharge)，亦可簡(jiǎn)稱(chēng)為ESD。于集成電路中，靜電放電現(xiàn)象所產(chǎn)生的電流可能對(duì)半導(dǎo)體結(jié) 面、金屬部件以及柵極結(jié)構(gòu)造成損壞。傳統(tǒng)的靜電放電保護(hù)裝置如圖1所示，其中受保護(hù)的 電路C1與一稽納二極管（Zener Diode) Z1并聯(lián)，其中稽納二極管Z1的陰極與一輸出輸入 端I/O耦合，陽(yáng)極則與一參考電位節(jié)點(diǎn)VSS耦合。當(dāng)輸出輸入端I/O產(chǎn)生一靜電放電現(xiàn)象 時(shí)，其電壓將大于稽納二極管Z1的結(jié)面崩潰電壓（junction breakdown voltage),使稽納 二極管Z1導(dǎo)通，并將靜電荷導(dǎo)入?yún)⒖茧娢还?jié)點(diǎn)VSS。
[0004] 然而，隨著工藝技術(shù)的演進(jìn)，于80奈米甚至更微縮的元件工藝中，集成電路的柵 極介電層的崩潰電壓僅3至4伏特甚至更低，而一般稽納二極管構(gòu)成的靜電放電保護(hù)裝置 其啟動(dòng)電壓約為9伏特。因此當(dāng)靜電放電現(xiàn)象發(fā)生時(shí)，在稽納二極管導(dǎo)通之前，集成電路的 柵極介電層早已受損，故以稽納二極管構(gòu)成的靜電放電保護(hù)裝置已不敷需求。


【發(fā)明內(nèi)容】

[0005] 因此，本發(fā)明提出一種靜電放電保護(hù)裝置，包括一 P型半導(dǎo)體基板，該P(yáng)型半導(dǎo)體 基板為浮接；一第一 N型井區(qū)以及一第二N型井區(qū)，分別形成于該P(yáng)型半導(dǎo)體基板中；一第 一 P型摻雜區(qū)以及一第二P型摻雜區(qū)，分別形成于該第一 N型井區(qū)以及該第二N型井區(qū)中， 以分別構(gòu)成一第一二極管以及一第二二極管，且該第一 P型摻雜區(qū)電性連接至一輸出輸入 端；一第一 N型摻雜區(qū)以及一第二N型摻雜區(qū)，分別形成于該第一 N型井區(qū)以及該第二N型 井區(qū)中，該第二N型摻雜區(qū)電性連接至一參考電位節(jié)點(diǎn)；以及一柵極結(jié)構(gòu)，設(shè)置于該第一 N 型井區(qū)及該第二N型井區(qū)之間的該P(yáng)型半導(dǎo)體基板上，該柵極結(jié)構(gòu)電性連接該第一 N型摻 雜區(qū)以及該第二P型摻雜區(qū)。

【專(zhuān)利附圖】

【附圖說(shuō)明】
[0006] 圖1顯示現(xiàn)有技術(shù)中靜電放電保護(hù)裝置Z1與受保護(hù)的電路C1示意圖；
[0007] 圖2A顯示靜電放電保護(hù)電路200的等效電路圖；
[0008] 圖2B顯示靜電放電保護(hù)電路200的結(jié)構(gòu)剖面圖；
[0009] 圖3A顯示本發(fā)明的另一實(shí)施例的靜電放電保護(hù)裝置300與受保護(hù)的電路C1的等 效電路圖；
[0010] 圖3B顯示本發(fā)明另一實(shí)施例的靜電放電保護(hù)裝置300的結(jié)構(gòu)剖面圖；
[0011] 圖4A顯示靜電放電保護(hù)裝置400與受保護(hù)的電路Cl的等效電路圖；
[0012] 圖4B顯示靜電放電保護(hù)裝置400的結(jié)構(gòu)剖面圖；
[0013] 圖5A顯示本發(fā)明的另一實(shí)施例的靜電放電保護(hù)裝置500與受保護(hù)的電路C1的等 效電路圖；
[0014] 圖5B顯示靜電放電保護(hù)裝置500的結(jié)構(gòu)剖面圖；
[0015] 圖6A顯示靜電放電保護(hù)裝置600與受保護(hù)的電路C1的等效電路圖；
[0016] 圖6B顯示靜電放電保護(hù)裝置600的結(jié)構(gòu)剖面圖；
[0017] 圖7A顯示靜電放電保護(hù)裝置700的等效電路圖；
[0018] 圖7B顯示靜電放電保護(hù)裝置700的電路布局平面圖；
[0019] 圖7C顯示圖7B的A-A剖面線方向的結(jié)構(gòu)剖面圖；
[0020] 圖8A顯示靜電放電保護(hù)裝置800的等效電路圖；
[0021] 圖8B顯示靜電放電保護(hù)裝置800的電路布局平面圖；以及
[0022] 圖8C顯示圖8B的A-A剖面線方向的結(jié)構(gòu)剖面圖。
[0023] 附圖符號(hào)說(shuō)明
[0024] 20?柵極介電層
[0025] 200 - 800?靜電放電保護(hù)裝置
[0026] 30?柵極電極層
[0027] 50?通用N型井區(qū)
[0028] 60-1、60-2、60-3、60_4 ?周邊 N 型井區(qū)
[0029] A-A?剖面線方向
[0030] B1、B2、B3、B4、B5、B6?雙極性結(jié)面晶體管
[0031] C1?受保護(hù)的電路
[0032] BUS?總線
[0033] D0?通用二極管
[0034] D0?第一通用二極管
[0035] D0'?第二通用二極管
[0036] D1、D2、D3、D4 ?二極管
[0037] D60-l、D60-2、D60-3、D60-4 ?二極管
[0038] I/O?輸出輸入端
[0039] Ml?金屬氧化物半導(dǎo)體晶體管
[0040] N0?通用N型摻雜區(qū)
[0041] N0?第一通用N型摻雜區(qū)
[0042] N0'?第二通用N型摻雜區(qū)
[0043] N1?第一 N型摻雜區(qū)
[0044] N2?第二N型摻雜區(qū)
[0045] N3?第三N型摻雜區(qū)
[0046] N4?第四N型摻雜區(qū)
[0047] NW1?第一 N型井區(qū)
[0048] NW2?第二N型井區(qū)
[0049] NW3?第三N型井區(qū)
[0050] NW4?第四N型井區(qū)
[0051] NW5?第五N型井區(qū)
[0052] P0?第一通用P型摻雜區(qū)
[0053] P0'?第二通用P型摻雜區(qū)
[0054] P1?第一 P型摻雜區(qū)
[0055] P2?第二P型摻雜區(qū)
[0056] P3?第三P型摻雜區(qū)
[0057] P4?第四P型摻雜區(qū)
[0058] P5?第五P型摻雜區(qū)
[0059] P6?第六P型摻雜區(qū)
[0060] P+?環(huán)狀P型摻雜區(qū)、第三通用P型摻雜區(qū)
[0061] Psub?P型半導(dǎo)體基板
[0062] RX+、RX_?輸出輸入端點(diǎn)
[0063] SI、S2、S3、S4 ?距離
[0064] TX+、TX_?輸出輸入端點(diǎn)
[0065] VSS?參考電位節(jié)點(diǎn)

【具體實(shí)施方式】
[0066] 圖2Α為根據(jù)本發(fā)明實(shí)施例的靜電放電保護(hù)裝置200與受保護(hù)的電路C1并聯(lián)的等 效電路圖，圖2Β則為本發(fā)明實(shí)施例的靜電放電保護(hù)裝置200的結(jié)構(gòu)剖面圖。
[0067] 如圖2Β所示，靜電放電保護(hù)裝置200包括一 Ρ型半導(dǎo)體基板Psub、一第一 Ν型井 區(qū)NW1、一第二N型井區(qū)NW2以及一第三P型摻雜區(qū)P3。此P型半導(dǎo)體基板Psub為浮接， 亦即P型半導(dǎo)體基板 Psub不與接地端電性連接。第一 N型井區(qū)NW1、第二N型井區(qū)NW2與 第三P型摻雜區(qū)P3皆形成于P型半導(dǎo)體基板Psub之中。第一以及第二N型井區(qū)NW1、NW2 分別包括一對(duì)不同類(lèi)型的高摻雜區(qū)。其中第一 N型井區(qū)NW1具有一第一 P型摻雜區(qū)P1以 及一第一 N型摻雜區(qū)N1，以形成如圖2A的第一二極管D1。第二N型井區(qū)NW2具有一第二P 型摻雜區(qū)P2以及一第二N型摻雜區(qū)N2,以形成如圖2A的第二二極管D2。此外，第一 N型 摻雜區(qū)N1、第二P型摻雜區(qū)P2以及第三P型摻雜區(qū)P3彼此之間電性連接。
[0068] 在一實(shí)施例中，第一 P型摻雜區(qū)P1與第二N型摻雜區(qū)N2分別可與一輸出輸入端 I/O以及一參考電位節(jié)點(diǎn)VSS電性連接。第一 N型井區(qū)NW1以及第二N型井區(qū)NW2需互相 鄰近，以形成兩個(gè)寄生雙極性結(jié)面晶體管（BJT)Bl及B2,如圖2A及圖2B所示。寄生BJT B1 的射極、基極以及集極分別由第二N型井區(qū)NW2、P型半導(dǎo)體基板Psub以及第一 N型井區(qū) NW1所構(gòu)成，而寄生BJT B2的射極、基極以及集極則分別由第一 P型摻雜區(qū)P1、第一 N型井 區(qū)NW1以及P型半導(dǎo)體基板Psub所構(gòu)成。寄生BJT B1的集極與寄生BJT B2的基極電性 連接，且寄生BJT B1的基極則與寄生BJT B2的集極電性連接，如圖2B所示。第一 N型井 區(qū)NW1以及第二N型井區(qū)NW2間隔的距離S1可視為寄生BJT B1的基極的厚度，因此如果 此距離不夠靠近，可能會(huì)導(dǎo)致寄生BJT B1的電流增益（beta gain)太小，而使整個(gè)電流回 路無(wú)法正常動(dòng)作。在此，此第一 N型井區(qū)NW1以及第二N型井區(qū)NW2間隔的距離S1較佳為 小于5微米。
[0069] 靜電放電保護(hù)裝置200與受保護(hù)的電路Cl并聯(lián)的等效電路圖如圖2A所示，其中 受保護(hù)的電路C1兩端分別與輸出輸入端I/O以及參考電位節(jié)點(diǎn)VSS電性連接。該受保護(hù) 的電路C1較常見(jiàn)者為基于M0S工藝而得的集成電路，但是并不限于此。第一二極管D1以 及第二二極管D2串聯(lián)，其中第一二極管D1的陽(yáng)極與輸出輸入端I/O電性連接，第一二極管 D1的陰極則與第二二極管D2的陽(yáng)極電性連接。第二二極管D2的陰極則與參考電位節(jié)點(diǎn) VSS電性連接。而寄生BJT B1的射極與參考電位節(jié)點(diǎn)VSS電性連接，寄生BJT B1的集極與 寄生BJT B2的基極電性連接，寄生BJT B1的基極則與寄生BJT B2的集極電性連接。寄生 BJT B2的射極則與輸出輸入端I/O電性連接。
[0070] 當(dāng)一靜電放電事件發(fā)生于輸出輸入端I/O與參考電位節(jié)點(diǎn)VSS之間時(shí)，且輸出輸 入端I/O的電壓值高于參考電位節(jié)點(diǎn)VSS的電壓值時(shí)，第一二極管D1及第二二極管D2則 會(huì)開(kāi)啟，形成一電流路徑將靜電荷導(dǎo)離受保護(hù)的電路C1。而寄生BJT B1的基極處出現(xiàn)源自 于靜電放電事件所產(chǎn)生的一偏壓，因而使寄生BJT B1導(dǎo)通。而寄生BJT B1導(dǎo)通后，還連帶 使寄生BJT B2導(dǎo)通。寄生BJT B1與寄生BJT B2額外形成一具有較低阻抗的電流路徑，將 靜電荷導(dǎo)離受保護(hù)的電路C1。此時(shí)還由于寄生BJT B1與寄生BJT B2的導(dǎo)通，使得輸出輸 入端I/O與參考電位節(jié)點(diǎn)VSS之間的電壓差，即靜電放電保護(hù)裝置200的維持電壓（hold voltage)降低。其中，輸出輸入端I/O與參考電位節(jié)點(diǎn)VSS之間的電壓差約為寄生BJT B1 的集-射極電壓差與寄生BJT B2的射-基極電壓差的和。
[0071] 上述實(shí)施例利用不接地（浮接）的P型半導(dǎo)體基板Psub觸發(fā)一組寄生BJTB1及 B2,可有效減低靜電放電保護(hù)裝置200持續(xù)導(dǎo)通時(shí)的有效阻抗值，提升靜電放電保護(hù)裝置 200的放電效率，且有效降低靜電放電保護(hù)裝置200的維持電壓，改善受保護(hù)的電路的成品 率及可靠度。此外，由于P型半導(dǎo)體基板Psub不與接地端電性連接，且第一二極管D1與 第二二極管D2分別位于第一 N型井區(qū)NW1與第二N型井區(qū)NW2之中，在此架構(gòu)下本實(shí)施例 的靜電放電保護(hù)裝置200不會(huì)產(chǎn)生達(dá)寧效應(yīng)（Darling Effect)。在靜電放電事件發(fā)生時(shí)， 除了第一二極管D1及第二二極管D2所形成的導(dǎo)通路徑之外，本實(shí)施例的靜電放電保護(hù)裝 置200還可由寄生BJT B1與寄生BJT B2的形成而多了一組導(dǎo)通路徑。因此在相同的布局 (Layout)面積下，靜電放電保護(hù)裝置200可承受更高的靜電放電電流。
[0072] 圖3A為根據(jù)本發(fā)明的另一實(shí)施例的靜電放電保護(hù)裝置300與受保護(hù)的電路C1并 聯(lián)的等效電路圖，圖3B則為本發(fā)明另一實(shí)施例的靜電放電保護(hù)裝置300的結(jié)構(gòu)剖面圖。
[0073] 比較圖2B與圖3B中的靜電放電保護(hù)裝置200,其差異在于圖3B中的靜電放電保 護(hù)裝置300還包含一第三N型井區(qū)NW3。其余部份皆為相同，就不在此贅述。第三N型井 區(qū)NW3具有一第四P型摻雜區(qū)P4以及一第三N型摻雜區(qū)N3,以形成如圖3A的第三二極管 D3。此外，第四P型摻雜區(qū)P4電性連接于第二N型摻雜區(qū)N2以及參考電位節(jié)點(diǎn)VSS。第三 N型摻雜區(qū)N3則是電性連接于輸出輸入端I/O。
[0074] 靜電放電保護(hù)裝置300與受保護(hù)的電路C1并聯(lián)的等效電路圖如圖3A所示，其中 受保護(hù)的電路C1兩端分別與一輸出輸入端I/O以及一參考電位節(jié)點(diǎn)VSS電性連接。第三二 極管D3的陰極與輸出輸入端I/O電性連接，而陽(yáng)極則與參考電位節(jié)點(diǎn)VSS電性連接。
[0075] 當(dāng)靜電放電事件發(fā)生于輸出輸入端I/O與參考電位節(jié)點(diǎn)VSS之間時(shí)，參考電位節(jié) 點(diǎn)VSS的電壓可能會(huì)大于或小輸出輸入端I/O的電壓。若參考電位節(jié)點(diǎn)VSS的電壓大于輸 出輸入端I/O的電壓時(shí)，則第三二極管D3開(kāi)啟，以形成一電流路徑將靜電荷導(dǎo)離受保護(hù)的 電路C1。當(dāng)參考電位節(jié)點(diǎn)VSS的電壓小于輸出輸入端I/O的電壓時(shí)，則第一二極管D1及第 二二極管D2則會(huì)開(kāi)啟，此靜電防護(hù)機(jī)制已于前一實(shí)施例中說(shuō)明。因此就不在此再次說(shuō)明。
[0076] 圖4A及圖4B還分別揭示圖3A及圖3B實(shí)施例的一進(jìn)階應(yīng)用。本發(fā)明的靜電放電 保護(hù)裝置400的啟動(dòng)電壓可以根據(jù)受保護(hù)電路的設(shè)計(jì)需求而調(diào)整。圖4A顯示的實(shí)施例，是 于圖3A的靜電放電保護(hù)裝置中還額外在輸出輸入端I/O與第一二極管D1間設(shè)置一第四二 極管D4,以在輸出輸入端I/O與參考電位節(jié)點(diǎn)VSS之間形成二極管D4、D1、D2串聯(lián)組。藉此 可通過(guò)這些二極管D4、D1、D2串聯(lián)組形成一具有較高啟動(dòng)電壓的靜電放電保護(hù)裝置400(提 升的值為第四二極管D4的臨界電壓）。第四二極管D4的陰極與第一二極管D1的陽(yáng)極電性 連接，且第四二極管D4的陽(yáng)極與輸出輸入端I/O電性連接。此實(shí)施例中第一二極管D1的 陽(yáng)極并未與輸出輸入端I/O電性連接，而改與第四二極管D4的陰極電性連接。圖4B顯示 的實(shí)施例，第四二極管D4是由一位于P型半導(dǎo)體基板Psub內(nèi)的一第四N型井區(qū)NW4,以及 位于第四N型井區(qū)NW4內(nèi)的第四N型摻雜區(qū)Μ與第五P型摻雜區(qū)P5所構(gòu)成。在圖4B中， 第一 Ρ型摻雜區(qū)Ρ1與第四Ν型井區(qū)NW4中的第四Ν型摻雜區(qū)Μ電性連接，而第五Ρ型摻 雜區(qū)Ρ5則與輸出輸入端I/O電性連接。
[0077] 圖5Α及圖5Β還分別揭示圖3Α及圖3Β實(shí)施例的一進(jìn)階應(yīng)用。本發(fā)明的靜電放 電保護(hù)裝置的啟動(dòng)電壓可以根據(jù)受保護(hù)電路的設(shè)計(jì)需求而調(diào)整。例如在圖5Α顯示的實(shí)施 例中，是于圖3Α的靜電放電保護(hù)裝置額外在第二二極管D2與參考電位節(jié)點(diǎn)VSS間設(shè)置一 第五二極管D5,以在輸出輸入端I/O與參考電位節(jié)點(diǎn)VSS之間形成二極管Dl、D2、D5串聯(lián) 組。藉此可通過(guò)這些二極管D1、D2、D5串聯(lián)組形成一具有較高啟動(dòng)電壓的靜電放電保護(hù)裝 置500 (提升的值為第五二極管D5的臨界電壓）。第五二極管D5的陽(yáng)極與第二二極管D2 的陰極電性連接，且第五二極管D5的陰極與參考電位節(jié)點(diǎn)VSS電性連接。此實(shí)施例中第 二二極管D2的陰極并未與參考電位節(jié)點(diǎn)電性連接，且第三二極管D3的陽(yáng)極并未與第二二 極管D2的陰極電性連接。圖5B顯示的實(shí)施例，第五二極管D5是由一位于P型半導(dǎo)體基板 Psub內(nèi)的第五N型井區(qū)NW5,以及位于第五N型井區(qū)NW5內(nèi)的第五N型摻雜區(qū)N5與第六P 型摻雜區(qū)P6所構(gòu)成。在圖5B中，第二N型摻雜區(qū)N2與第五N型井區(qū)NW5中的第六P型摻 雜區(qū)P6電性連接，而第五N型井區(qū)NW5中的第五N型摻雜區(qū)N5則電性連接參考電位節(jié)點(diǎn) VSS以及第四P型摻雜區(qū)P4。
[0078] 圖6A為本發(fā)明另一實(shí)施例中靜電放電保護(hù)裝置600的等效電路圖，而圖6B則為 靜電放電保護(hù)裝置600的結(jié)構(gòu)剖面圖。
[0079] 如圖6B所示，靜電放電保護(hù)裝置600包括一 P型半導(dǎo)體基板Psub、一第一 N型井 區(qū)NW1、一第二N型井區(qū)以及一柵極結(jié)構(gòu)。第一 N型井區(qū)NW1以及第二N型井區(qū)皆形成于 P型半導(dǎo)體基板Psub之中。第一 N型井區(qū)NW1以及第二N型井區(qū)NW2中分別包括一對(duì)不 同類(lèi)型的高摻雜區(qū)。其中，第一 N型井區(qū)NW1具有第一 P型摻雜區(qū)P1以及第一 N型摻雜區(qū) N1，以形成如圖6A的第一二極管D1。第二N型井區(qū)NW2具有一第二P型摻雜區(qū)P2以及一 第二N型摻雜區(qū)N2,以形成如圖6A的第二二極管D2。上述柵極結(jié)構(gòu)包括柵極介電層20以 及柵極30,如圖6B所示。柵極結(jié)構(gòu)形成于P型半導(dǎo)體基板Psub上，位于第一 N型井區(qū)NW1 以及第二N型井區(qū)NW2之間。在一實(shí)施例中，柵極結(jié)構(gòu)可與第一 N型井區(qū)NW1以及第二N 型井區(qū)NW2部份重迭，以形成一寄生金屬氧化物半導(dǎo)體晶體管（M0S)M1，其等效電路如圖6A 所示。第一 N型井區(qū)NW1以及第二N型井區(qū)NW2之間的距離S2相當(dāng)于寄生MOS Ml的通道 長(zhǎng)度。若通道長(zhǎng)度太長(zhǎng)，會(huì)導(dǎo)致寄生效應(yīng)太小，而使寄生MOS Ml無(wú)法正常運(yùn)作。于部份實(shí) 施例中，第一 N型井區(qū)NW1以及第二N型井區(qū)NW2之間的距離S2約小于1微米。
[0080] 在圖6B中，第一 N型摻雜區(qū)N1、第二P型摻雜區(qū)P2及柵極結(jié)構(gòu)的柵極30彼此電 性連接。第一 P型摻雜區(qū)P1與第三N型摻雜區(qū)N3電性耦合至一輸出輸入端I/O。第二N 型摻雜區(qū)N2與第三P型摻雜區(qū)P3則與一參考電位節(jié)點(diǎn)VSS電性耦合。而P型半導(dǎo)體基板 Psub則為浮接，而不與接地端電性連接。
[0081] 靜電放電保護(hù)裝置600與受保護(hù)的電路C1并聯(lián)的等效電路圖如圖6A所示，其中 受保護(hù)的電路C1兩端分別與一輸出輸入端I/O以及一參考電位節(jié)點(diǎn)VSS電性連接。該受 保護(hù)的電路C1較常見(jiàn)者為基于M0S工藝而得的集成電路，但是并不限制于此。第一二極管 D1以及第二二極管D2串聯(lián)，其中第一二極管D1的陽(yáng)極與輸出輸入端I/O電性連接，第一二 極管D1的陰極則與第二二極管D2的陽(yáng)極電性連接。第二二極管D2的陰極則與參考電位 節(jié)點(diǎn)VSS電性連接。第三二極管D3的陰極與輸出輸入端I/O電性連接，第三二極管D3的 陽(yáng)極則與參考電位節(jié)點(diǎn)VSS電性連接。寄生MOS Ml的柵極除了電性連接寄生MOS Ml的汲 極外，還電性連接第一二極管D1與第二二極管D2串接的接點(diǎn)。寄生MOS Ml的源極則與參 考電位節(jié)點(diǎn)VSS電性連接。
[0082] 當(dāng)一靜電放電事件發(fā)生于輸出輸入端I/O與參考電位節(jié)點(diǎn)VSS之間時(shí)，參考電位 節(jié)點(diǎn)的電壓可能會(huì)大于或小輸出輸入端I/O的電壓。若參考電位節(jié)點(diǎn)VSS具有相對(duì)高的電 壓，則第三二極管D3開(kāi)啟，以形成一電流路徑將靜電荷導(dǎo)離受保護(hù)的電路C1。若輸出輸入 端I/O具有相對(duì)高的電壓，則第一二極管D1及第二二極管D2開(kāi)啟，形成一電流路徑將靜電 荷導(dǎo)離受保護(hù)的電路C1，此時(shí)由于第一二極管D1及第二二極管D2導(dǎo)通，連帶于寄生M0SM1 的柵極與汲極處提供一偏壓（一般而言為第二二極管D2的啟動(dòng)電壓），因而使寄生MOS Ml 導(dǎo)通。寄生MOS Ml額外形成一具有較低阻抗的電流路徑，將靜電荷導(dǎo)離受保護(hù)的電路Cl。
[0083] 上述實(shí)施例利用觸發(fā)一寄生MOS M1，并與第二二極管D2所構(gòu)成的放電路徑并聯(lián)， 可有效減低靜電放電保護(hù)裝置600持續(xù)導(dǎo)通時(shí)的有效阻抗值，提升靜電放電保護(hù)裝置600 的放電效率，改善受保護(hù)的電路的成品率及可靠度。
[0084] 圖7A及圖7B揭示本發(fā)明的靜電放電保護(hù)裝置另一實(shí)施例。當(dāng)一個(gè)電路系統(tǒng)中具 有多處需要保護(hù)的電路，例如USB 3. 0的規(guī)格具有四個(gè)輸出輸入端子RX+、RX' TX+、TX、若 針對(duì)每一個(gè)需要保護(hù)的電路獨(dú)立安排如圖3A的靜電放電保護(hù)裝置，會(huì)在晶片上占據(jù)相當(dāng) 可觀的表面積。因此，本實(shí)施例的靜電放電保護(hù)裝置700,其概念是將各個(gè)靜電放電保護(hù)裝 置共用一個(gè)通用二極管D0 (即相當(dāng)于圖3A中的第二二極管D2)，如圖7A所示。
[0085] 圖7B則揭示靜電放電保護(hù)裝置700的部份集成電路布局平面圖。靜電放電保護(hù) 裝置700包括一 P型半導(dǎo)體基板Psub、一通用N型井區(qū)50、多個(gè)周邊N型井區(qū)60-1、60-2、 60-3、60-4以及一環(huán)狀P型摻雜區(qū)P+。P型半導(dǎo)體基板Psub為浮接，而不與接地端點(diǎn)電性 連接。通用N型井區(qū)50、多個(gè)周邊N型井區(qū)60-1、60-2、60-3、60-4以及環(huán)狀P型摻雜區(qū)P+ 皆形成于P型半導(dǎo)體基板Psub之中。多個(gè)周邊N型井區(qū)60-1、60-2、60-3、60-4設(shè)置于通 用N型井區(qū)50的周?chē)腋髦苓匩型井區(qū)60-1、60-2、60-3、60-4則分別具有一 N型摻雜 區(qū)（Nl、N2、N3、N4)以及一 P型摻雜區(qū)（PI、P2、P3、P4)，以分別構(gòu)成如圖7A所示的二極管 D60-1、D60-2、D60-3、D60-4。通用N型井區(qū)50中具有一通用P型摻雜區(qū)P0以及一通用N 型摻雜區(qū)NO。通用N型摻雜區(qū)NO與一參考電位節(jié)點(diǎn)VSS電性連接。通用P型摻雜區(qū)P0包 圍通用N型摻雜區(qū)N0,并與通用N型井區(qū)50構(gòu)成一通用二極管DO。環(huán)狀P型摻雜區(qū)P+位 于通用N型井區(qū)50與各周邊N型井區(qū)60-1、60-2、60-3、60-4之間，且環(huán)狀P型摻雜區(qū)P+ 包圍通用N型井區(qū)50。應(yīng)注意的是，各周邊N型井區(qū)60-1、60-2、60-3、60-4必須分別與通 用N型井區(qū)50靠近，以分別形成寄生BJT (未顯示圖7B，但部份顯示于圖7C)。周邊N型井 區(qū)60-1、60-2、60-3、60-4與通用N型井區(qū)50的距離S3較佳為小于5微米。
[0086] 為求附圖簡(jiǎn)明，當(dāng)靜電放電現(xiàn)象發(fā)生且參考電位節(jié)點(diǎn)VSS端具有相對(duì)高的電壓 時(shí)，負(fù)責(zé)提供電流路徑的二極管（相當(dāng)于圖3A的D3)并未顯示于圖7B中。
[0087] 請(qǐng)參見(jiàn)圖7A，二極管D60-1、D60-2、D60-3、D60-4的陽(yáng)極則分別與輸出輸入端點(diǎn) TX+、τχ-、RX+、RX-電性連接。請(qǐng)參見(jiàn)圖7B，N型摻雜區(qū)N1至N4、通用P型摻雜區(qū)P0以及環(huán) 狀Ρ型摻雜區(qū)Ρ+皆與一總線BUS電性連接。而通用Ν型摻雜區(qū)Ν0則與一參考電位節(jié)點(diǎn) VSS電性連接。再請(qǐng)一并參見(jiàn)圖7A與圖7B，圖7B中的N型摻雜區(qū)N1至N4為圖7A中的二 極管D60-1至D60-4的陰極。而圖7B中的通用N型摻雜區(qū)N0則為圖7A中的通用二極管 D0的陰極。
[0088] 當(dāng)任一輸出輸入端點(diǎn)RX+、RX_、TX+、TX_與參考電位節(jié)點(diǎn)VSS之間產(chǎn)生一靜電放電 現(xiàn)象，且壓降超過(guò)靜電放電保護(hù)裝置700的保護(hù)電壓時(shí)，通用二極管D0以及該任一輸出輸 入端點(diǎn)所對(duì)應(yīng)的二極管會(huì)被導(dǎo)通，形成一電流路徑，將靜電荷導(dǎo)離受保護(hù)的電路。例如，當(dāng) 輸出輸入端點(diǎn)RX_與參考電位節(jié)點(diǎn)VSS之間產(chǎn)生一靜電放電現(xiàn)象，且壓降超過(guò)靜電放電保 護(hù)裝置700的保護(hù)電壓時(shí)，通用二極管D0與二極管D60-4會(huì)被導(dǎo)通，可將靜電核導(dǎo)離受保 護(hù)的電路。在此輸出輸入端點(diǎn)RX +、RX'TX+、TX_與二極管D60-1至D60-4的對(duì)應(yīng)關(guān)系為：輸 出輸入端點(diǎn)RX+對(duì)應(yīng)二極管D60-3 ;輸出輸入端點(diǎn)RX_對(duì)應(yīng)二極管D60-4 ;輸出輸入端點(diǎn)TX+ 對(duì)應(yīng)二極管60-1 ;以及輸出輸入端點(diǎn)ΤΓ對(duì)應(yīng)二極管D60-1。由本段落的敘述，可說(shuō)明當(dāng)任 一輸出輸入端點(diǎn)與參考電位節(jié)點(diǎn)VSS之間產(chǎn)生靜電放電現(xiàn)象，且壓降超過(guò)靜電放電保護(hù)裝 置700的保護(hù)電壓時(shí)，通用二極管D0與此輸出輸入端點(diǎn)對(duì)應(yīng)的二極管會(huì)被導(dǎo)通。因此無(wú)論 是哪一個(gè)輸出輸入端點(diǎn)產(chǎn)生靜電放電現(xiàn)象，通用二極管D0-定會(huì)被導(dǎo)通。亦即，通用二極 管D0可被各個(gè)輸出輸入端點(diǎn)RX+、RX' TX+、TX^共同使用，將靜電荷導(dǎo)離受保護(hù)的電路。換 言之，由于通用Ρ型摻雜區(qū)Ρ0包圍通用Ν型摻雜區(qū)Ν0,并與通用Ν型井區(qū)50構(gòu)成一通用二 極管D0,故本實(shí)施例所指的「通用」，表示各個(gè)輸出輸入端點(diǎn)RX+、RX'ΤΧ+、ΤΧ^共同使用特定 的二極管。
[0089] 當(dāng)通用二極管D0以及二極管D60-1、D60-2、D60-3、D60-4其中之一被導(dǎo)通時(shí)，同 時(shí)亦觸發(fā)寄生BJT (未顯示圖7B，但部份顯示于圖7C)并使之導(dǎo)通，提供一具有更低阻抗的 導(dǎo)電路徑，以提升靜電放電保護(hù)裝置700的放電效率，并且使靜電放電保護(hù)裝置700具有更 低的維持電壓，同時(shí)具有減低晶片表面積以及制造成本的功效。其詳細(xì)運(yùn)作原理可參考圖 2A及圖2B的實(shí)施例。
[0090] 圖7C則為圖7B的A-A剖面線方向的結(jié)構(gòu)剖面圖。如圖7C所示，靜電放電保護(hù)裝 置700包括一 P型半導(dǎo)體基板Psub、周邊N型井區(qū)60-3與60-1、通用N型井區(qū)50以及環(huán) 狀P型摻雜區(qū)P+。此P型半導(dǎo)體基板Psub為浮接，亦即P型半導(dǎo)體基板Psub不與接地端 電性連接。周邊N型井區(qū)60-3與60-1、通用N型井區(qū)50以及環(huán)狀P型摻雜區(qū)P+皆形成于 P型半導(dǎo)體基板Psub之中。周邊N型井區(qū)60-3中具有一 P型摻雜區(qū)P3及一 N型摻雜區(qū) N3,以形成如圖7A的二極管D60-3。周邊N型井區(qū)60-1中具有一 P型摻雜區(qū)P1及一 N型 摻雜區(qū)N1，以形成如圖7A的二極管D60-1。通用N型井區(qū)50中則具有通用P型摻雜區(qū)P0 與通用N型摻雜區(qū)N0,以形成如圖7A的通用二極管D0。其中，環(huán)狀P型摻雜區(qū)P+、通用P 型摻雜區(qū)P0以及N型摻雜區(qū)N3電性連接至總線BUS。而環(huán)狀P型摻雜區(qū)P+、通用P型摻 雜區(qū)P0以及N型摻雜區(qū)N1電性連接至總線BUS。P型摻雜區(qū)P3可與輸出輸入端RX+電性 連接。P型摻雜區(qū)P1可與輸出輸入端TX+電性連接。
[0091] 在一實(shí)施例中，靜電放電保護(hù)裝置700具有對(duì)稱(chēng)設(shè)置。例如在圖7B中，每個(gè)周邊 N型井區(qū)60-1?60-4是以通用N型摻雜區(qū)N0為中心而呈對(duì)稱(chēng)設(shè)置。在一實(shí)施例中，各周 邊N型井區(qū)60-1?60-4中的摻雜區(qū)亦通用N型摻雜區(qū)N0為中心而呈對(duì)稱(chēng)設(shè)置。周邊N 型井區(qū)60-3以及通用N型井區(qū)50需互相鄰近，以形成兩個(gè)寄生BJT B3及M，如圖7C所 示。寄生BJT B3的射極、基極以及集極分別由通用N型井區(qū)50、P型半導(dǎo)體基板Psub以及 周邊N型井區(qū)60-3所構(gòu)成，而寄生BJT B4的射極、基極以及集極則分別由P型摻雜區(qū)P3、 周邊N型井區(qū)60-3以及P型半導(dǎo)體基板Psub所構(gòu)成。寄生BJT B3的集極與寄生BJT B4 的基極電性連接，且寄生BJT B3的基極則與寄生BJTB4的集極電性連接，如圖7C所示。如 前述的對(duì)稱(chēng)設(shè)置關(guān)系，周邊N型井區(qū)60-1以及通用N型井區(qū)50所形成的寄生BJT B5及B6 與寄生BJT B3及Μ相似，而如圖7C所示。周邊N型井區(qū)60-3與通用N型井區(qū)50間隔的 距離S3可視為寄生BJT Β3的基極的厚度，因此如果此距離不夠靠近，可能會(huì)導(dǎo)致寄生BJT Β3的電流增益（beta gain)太小，而使整個(gè)電流回路無(wú)法正常動(dòng)作。在此，此周邊Ν型井區(qū) 60-3以及通用N型井區(qū)50間隔的距離S3較佳為小于5微米。
[0092] 圖8A揭示本發(fā)明的靜電放電保護(hù)裝置另一實(shí)施例。當(dāng)一個(gè)電路系統(tǒng)中具有多處 需要保護(hù)的電路，例如USB 3. 0的規(guī)格具有四個(gè)輸出輸入端子RX+、RX' TX+、TX^，若針對(duì)每 一個(gè)需要保護(hù)的電路獨(dú)立安排如圖4Α的靜電放電保護(hù)裝置，會(huì)在晶片上占據(jù)相當(dāng)可觀的 表面積。因此，本實(shí)施例的靜電放電保護(hù)裝置800,其概念是將各個(gè)靜電放電保護(hù)裝置共用 兩個(gè)通用二極管D0與D0'，即相當(dāng)于圖5Α中的第一與第二二極管D1及D2,如圖8Α所示。
[0093] 圖8B則揭示靜電放電保護(hù)裝置800的集成電路布局平面圖。靜電放電保護(hù)裝置 800包括一 P型半導(dǎo)體基板Psub、一第一通用N型井區(qū)80、第二通用N型井區(qū)80'、多個(gè)周邊 N型井區(qū)80-1、80-2、80-3、80-4以及一通用P型摻雜區(qū)P+。P型半導(dǎo)體基板Psub為浮接， 而不與接地端點(diǎn)電性連接。第一通用N型井區(qū)80、第二通用N型井區(qū)80'、多個(gè)周邊N型井 區(qū)80-1、80-2、80-3、80-4以及通用？型摻雜區(qū)？+皆形成于？型半導(dǎo)體基板？81*之中。各 周邊N型井區(qū)80-l、80-2、80-3、80-4則分別具有一N型摻雜區(qū)（Nl至N4)以及一P型摻雜 區(qū)（P1至P4)，以分別構(gòu)成如圖8A所示的二極管D80-l、D80-2、D80-3、D80-4。
[0094] 第一通用P型摻雜區(qū)P0形成于第一通用N型井區(qū)80內(nèi)，以構(gòu)成如圖8A中的第一 通用二極管D0。第二通用P型摻雜區(qū)P0'形成于第二通用N型井區(qū)80'內(nèi)，以構(gòu)成如圖8A 中的第二通用二極管D0'。應(yīng)注意的是，第一通用N型井區(qū)80與第二通用N型井區(qū)80'的 距離S4必須夠小，以分別形成寄生BJT (未顯示圖8B，但部份顯示于圖8C)。第一通用N型 井區(qū)80與第二通用N型井區(qū)80'的距離S4較佳為小于5微米。
[0095] 為求附圖簡(jiǎn)明，當(dāng)靜電放電現(xiàn)象發(fā)生且參考電位節(jié)點(diǎn)VSS端具有相對(duì)高的電壓 時(shí)，負(fù)責(zé)提供電流路徑的二極管（相當(dāng)于圖4A的D3)并未顯示于圖8B中。
[0096] 請(qǐng)參見(jiàn)圖8B，第一通用N型摻雜區(qū)N0形成于第一通用N型井區(qū)80中，而第二通用 N型摻雜區(qū)NO'形成于第二通用N型井區(qū)80'中。各N型摻雜區(qū)N1至Μ、第一通用P型摻 雜區(qū)P0與一總線BUS形成電性連接。而第二通用N型摻雜區(qū)N0'則與一參考電位節(jié)點(diǎn)VSS 形成電性連接。第一通用N型摻雜區(qū)N0、通用P型摻雜區(qū)P+以及第二通用P型摻雜區(qū)P0' 形成電性連接。
[0097] 請(qǐng)參見(jiàn)圖8A，二極管D80-l、D80-2、D80-3、D80-4的陽(yáng)極分別與輸出輸入端點(diǎn)TX+、 τχ-、RX+、RX-電性連接，二極管D80-1、D80-2、D80-3、D80-4的陰極則與總線BUS電性連接。 再請(qǐng)一并參見(jiàn)圖8A與圖8B，圖8B中的N型摻雜區(qū)N1、N2、N3、N4為圖8A中的二極管D80-1、 D80-2、D80-3、D80-4的陰極，而圖8B中的P型摻雜區(qū)PI、P2、P3、P4為圖8A中的二極管 D80-l、D80-2、D80-3、D80-4的陽(yáng)極。圖8B中的第一通用N型摻雜區(qū)N0與第一通用P型摻 雜區(qū)P0分別為第一通用二極管D0的陰極與陽(yáng)極。圖8B中的第二通用N型摻雜區(qū)N0'與 第二通用P型摻雜區(qū)P0'分別為第二通用二極管D0'的陰極與陽(yáng)極。
[0098] 當(dāng)任一輸出輸入端點(diǎn)1?+、1?_、了乂+、了乂_與參考電位節(jié)點(diǎn)￥55之間產(chǎn)生一靜電放電現(xiàn) 象，且壓降超過(guò)靜電放電保護(hù)裝置800的保護(hù)電壓時(shí)，第一通用二極管D0、第二通用二極管 D0'以及該任一輸出輸入端點(diǎn)所對(duì)應(yīng)的二極管會(huì)被導(dǎo)通，以形成一電流路徑，將靜電荷導(dǎo)離 受保護(hù)的電路。例如，當(dāng)輸出輸入端點(diǎn)TX+與參考電位節(jié)點(diǎn)VSS之間產(chǎn)生一靜電放電現(xiàn)象， 且壓降超過(guò)靜電放電保護(hù)裝置800的保護(hù)電壓時(shí)，第一通用二極管D0、第二通用二極管D0' 以及二極管D80-1會(huì)被導(dǎo)通，可將靜電核導(dǎo)離受保護(hù)的電路。在此輸出輸入端點(diǎn)RX+、RX' ΤΧ+、ΤΧ-與二極管D80-l、D80-2、D80-3、D80-4的對(duì)應(yīng)關(guān)系為：輸出輸入端點(diǎn)RX+對(duì)應(yīng)二極管 D80-3 ;輸出輸入端點(diǎn)RX_對(duì)應(yīng)二極管D80-4 ;輸出輸入端點(diǎn)TX+對(duì)應(yīng)二極管D80-1 ;以及輸 出輸入端點(diǎn)TX_對(duì)應(yīng)二極管D80-2。由本段落的敘述，可說(shuō)明當(dāng)任一輸出輸入端點(diǎn)與參考電 位節(jié)點(diǎn)VSS之間產(chǎn)生靜電放電現(xiàn)象，且壓降超過(guò)靜電放電保護(hù)裝置800的保護(hù)電壓時(shí)，第一 通用二極管D0、第二通用二極管D0'以及此輸出輸入端點(diǎn)對(duì)應(yīng)的二極管會(huì)被導(dǎo)通。因此無(wú) 論是哪一個(gè)輸出輸入端點(diǎn)產(chǎn)生靜電放電現(xiàn)象，第一通用二極管D0以及第二通用二極管D0' 一定會(huì)被導(dǎo)通。亦即，第一通用二極管DO以及第二通用二極管DO'可被各個(gè)輸出輸入端點(diǎn) RX+、RX' TX+、ΤΓ共同使用，將靜電荷導(dǎo)離受保護(hù)的電路。換言之，由于第一通用P型摻雜 區(qū)P0形成于第一通用N型井區(qū)80內(nèi)以構(gòu)成第一通用二極管D0 ;第二通用P型摻雜區(qū)P0' 形成于第二通用N型井區(qū)80'內(nèi)以構(gòu)成第二通用二極管D0'，故本實(shí)施例所指的「通用」，表 示各個(gè)輸出輸入端點(diǎn)RX+、RX' TX+、TX^共同使用特定的二極管。
[0099] 當(dāng)?shù)谝煌ㄓ枚O管D0、第二通用二極管D0'以及二極管D80-1、D80-2、D80-3、 D80-4其中之一被導(dǎo)通時(shí)，同時(shí)亦觸發(fā)寄生BJT (未顯示圖8B，但部份顯示于圖8C)并使之 導(dǎo)通，提供一具有更低阻抗的導(dǎo)電路徑，以提升靜電放電保護(hù)裝置800的放電效率，并且使 靜電放電保護(hù)裝置800具有更低的維持電壓，同時(shí)具有減低晶片表面積以及制造成本的功 效。其詳細(xì)運(yùn)作原理可參考圖5A及圖5B的實(shí)施例。
[0100] 圖8C則為圖8B的A-A剖面線方向的結(jié)構(gòu)剖面圖。如圖8C所示，靜電放電保護(hù)裝 置800包括一 P型半導(dǎo)體基板Psub、周邊N型井區(qū)80-1、第一通用N型井區(qū)80、第二通用N 型井區(qū)80'以及通用P型摻雜區(qū)P+。此P型半導(dǎo)體基板Psub為浮接，亦即P型半導(dǎo)體基 板Psub不與接地端電性連接。周邊N型井區(qū)80-1、第一通用N型井區(qū)80、第二通用N型井 區(qū)80'以及通用P型摻雜區(qū)P+皆形成于P型半導(dǎo)體基板Psub之中。周邊N型井區(qū)80-1 中具有一 P型摻雜區(qū)P1及一 N型摻雜區(qū)N1，以形成如圖8A的二極管D80-1。P型摻雜區(qū) P1電性連接至輸出輸入端點(diǎn)TX+。N型摻雜區(qū)N1與第一通用P型摻雜區(qū)P0電性連接至總 線BUS。第一 N型摻雜區(qū)NO、通用P型摻雜區(qū)P+以及第二通用P型摻雜區(qū)P0'形成電性連 接。第二通用N型摻雜區(qū)NO'則電性連接至一參考電位節(jié)點(diǎn)VSS。
[0101] 在一實(shí)施例中，第一通用N型井區(qū)80與第二通用N型井區(qū)80'需互相鄰近，以形 成兩個(gè)寄生BJT B1及B2,如圖8C所示。第一通用N型井區(qū)80與第二通用N型井區(qū)80'間 隔的距離S4可視為寄生BJT B1的基極的厚度，因此如果此距離不夠靠近，可能會(huì)導(dǎo)致寄生 BJT B1的電流增益（beta gain)太小，而使整個(gè)電流回路無(wú)法正常動(dòng)作。在此，此第一通用 N型井區(qū)80與第二通用N型井區(qū)80'間隔的距離S4較佳為小于5微米。寄生BJT B1的射 極、基極以及集極分別由第二通用N型井區(qū)80'、P型半導(dǎo)體基板Psub以及第一通用N型井 區(qū)80所構(gòu)成，而寄生BJT B2的射極、基極以及集極則分別由第一通用P型摻雜區(qū)P0、第一 通用N型井區(qū)80以及P型半導(dǎo)體基板Psub所構(gòu)成。寄生BJT B1的集極與寄生BJT B2的 基極電性連接，且寄生BJT B1的基極則與寄生BJT B2的集極電性連接，如圖8C所示。
[0102] 本發(fā)明的靜電放電保護(hù)裝置，具有較低的啟動(dòng)電壓，適合用于先進(jìn)半導(dǎo)體工藝產(chǎn) 品中的靜電防護(hù)；藉由觸發(fā)寄生元件，可特別具有較低的維持電壓以及阻抗，更進(jìn)一步減少 高電壓差對(duì)欲保護(hù)的元件的負(fù)擔(dān)，并增加排除靜電荷的效率。此外，本發(fā)明的靜電放電保護(hù) 裝置的半導(dǎo)體基板為浮接而不與接地端電性連接，以使得各個(gè)二極管皆位于N型井區(qū)中， 因此不會(huì)產(chǎn)生達(dá)寧效應(yīng)。以上揭露本發(fā)明靜電放電保護(hù)裝置的數(shù)種實(shí)施范例，僅作為清楚 教示之用，各結(jié)構(gòu)、元件的組合在不悖離發(fā)明精神及實(shí)施例范疇之下，有增加、取代、更序、 和/或刪除的可能。
【權(quán)利要求】
1. 一種靜電放電保護(hù)裝置，包括： 一 P型半導(dǎo)體基板，該P(yáng)型半導(dǎo)體基板為浮接； 一第一 N型井區(qū)以及一第二N型井區(qū)，分別形成于該P(yáng)型半導(dǎo)體基板中； 一第一 P型摻雜區(qū)以及一第二P型摻雜區(qū)，分別形成于該第一 N型井區(qū)以及該第二N 型井區(qū)中，以分別構(gòu)成一第一二極管以及一第二二極管，且該第一 P型摻雜區(qū)電性連接至 一輸出輸入端； 一第一 N型摻雜區(qū)以及一第二N型摻雜區(qū)，分別形成于該第一 N型井區(qū)以及該第二N 型井區(qū)中，該第二N型摻雜區(qū)電性連接至一參考電位節(jié)點(diǎn)；以及 一柵極結(jié)構(gòu)，設(shè)置于該第一 N型井區(qū)及該第二N型井區(qū)之間的該P(yáng)型半導(dǎo)體基板上，該 柵極結(jié)構(gòu)電性連接該第一 N型摻雜區(qū)以及該第二P型摻雜區(qū)。
2. 如權(quán)利要求1所述的靜電放電保護(hù)裝置，其中該柵極結(jié)構(gòu)、該第一 N型井區(qū)、該第二 N型井區(qū)及該P(yáng)型半導(dǎo)體基板構(gòu)成一寄生金屬氧化物半導(dǎo)體導(dǎo)體晶體管，當(dāng)靜電放電發(fā)生 于該輸出輸入端時(shí)，該寄生金屬氧化物半導(dǎo)體導(dǎo)體晶體管被觸發(fā)導(dǎo)通。
3. 如權(quán)利要求1所述的靜電放電保護(hù)裝置，還包括： 一第三N型井區(qū)形成于該P(yáng)型半導(dǎo)體基板中； 一第三N型摻雜區(qū)形成于該第三N型井區(qū)中；以及 一第三P型摻雜區(qū)形成于該第三N型井區(qū)中，以構(gòu)成一第三二極管。
4. 如權(quán)利要求3所述的靜電放電保護(hù)裝置，其中該第三P型摻雜區(qū)和該第三N型摻雜 區(qū)分別與該參考電位節(jié)點(diǎn)及該輸出輸入端電性連接。
5. 如權(quán)利要求1所述的靜電放電保護(hù)裝置，其中該第一 N型井區(qū)與該第二N型井區(qū)之 間的距離小于1微米。
【文檔編號(hào)】H01L27/02GK104157647SQ201410431155
【公開(kāi)日】2014年11月19日 申請(qǐng)日期:2011年11月28日 優(yōu)先權(quán)日:2011年11月9日
【發(fā)明者】陳科遠(yuǎn), 林志峰 申請(qǐng)人:威盛電子股份有限公司