互補(bǔ)氮化鎵集成電路及其制作方法
【專利摘要】本發(fā)明公開了互補(bǔ)氮化鎵集成電路及其制作方法?；パa(bǔ)GaN集成電路(110，1110)的實(shí)施例包括具有第一帶隙的GaN層(130，230，730)。具有第二帶隙的第二層(140，440，1040)形成于所述GaN層上，從而在所述GaN層和所述第二層之間的接觸區(qū)域中導(dǎo)致了2DEG(122，222，322，722)。所述第二層具有相對薄的部分和相對厚的部分。第三層(150，550，1050)形成于所述第二層的相對厚的部分上。所述第三層具有不同于所述第二帶隙的第三帶隙，從而在所述第二層和所述第三層之間的接觸區(qū)域?qū)е铝?DHG(112，512，812，1012)。第一導(dǎo)電類型的晶體管(110，610，1110)包括所述2DHG、所述第二層的所述相對厚的部分和所述第三層，并且第二導(dǎo)電類型的晶體管(120，620，1120)包括所述2DEG和所述第二層的所述相對薄的部分。
【專利說明】互補(bǔ)氮化鎵集成電路及其制作方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明所描述的主題實(shí)施例通常涉及包括多個(gè)晶體管的氮化鎵(GaN)集成電路。

【背景技術(shù)】
[0002]GaN高電子遷移率晶體管(HEMT)是一種類型的場效應(yīng)晶體管，其中異質(zhì)結(jié)，而不是摻雜區(qū)，提供了晶體管的導(dǎo)電通道。在這樣的HEMT中，異質(zhì)結(jié)(或通道)存在于具有不同帶隙的兩層半導(dǎo)體材料之間的接觸區(qū)域中。例如，在氮化鎵(GaN)基HEMT中，二維電子氣(2DEG)可存在于在GaN襯底和阻擋層(例如，鋁氮化鎵(AlGaN)層)之間的接觸區(qū)域中。2DEG基本上是在異質(zhì)結(jié)自由地在兩個(gè)維度(即，沿著異質(zhì)結(jié))，而不是在第三維度(即，垂直穿過器件)移動(dòng)的電子的濃度。與2DEG相關(guān)聯(lián)的電流可以在觸頭之間流動(dòng)，其中所述觸頭在空間上被放置高于異質(zhì)結(jié)的分離位置。當(dāng)與更常規(guī)的半導(dǎo)體技術(shù)(例如，硅基技術(shù))進(jìn)行比較的時(shí)候，雖然已發(fā)現(xiàn)GaN基HEMT器件特別適合于高功率，但是高速開關(guān)應(yīng)用、GaN技術(shù)對設(shè)計(jì)師確實(shí)存在一些挑戰(zhàn)。

【專利附圖】

【附圖說明】
[0003]當(dāng)結(jié)合附圖考慮的時(shí)候，通過參照詳細(xì)說明書以及權(quán)利要求，可對主題有更完整的理解，在附圖中，相同參考符號(hào)遍及附圖表示相似的元素。
[0004]圖1是根據(jù)示例實(shí)施例的互補(bǔ)GaN集成電路的一部分的截面?zhèn)纫晥D；
[0005]圖2-圖6圖示了根據(jù)示例實(shí)施例的用于產(chǎn)生圖1的互補(bǔ)GaN集成電路的一系列制作步驟的截面?zhèn)纫晥D；
[0006]圖7-圖11圖示了根據(jù)另一個(gè)示例實(shí)施例的用于產(chǎn)生互補(bǔ)GaN集成電路的實(shí)施例的一系列制作步驟的截面?zhèn)纫晥D；
[0007]圖12圖示了根據(jù)示例實(shí)施例的具有附加電連接和電路組件的圖1的互補(bǔ)GaN集成電路以提供單相、半橋逆變器；
[0008]圖13是圖12的單相、半橋逆變器的等效示意圖；
[0009]圖14圖示了根據(jù)示例實(shí)施例的具有附加電連接和電路組件的圖1的互補(bǔ)GaN集成電路以提供推拉式輸出；
[0010]圖15是圖14的推拉式輸出的等效示意圖；
[0011]圖16圖示了根據(jù)示例實(shí)施例的具有附加電連接和電路組件的圖1的互補(bǔ)GaN集成電路以提供復(fù)合晶體管；以及
[0012]圖17是圖16的復(fù)合晶體管的等效示意圖。

【具體實(shí)施方式】
[0013]以下詳細(xì)說明書本質(zhì)上僅僅是說明性的，并且不旨在限定主題實(shí)施例或這些實(shí)施例的應(yīng)用和使用。如本發(fā)明所使用的，詞語“示例性”和“示例”意指“用作例子、實(shí)例或說明”。本發(fā)明中所描述的任何作為“示例”或例子的實(shí)施不一定被解釋為比其它實(shí)施優(yōu)先或有利。此外，不旨在被先前【技術(shù)領(lǐng)域】、背景、或以下詳細(xì)描述中的任何明示或暗示的理論所限定。
[0014]圖1是根據(jù)示例實(shí)施例的互補(bǔ)GaN集成電路(1C) 100的一部分的截面?zhèn)纫晥D。根據(jù)實(shí)施例，1C 100包括第一GaN層130、第二層140、第三層150以及多個(gè)觸頭114、116、118、124、126、128。正如在下面將要更詳細(xì)描述的，1C 100包括在GaN層130的第一區(qū)域132內(nèi)或其上的第一導(dǎo)電類型(例如，N-溝道或N-類型)的第一晶體管110，以及在GaN層130的第二區(qū)域134內(nèi)或其上的第二和不同導(dǎo)電類型(例如，P-溝道或P-類型)的第二晶體管120。由于晶體管110、120在相同半導(dǎo)體層(S卩，GaN層130)上形成，所以1C 100和晶體管110、120都被認(rèn)為是單片的。此外，由于晶體管110、120是不同導(dǎo)電類型，所以1C 100也可被認(rèn)為是“互補(bǔ)IC(即，具有不同導(dǎo)電類型的晶體管的單片1C)。此外，由于在其上形成晶體管110的基層120是GaN層130，所以1C 100在本發(fā)明中可被稱為“互補(bǔ)GaN 1C”。
[0015]GaN層130的頂部部分可用作晶體管110的溝道層，正如在下面將要更詳細(xì)描述的。在實(shí)施例中，GaN層130可以具有在大約2.0微米至大約10.0微米范圍內(nèi)的厚度136。替代地，GaN層130可更厚或更薄。為了增強(qiáng)GaN 1C 100的機(jī)械穩(wěn)定性，可使用氮化鎵外延在另一個(gè)基底襯底(圖1中未示出)(例如，塊狀GaN襯底、硅襯底、碳化硅(SiC)襯底、藍(lán)寶石襯底，等等)上形成GaN層130。換句話說，可被用于實(shí)現(xiàn)第一 GaN層130的外延生長的基底襯底可以由選自于GaN、硅、SiC、或任何其它合適的材料來形成。在替代實(shí)施例中，GaN層130本身可包括基底襯底。因此，本發(fā)明所用的術(shù)語“GaN層”可以指GaN襯底或生長在基底襯底上的GaN層。根據(jù)實(shí)施例，GaN層130可由無摻雜劑或非常小量摻雜劑的GaN形成。替代地，為了襯底調(diào)諧的目的，氮化鎵層130可具有相對小百分比的摻雜劑。例如，GaN層130可以包括多達(dá)大約1.0原子百分比的鋁(A1)、銦(In)、或其它元素。GaN層130還可包括各種摻雜劑百分比。
[0016]可被認(rèn)為是η-類型供體供應(yīng)層的第二層140形成于GaN層130的頂面上。在實(shí)施例中，第二層140可例如由從III族氮化物的合金形成。例如，第二層140可由選自于AlGaN合金、InAIN合金、InGaN合金、或另一種合適的合金的材料形成。根據(jù)具體實(shí)施例，第二層140可由具有在大約20%至30%范圍內(nèi)的鋁原子百分比的AlGaN合金形成。在替代實(shí)施例中，鋁的百分比可更低或更高。
[0017]GaN層130具有第一帶隙，并且第二層140具有第二、相對較寬的帶隙。例如，GaN層130可以具有大約3.4電子伏特(eV)的帶隙(對于非應(yīng)變GaN，在295凱氏度數(shù))，而第二層140可以具有大約4.0 eV(對于非應(yīng)變的阻擋層材料)的帶隙。在其它實(shí)施例中，第二層140的帶隙可更低或更高。在任何情況下，GaN層130的帶隙和第二層140的帶隙彼此不同。因此，在GaN層130上形成第二層140導(dǎo)致了在GaN層130和第二層140之間的接觸區(qū)域形成二維電子氣(2DEG)122(即，高移動(dòng)性電子的濃度)。正如在后面將要更詳細(xì)描述的，2DEG 122位于與晶體管110的導(dǎo)電溝道相對應(yīng)的區(qū)域中，并且2DEG 122可提供在晶體管110的載流電極124、126之間流動(dòng)的電流。在圖1所示的1C 100的實(shí)施例中，2DEG122存在于GaN層130的區(qū)域132中，因?yàn)樗鼘-溝道晶體管110的運(yùn)作很重要，但是2DEG122已被壓制在GaN層130的區(qū)域134中(即，底層P_溝道晶體管120)。在替代實(shí)施例中，正如結(jié)合圖7-圖11 一起解釋的，2DEG替代地可被允許保留在底層P-溝道晶體管中。
[0018]根據(jù)實(shí)施例，上覆在GaN層130的第一區(qū)域132上的第二層140的第一部分具有第一厚度142，并且上覆在GaN層130的第二區(qū)域134上的第二層140的第二部分具有大于第一厚度142的第二厚度144。例如，第一厚度142可在大約15納米(nm)至大約30nm的范圍內(nèi)，并且第二厚度144可在大約40nm至大約lOOnm范圍內(nèi)。在其它實(shí)施例中，第一和第二厚度142、144可小于或大于上述給定范圍。
[0019]第三層150形成于第二層140的第二部分的頂面上(即，GaN層130的第二區(qū)域144上)。在實(shí)施例中，第三層150可例如由摻雜了 P-類型摻雜劑(例如，鎂(Mg)、碳(C)等等)的半導(dǎo)體材料(例如，GaN)形成。在具體示例實(shí)施例中，例如，第三層150可由摻雜了 Mg的GaN形成，其中Mg摻雜濃度在大約1.0X1017cnT3至大約1.0X 102°cnT3的范圍內(nèi)。在替代實(shí)施例中，Mg摻雜濃度可更低或更高。在實(shí)施例中，第三層150具有在大約10nm至大約30nm的范圍內(nèi)的厚度152。替代地，第三層150可更薄或更厚。
[0020]在實(shí)施例中，第三層150具有不同于第二層140的第二帶隙的第三帶隙。例如，第三層150可具有大約3.5eV的帶隙(對于非應(yīng)變材料)。在其它實(shí)施例中，第三層150的帶隙可更低或更高。在任何情況下，第三層150的帶隙和第二層140的帶隙彼此不同。因此，在第二層140上形成第三層150導(dǎo)致了在第三層150和第二層140之間的接觸區(qū)域處形成二維空穴氣(2DHG)112( S卩，空穴的濃度)。正如在后面將要更詳細(xì)描述的，2DHG 112位于與晶體管120的導(dǎo)電溝道相對應(yīng)的區(qū)域，并且2DHG 112可一實(shí)現(xiàn)在晶體管120的載流電極114、116之間流動(dòng)的電流。
[0021]晶體管110可被認(rèn)為是電子場效應(yīng)晶體管(例如，HEMT)，相反，晶體管120可被認(rèn)為是空穴場效應(yīng)晶體管。如圖所示，晶體管110是“正常導(dǎo)通”晶體管，因?yàn)樵诓淮嬖趯⒁云渌绞礁蓴_2DEG 122的連續(xù)性，以及因此干擾電流導(dǎo)電觸頭124、126之間的電流導(dǎo)電的情況下，電流可以在電流導(dǎo)電觸頭124、126之間流動(dòng)。根據(jù)實(shí)施例，可通過給溝道控制觸頭128應(yīng)用電壓或電流來產(chǎn)生足以中斷觸頭124、126之間的電流導(dǎo)電的電場，其中溝道控制觸頭128被放置在載流觸頭之間124、126之間以及2DEG 122上。類似地，如圖所示，晶體管120是“正常導(dǎo)通”晶體管，因?yàn)樵诓淮嬖趯⒁云渌绞礁蓴_2DHG 112的連續(xù)性，以及因此干擾電流導(dǎo)電觸頭114、116之間的電流導(dǎo)電的情況下，電流可以在電流導(dǎo)電觸頭114、116之間流動(dòng)。根據(jù)實(shí)施例，可通過給溝道控制觸頭118應(yīng)用電壓或電流來產(chǎn)生足以中斷觸頭114、116之間的電流導(dǎo)電的電場，其中溝道控制觸頭118被放置在載流觸頭之間114、116之間以及2DHG 112上。在替代實(shí)施例中，晶體管110和/或晶體管120的結(jié)構(gòu)可被修改成使得晶體管110、120中的任一個(gè)或兩者是“正常斷開”晶體管。
[0022]連同晶體管110、120，IC 100可以包括附加有源和/或無源器件的任何組合，包括N-溝道晶體管(例如，類似于晶體管110的晶體管)、P-溝道晶體管(例如，類似于晶體管120的晶體管)、二極管、電阻器、電容器、電感器等等，連同各種器件之間的導(dǎo)電互連的任何組合。此外，雖然晶體管110、120被示為彼此直接相鄰，但是晶體管110、120可以在空間上彼此分離(雖然仍然在相同的層130上)，其中任何數(shù)目的插入器件，和/或一種或多種隔離結(jié)構(gòu)可存在于晶體管110、120之間。例如，一種隔離結(jié)構(gòu)可存在于通過虛線框170表示的區(qū)域。在各種實(shí)施例中，隔離結(jié)構(gòu)可以包括隔離臺(tái)面、植入?yún)^(qū)域或井、和/或溝槽隔離結(jié)構(gòu)。
[0023]圖2-6圖示了根據(jù)示例實(shí)施例的用于產(chǎn)生圖1的互補(bǔ)GaN IC100的一系列制作步驟的截面?zhèn)纫晥D。首先參照圖2和步驟200，該方法包括在第一 GaN層(例如，圖1的GaN層130)的頂面上形成第一子層240。根據(jù)實(shí)施例，第一子層240通過外延直接形成于GaN層230的頂面上。正如前面所討論的，GaN層230也可以是在作為GaN襯底、硅襯底、SiC襯底、藍(lán)寶石襯底等等的基底襯底上的外延生長層。替代地，GaN層230本身可以是襯底。
[0024]在任何情況下，第一子層240可以具有在大約15nm至大約30nm的范圍內(nèi)的厚度242，雖然第一子層240也可更厚或更薄。在實(shí)施例中，第一子層240可以例如由III族氮化物的合金(例如，AlGaN合金、InGaN合金、InAIN合金或另一種合適的合金)形成。
[0025]根據(jù)實(shí)施例，GaN層230具有比第一子層240的帶隙更窄的帶隙。正如前面所討論的，這將導(dǎo)致在GaN層230和第一子層240之間的接觸區(qū)域中形成2DEG 222。
[0026]現(xiàn)在參照圖3和步驟300，圖案光致抗蝕劑掩模被應(yīng)用于第一子層240的頂面上，使得掩模材料310存在于GaN層230的第一區(qū)域332上的第一子層240上，并且掩模材料中的開口存在于GaN層230的第二區(qū)域334上,從而暴露了第一子層240的一部分。然后執(zhí)行離子植入過程，以便通過第一子層240將離子320至少植入到2DEG 222的深度。離子植入過程導(dǎo)致了 2DEG 222被壓制在GaN層230的第二區(qū)域334中。因此，這導(dǎo)致了存在于GaN層230的第一區(qū)域332中的修改的2DEG 322，但是其被壓制在GaN層230的第二區(qū)域334中。根據(jù)各種實(shí)施例，離子植入過程的參數(shù)以及為離子植入過程所選的離子320是這樣的，使得離子植入過程導(dǎo)致物理損壞結(jié)晶半導(dǎo)體材料的結(jié)構(gòu)。更具體地說，離子植入過程導(dǎo)致了在GaN層230和GaN層230的第二區(qū)域334內(nèi)的第一子層240之間的接觸區(qū)域中形成陷阱。
[0027]根據(jù)實(shí)施例，離子植入過程的離子320被選擇，以免在第一子層240或接觸區(qū)域中創(chuàng)建電荷。例如，離子320可選自于氧(0)、氬(Ar)、或具有非電荷產(chǎn)生特性的其它離子。替代地，離子320可以包括可以在第一子層240和接觸區(qū)域中創(chuàng)建電荷的材料。例如，在替代實(shí)施例中，離子320可選自于鎂(Mg)、碳(C)、或具有電荷產(chǎn)生特性的其它離子。
[0028]現(xiàn)在參照圖4和步驟400，第二子層442形成于第一子層240的未掩膜部分上(即，處于GaN層230的第二區(qū)域334中的第一子層240的部分)。第二子層442可由與第一子層240相同的材料或不同的材料形成。在圖4中，第一和第二子層240、442之間的邊界是由一虛線表示。該線不在后續(xù)附圖中再現(xiàn)，因?yàn)楫?dāng)?shù)谝缓偷诙訉?40、442的材料相同的時(shí)候，可以不存在實(shí)際邊界。
[0029]根據(jù)實(shí)施例，第二子層442通過外延直接形成于第一子層240的頂面上。第二子層442可以具有在大約25nm至大約70nm范圍內(nèi)的厚度446，使得第一和第二子層240、442的組合厚度444在大約40nm至大約70nm的范圍內(nèi)。第二子層442也可更厚或更薄。形成第二子層442導(dǎo)致了具有可變厚度的第二層440 (例如，圖1的第二層140)，其覆蓋了第一GaN層230。更具體地說，覆蓋了 GaN層230的第一區(qū)域332的第二層440的第一部分具有第一厚度242，并且覆蓋了 GaN層230的第二區(qū)域334的第二層440的第二部分具有大于第一厚度242的第二厚度444。根據(jù)實(shí)施例，導(dǎo)致了形成第二層440的選擇性外延生長可以通過使用諸如二氧化硅、氮化硅的掩模材料310或另一種合適的材料被執(zhí)行，其中所述另一種合適的材料:1)可以通過選擇性濕或干蝕刻在后續(xù)制作步驟中被容易地移除；2)可以承受外延溫度生長；以及3)不容許在其頂面上發(fā)生外延。
[0030]現(xiàn)在參照圖5和步驟500，第三層550形成于第二層440的頂面上(即，在GaN層230的第二區(qū)域344上)。根據(jù)實(shí)施例，第三層550通過直接在第二層440的頂面上外延而形成。隨著掩膜材料310仍然在適當(dāng)?shù)奈恢?，第三?50僅僅存在于GaN層230的第二區(qū)域334上，并且不在GaN層230的第一區(qū)域332上。在實(shí)施例中，第三層550具有在大約10nm至大約30nm的范圍內(nèi)的厚度552。替代地，第三層550可更薄或更厚。
[0031]正如前面所討論的，在實(shí)施例中，第三層550可以例如由摻雜了 P-類型摻雜劑的半導(dǎo)體材料(例如，GaN)形成。同樣，正如前面所討論的，第三層550具有不同于第二層440的第二帶隙的第三帶隙，因此，在第二層440上形成第三層550導(dǎo)致了在第三層550和第二層440之間的接觸區(qū)域中形成2DHG 512。
[0032]現(xiàn)在參照圖6和步驟600，掩模材料310可被移除，并且多個(gè)導(dǎo)電觸頭614、616、618、624、626、628可以分別形成于第三層550和第二層240上。更具體地說，為了形成第一、N-溝道晶體管610，電流導(dǎo)電觸頭624、626都形成于第二層240的覆蓋了 GaN層230的第一區(qū)域332的一部分上的2DEG 322上，并且溝道控制觸頭628形成于電流導(dǎo)電觸頭624、626之間。第一晶體管610因此包括第二層440的覆蓋了第一區(qū)域332的部分、2DEG 322、載流觸頭624、626以及溝道控制觸頭628。類似地，為了形成第二 P_溝道晶體管620，電流導(dǎo)電觸頭614、616形成于第三層550上的2DHG 512上，并且溝道控制觸頭618形成于電流導(dǎo)電觸頭614、616之間。第二晶體管620因此包括第三層550、第二層440的覆蓋了第二區(qū)域334的部分、2DHG 512、載流觸頭614、616以及溝道控制觸頭618。正如結(jié)合圖12-17將要討論的，各種附加電路元件(例如，導(dǎo)線和通孔，以及各種有源和無源器件)然后可電耦合于第一和第二晶體管610、620以形成不同類型的電氣電路。
[0033]圖2-6圖示了制作互補(bǔ)GaN 1C(例如，圖1的1C 100)的方法，其中兩個(gè)外延過程被用于形成第二層(例如，圖1、圖4的第二層140、440)。在替代實(shí)施例中，正如結(jié)合圖7-11將要討論的，在選擇性蝕刻過程之后的單個(gè)外延過程可被用于形成第二層(例如，圖10的第二層 1040)。
[0034]更具體地說，圖7-11圖示了根據(jù)另一個(gè)示例實(shí)施例的用于產(chǎn)生互補(bǔ)GaN 1C(例如，圖11的GaN 1C 1105)的實(shí)施例的一系列制作步驟的截面?zhèn)纫晥D。首先參照圖7和步驟700，該方法包括在第一 GaN層730 (例如，圖1的GaN層130)的頂面上形成相對厚的第二層740。根據(jù)實(shí)施例，第二層740通過外延直接形成于GaN層730的頂面上。正如前面所討論的，GaN層730也可以是在作為GaN襯底、硅襯底、SiC襯底、藍(lán)寶石襯底等等的基底襯底上的外延生長層。替代地，GaN層730本身可以是襯底。在任何情況下，第二層740可以具有在大約40nm至大約lOOnm范圍內(nèi)的厚度742，雖然第二層740也可以更厚或更薄。在實(shí)施例中，第二層740可以例如由II1-族氮化物的合金(例如，AlGaN合金、InGaN合金、InAIN合金或另一種合適的合金)形成。
[0035]正如前面所描述的實(shí)施例，GaN層730可以具有大約3.5eV的帶隙，并且第二層740具有相對較寬的帶隙。因此，這導(dǎo)致了在GaN層730和第二層740之間的接觸區(qū)域中形成 2DEG 722。
[0036]現(xiàn)在參照圖8和步驟800，第三層850形成于第二層740的頂面上。根據(jù)實(shí)施例，第三層850通過外延直接形成于第二層740的頂面上。在實(shí)施例中，第三層850具有在大約10nm至大約30nm的范圍內(nèi)的厚度852。替代地，第三層850可以更薄或更厚。
[0037]正如前面所討論的，在實(shí)施例中，第三層850可以例如由摻雜了 P-類型摻雜劑的半導(dǎo)體材料(例如，GaN)形成。同樣，正如前面所討論的，第三層850具有不同于第二層740的第二帶隙的第三帶隙。因此，在第二層740上形成第三層850導(dǎo)致了在第三層850和第二層740之間的接觸區(qū)域中形成2DHG 812。
[0038]現(xiàn)在參照圖9和步驟900，圖案蝕刻掩模被應(yīng)用于第三層850的頂面上，使得掩模材料910存在于GaN層730的第二區(qū)域934上的第三層850，并且掩模材料中的開口存在于GaN層730的第一區(qū)域932上，從而暴露了第三層850的一部分。然后，使用對第三層850和第二層740的材料有選擇性的蝕刻劑，執(zhí)行選擇性蝕刻過程。在第二層740被完全蝕刻之前，蝕刻過程終止。
[0039]參照圖10和步驟1000，隨著掩模材料910的移除，蝕刻過程產(chǎn)生了修改的第二層1040，修改的第二層1040包括具有原始厚度742的第一部分1044和具有第二厚度1046的第二部分1044。根據(jù)實(shí)施例，第二厚度1046在大約15nm至大約30nm的范圍內(nèi)，雖然第二厚度1046也可更大或更小。此外，蝕刻過程產(chǎn)生了修改的第三層1050和修改的2DHG 1012，它們僅僅存在于GaN襯底730的第二區(qū)域934上，而不存在于GaN襯底730的第一區(qū)域932上。
[0040]現(xiàn)在參照圖11和步驟1100，多個(gè)導(dǎo)電觸頭1114、1116、1118、1124、1126、1128可以分別形成于第三層1050和第二層1040上。更具體地說，為了形成第一 N-溝道晶體管1110，電流導(dǎo)電觸頭1124、1126形成于第二層1040的覆蓋了 GaN襯底730的第一區(qū)域932上的一部分上，并且溝道控制觸頭1128形成于導(dǎo)電觸頭1124，1126之間。第一晶體管1110因此包括第二層1040的覆蓋了第一區(qū)域932的部分、2DEG722、載流觸頭1124、1126以及溝道控制觸頭1128。類似地，為了形成第二 P-溝道晶體管1120，電流導(dǎo)電觸頭1114、1116形成于第三層1050上的2DHG 1012上，并且溝道控制觸頭1118形成于電流導(dǎo)電觸頭1114、1116之間。第二晶體管1120因此包括第三層1050、第二層1040的覆蓋了第二區(qū)域934的部分、2DHG 1012、載流觸頭1114、1116以及溝道控制觸頭1118。2DEG 722的在GaN襯底730的第二區(qū)域934內(nèi)的部分不被認(rèn)為是形成第二晶體管1120的一部分。在任何情況下，第一和第二晶體管1110、1120形成了組合GaN 1C 1105的另一個(gè)實(shí)施例的部分。而且，正如結(jié)合圖12-17將要討論的，各種附加電路元件然后可電耦合于第一和第二晶體管1110、1120以形成各種類型的電氣電路。雖然圖12-17圖示了利用圖1的互補(bǔ)GaN 1C實(shí)施例的電路的實(shí)施例，但是應(yīng)了解，圖12-17的電路實(shí)施例還可以利用圖11的互補(bǔ)GaN 1C實(shí)施例。
[0041]圖12圖示了根據(jù)示例實(shí)施例的具有附加電連接和電路組件的圖1的互補(bǔ)GaN 1C以提供單相、半橋、電壓源逆變器1200 ( S卩，DC至AC轉(zhuǎn)換器)，并且圖13是圖12的單相、半橋逆變器1200的等效示意圖1300。從本質(zhì)上講，逆變器1200、1300被配置成從DC電壓源(例如，DC電壓源1360)產(chǎn)生AC輸出波形。
[0042]逆變器1200、1300包括至少兩個(gè)互補(bǔ)晶體管110、120、1310、1320和至少兩個(gè)二極管1230、1240、1330、1340，其與圖12和圖13所示的各種導(dǎo)電結(jié)構(gòu)耦合在一起。此外，根據(jù)實(shí)施例，逆變器1200、1300可以包括至少兩個(gè)電容器1350、1352(圖12中未圖示)，它可能起到減少低階電流諧波被彈回到電壓源1360(圖12中未圖示)的作用。二極管1230、1240、1330、1340和/或電容器1350、1352可單片地與晶體管110、120、1310、1320 —起形成，或一些或全部二極管1230、1240、1330、1340和/或電容器1350、1352可形成于不同的襯底上和/或可以是不同的離散組件。
[0043]如上所述，逆變器1200、1300是單相半橋逆變器。GaN 1C的其它實(shí)施例也可被用于形成其它類型的逆變器，包括但不限于單相全橋逆變器、多相逆變器、電流源逆變器、多電平逆變器等等。在圖12和圖13所示的半橋逆變器1200、1300實(shí)施例中，逆變器1200、1300包括兩個(gè)支架，其中逆變器1200、1300的第一支架包括第一晶體管110、1310和第一二極管1230、1330，并且逆變器1200、1300的第二支架包括第二晶體管120、1320和第二二極管1240、1340。第一二極管1230、1330的陰極耦合于第一晶體管110、1310的第一載流觸頭124，并且第一二極管1230、1330的陽極耦合于第一晶體管110、1310的第二載流觸頭126。類似地，第二二極管1240、1340的陰極耦合于第二晶體管120、1320的第一載流觸頭114，并且第二二極管1240、1340的陽極耦合于第二晶體管120、1320的第二載流觸頭116。
[0044]逆變器1200、1300還包括正輸入端子1280、1380 ;負(fù)輸入端子1282、1382 ;第一晶體管控制端子1284、1384 ;第二晶體管控制端子1286、1386以及輸出端子1288、1388。正輸入端子1280、1380耦合于第一晶體管110、1310的第一載流端子124，并且被配置成從電壓源1360接收正電壓。負(fù)輸入端子1282、1382耦合于第二晶體管120、1320的第二載流端子116，并且被配置成從電壓源1360接收負(fù)電壓。
[0045]第一晶體管控制端子1284、1384耦合于第一晶體管110、1310的溝道控制觸頭128，并且第一晶體管控制端子1284、1384被配置成從控制器(未圖示)接收第一開關(guān)控制信號(hào)。第二晶體管控制端子1286、1386耦合于第二晶體管120、1320的溝道控制觸頭118，并且第二晶體管控制端子1286、1386被配置成從控制器接收第二開關(guān)控制信號(hào)。第一和第二開關(guān)控制信號(hào)被提供，使得晶體管110、120、1310、1320不同時(shí)被接通(S卩，處于導(dǎo)通狀態(tài))。更具體地說，開關(guān)控制信號(hào)被調(diào)制(例如，使用脈寬調(diào)制、基于載波的技術(shù)、空間矢量技術(shù)、選擇性諧波技術(shù)或某種其它調(diào)制方案)以便在感興趣的頻率周圍產(chǎn)生近似于正弦的波形。
[0046]AC輸出信號(hào)產(chǎn)生于輸出端子1288、1388,其f禹合于第一晶體管110、1310的第二載流觸頭126和第二晶體管120、1320的第一載流觸頭114。輸出端子1288、1388被配置成給負(fù)載(例如，在圖12中未圖示的負(fù)載1390)提供AC輸出信號(hào)。
[0047]圖14圖示了根據(jù)示例實(shí)施例的具有附加電連接和電路組件的圖1的互補(bǔ)GaN 1C以提供推拉式輸出1400，以及圖15是圖14的推拉式輸出1400的等效示意圖1500。推拉式輸出1400、1500被配置成交替地給連接的負(fù)載(例如，在圖14中未圖示的負(fù)載1540)提供電流，或從該連接的負(fù)載吸收電流。
[0048]推拉式輸出1400、1500包括至少兩個(gè)互補(bǔ)晶體管110、120、1510、1520和比較器1430、1530，其與圖14和圖15所示的各種導(dǎo)電結(jié)構(gòu)耦合在一起。比較器1430、1530可以單片地與晶體管110、120、1510、1520形成，或比較器1430、1530可形成于不同的襯底上和/
或可包括不同的離散組件。
[0049]推拉式輸出1400、1500還包括第一電源端子1450、1550 ;第二電源端子1452、1552 ;輸入端子1454、1554和輸出端子1456、1556。輸入端子1454、1554 f禹合于比較器1430、1530的第一輸入，并且比較器1430、1530的第二輸入f禹合于輸出端子1456、1556。第一電源端子1450、1550稱合于第一晶體管110、1510的第一載流端子124,并且被配置成接收第一參考電壓(例如，Vss)。第二電源端子1452、1552稱合于第二晶體管120、1520的第二載流端子116，并且被配置成接收第二參考電壓(例如，VDD或接地)。第一晶體管110、1510的第二載流端子126和第二晶體管120、1520的第一載流端子114耦合在一起，并且還率禹合于輸出端子1456、1556和比較器的第二輸入1430、1530。
[0050]在操作期間，參考電壓被提供給輸入端子1454、1554(從而提供給比較器1430、1530的第一輸入端子)。比較器1430、1530在其第二輸入端子也接收在輸出端子1456、1556提供給負(fù)載的電壓，并且比較器將兩個(gè)電壓值進(jìn)行比較，并相應(yīng)地給晶體管110、120、1510、1520提供開關(guān)控制信號(hào)。在任何給定時(shí)間，開關(guān)控制信號(hào)可以促使第一晶體管110、1510或第二晶體管120、1520導(dǎo)通電流。更具體地說，當(dāng)?shù)谝痪w管110、1510導(dǎo)通(而第二晶體管120、1520不導(dǎo)通)的時(shí)候，第一晶體管110、1510給負(fù)載1540提供來自電源(未圖示)的電流。相反，當(dāng)?shù)诙w管120、1520導(dǎo)通(而第一晶體管110、1510不導(dǎo)通)的時(shí)候，第二晶體管120、1520將電流從負(fù)載下沉到地面或負(fù)電源。
[0051]圖16圖示了根據(jù)示例實(shí)施例的具有附加電連接和電路組件的圖1的互補(bǔ)GaN 1C以提供復(fù)合晶體管1600(也被稱為Sziklai對)，以及圖17是圖16的復(fù)合晶體管1600的等效不意圖1700。
[0052]復(fù)合晶體管1600、1700包括至少兩個(gè)互補(bǔ)晶體管110、120、1710、1720，其與圖16和圖17所不的各種導(dǎo)電結(jié)構(gòu)稱合在一起。復(fù)合晶體管1600、1700還包括輸入端子1630、1730 ;源極端子1632、1732以及漏極端子1634、1734。輸入端子1630、1730耦合于第一晶體管110、1710的溝道控制觸頭128。第一晶體管110、1710的第一載流端子124耦合于第二晶體管120、1720的溝道控制觸頭118。第二晶體管120的第一載流端子114耦合于源極端子1632、1732。第一和第二晶體管110、120、1710、1720的第二載流端子126、116耦合于漏極端子1634、1734。
[0053]除了可以實(shí)現(xiàn)各種互補(bǔ)GaN 1C實(shí)施例的電路的上述例子，各種互補(bǔ)GaN 1C實(shí)施例可以被實(shí)現(xiàn)在各種其它類型的電路中。這種電路包括，但并不限于AC至DC轉(zhuǎn)換器(整流器)、DC至DC轉(zhuǎn)換器、AC至AC轉(zhuǎn)換器、達(dá)靈頓對以及各種其它類型的電路。因此，上述給出的例子不旨在是限制性的。
[0054]單片集成電路的實(shí)施例包括GaN層、第二層和第三層。所述GaN層具有頂面和第一帶隙。所述第二層形成于所述GaN層的所述頂面上并且具有第一部分和第二部分。所述第二層具有不同于所述第一帶隙的第二帶隙，從而在所述GaN層和所述第二層之間的接觸區(qū)域中導(dǎo)致了 2DEG。所述第二層的所述第一部分形成于所述GaN層的第一區(qū)域上，并且所述第二層的所述第二部分形成于所述GaN層的第二區(qū)域上。所述第三層形成于所述第二層的所述第二部分上。所述第三層具有不同于所述第二帶隙的第三帶隙，從而在所述第二層和所述第三層之間的接觸區(qū)域中導(dǎo)致了 2DHG。
[0055]電子電路的實(shí)施例包括單片集成電路，該單片集成電路包括GaN層、第一晶體管和第二晶體管。所述GaN層具有頂面和第一帶隙。所述第一晶體管是第一導(dǎo)電類型，并且形成于所述GaN層的所述頂面的第一區(qū)域上。所述第一晶體管包括第二層的第一部分、第一和第二載流觸頭以及第一溝道控制觸頭。所述第二層具有不同于所述第一帶隙的第二帶隙，從而在所述GaN層和所述第二層的所述第一部分之間的接觸區(qū)域中導(dǎo)致了 2DEG。所述第一和第二載流觸頭形成于所述第二層的所述第一部分上以及所述GaN層的所述頂面的所述第一區(qū)域上。所述第一溝道控制觸頭形成于所述第二層的所述第一部分上和所述GaN層的所述頂面的所述第一區(qū)域上以及所述第一和第二載流觸頭之間。所述第二晶體管是第二導(dǎo)電類型，并且形成于所述GaN層的所述頂面的第二區(qū)域上。所述第二晶體管包括所述第二層的第二部分、形成于所述第二層的所述第二部分上的第三層、第三和第四載流觸頭以及第二溝道控制觸頭。所述第三層具有不同于所述第二帶隙的第三帶隙，從而在所述第二層和所述第三層之間的接觸區(qū)域中導(dǎo)致了 2DHG。所述第三和第四載流觸頭形成于所述第三層、所述第二層的所述第二部分、和所述GaN層的所述頂面的所述第二區(qū)域上。所述第二溝道控制觸頭形成于所述第三層、所述第二層的所述第二部分、和所述GaN層的所述頂面的所述第二區(qū)域上以及所述第三和第四載流觸頭之間。
[0056]一種制作單片集成電路的方法的實(shí)施例包括提供第一氮化鎵(GaN)層，該第一氮化鎵(GaN)層具有第一帶隙；在所述GaN層的頂面上形成第二層，其中所述第二層具有不同于所述第一帶隙的第二帶隙，從而在所述GaN層和所述第二層之間的接觸區(qū)域中導(dǎo)致了2DEG。所述第二層具有形成于所述GaN層的所述頂面的第一區(qū)域上的第一部分，以及形成于所述GaN層的所述頂面的第二區(qū)域上的第二部分。所述方法還包括在所述第二層的所述第二部分上形成第三層，其中所述第三層具有不同于所述第二帶隙的第三帶隙，從而在所述第二層和所述第三層之間的接觸區(qū)域中導(dǎo)致了 2DHG。
[0057]為了簡潔，在本發(fā)明中沒有詳細(xì)描述常規(guī)半導(dǎo)體制作技術(shù)。此外，某些術(shù)語可同樣在本發(fā)明中被使用，這只是為了參考的目的，從而不旨在限定，并且除非語境清楚地指示，術(shù)語“第一”、“第二”、以及關(guān)于結(jié)構(gòu)的其它這樣的數(shù)字術(shù)語不暗示序列或順序。
[0058]正如本發(fā)明所使用的，“節(jié)點(diǎn)”意指任何內(nèi)部或外部參考點(diǎn)、連觸頭、結(jié)點(diǎn)、信號(hào)線、導(dǎo)電元件等等，其中給定信號(hào)、邏輯電平、電壓、數(shù)據(jù)模式、電流或總量存在于這些地方。而且，兩個(gè)或多個(gè)節(jié)點(diǎn)可由一個(gè)物理元件來實(shí)現(xiàn)(并且兩個(gè)或更多信號(hào)可以被多路復(fù)用、被調(diào)制或以其它方式被區(qū)別，即使在共有節(jié)點(diǎn)被接收或輸出)。
[0059]上述描述是指被“連接”或“耦合”在一起的元素或節(jié)點(diǎn)或特征。正如本發(fā)明所使用的，除非另有明確說明，“連接”意指一個(gè)元素被直接聯(lián)接到(或直接互通)另一個(gè)元素，并且不一定是機(jī)械地連接。同樣，除非另有明確說明，“耦合”意指一個(gè)元素被直接或非直接聯(lián)接到(直接或非直接互通)另一個(gè)元素，并且不一定是機(jī)械地耦合。因此，雖然附圖中所示的示意圖描述了一個(gè)示例性元素布置，但是在描述的主題的實(shí)施例中可提出附加中間元素、器件、特征、或組件。
[0060]雖然在上述詳細(xì)說明中已經(jīng)提出了至少一個(gè)示例性實(shí)施例，但是應(yīng)當(dāng)認(rèn)識(shí)到還存在大量的變化。還應(yīng)認(rèn)識(shí)到。示例性實(shí)施例或本發(fā)明描述的實(shí)施例不旨在以任何方式限定范圍、適用性、或如權(quán)利要求所述之發(fā)明主題的配置。而是，前述詳細(xì)描述將給本領(lǐng)域所屬技術(shù)人員提供一條便捷的路線圖以用于實(shí)施本發(fā)明所描述的一個(gè)或多個(gè)實(shí)施例。應(yīng)了解在不脫離權(quán)利要求所定義的范圍情況下，元素的功能和布置可以做各種變化，所述范圍包括在提交本專利申請時(shí)侯的已知等同物以及可預(yù)見的等同物。
【權(quán)利要求】
1.一種單片集成電路，包括: 氮化鎵(GaN)層，所述氮化鎵(GaN)層具有頂面和第一帶隙； 第二層，所述第二層形成于所述氮化鎵層的所述頂面上并且具有第一部分和第二部分，其中所述第二層具有不同于所述第一帶隙的第二帶隙，從而在所述GaN層和所述第二層之間的接觸區(qū)域中導(dǎo)致了二維電子氣(2DEG)，并且其中所述第二層的所述第一部分形成于所述GaN層的第一區(qū)域上，而所述第二層的所述第二部分形成于所述GaN層的第二區(qū)域上；以及 第三層，所述第三層形成于所述第二層的所述第二部分上，其中所述第三層具有不同于所述第二帶隙的第三帶隙，從而在所述第二層和所述第三層之間的接觸區(qū)域中導(dǎo)致了二維空穴氣(2DHG)。
2.根據(jù)權(quán)利要求1所述的單片集成電路，還包括: 第一和第二載流觸頭，所述第一和第二載流觸頭形成于所述第二層的所述第一部分上和所述GaN層的所述第一區(qū)域上； 第一溝道控制觸頭，所述第一溝道控制觸頭形成于所述第二層的所述第一部分上和所述GaN層的所述第一區(qū)域上以及所述第一和第二載流觸頭之間，其中所述第二層的所述第一部分、所述2DEG、所述第一和第二載流觸頭以及所述第一溝道控制觸頭形成了具有第一導(dǎo)電類型的第一晶體管的部分； 第三和第四載流觸頭，所述第三和第四載流觸頭形成于所述第三層、所述第二層的所述第二部分、和所述GaN層的所述第二區(qū)域上；以及 第二溝道控制觸頭，所述第二溝道控制觸頭形成于所述第三層、所述第二層的所述第二部分、和所述GaN層的所述第二區(qū)域上以及所述第三和第四載流觸頭之間，其中所述第三層、所述第二層的所述第二部分、所述2DHG、所述第三和第四載流觸頭以及所述第二溝道控制觸頭形成了具有第二導(dǎo)電類型的第二晶體管的部分。
3.根據(jù)權(quán)利要求2所述的單片集成電路，還包括: 位于所述第一晶體管和所述第二晶體管之間的隔離結(jié)構(gòu)，其中所述隔離結(jié)構(gòu)選自于隔離臺(tái)面、植入?yún)^(qū)域、植入井以及溝槽隔離結(jié)構(gòu)。
4.根據(jù)權(quán)利要求1所述的單片集成電路，其中所述第二層是由選自于鋁氮化鎵(AlGaN)合金、銦氮化鋁(InAlN)合金、和銦氮化鎵(InGaN)合金的材料形成的。
5.根據(jù)權(quán)利要求1所述的單片集成電路，其中所述第二層是由具有在20%至30%范圍內(nèi)的鋁原子百分比的鋁氮化鎵(AlGaN)合金形成的。
6.根據(jù)權(quán)利要求1所述的單片集成電路，其中所述第二層的所述第一部分具有第一厚度，并且所述第二層的所述第二部分具有大于所述第一厚度的第二厚度。
7.根據(jù)權(quán)利要求6所述的單片集成電路，其中所述第二層的所述第一部分的所述第一厚度在15納米至30納米的范圍內(nèi)。
8.根據(jù)權(quán)利要求6所述的單片集成電路，其中所述第二層的所述第二部分的所述第二厚度在40納米至100納米的范圍內(nèi)。
9.根據(jù)權(quán)利要求1所述的單片集成電路，其中所述2DEG存在于所述第二層的所述第一部分和所述GaN層之間的接觸區(qū)域中，并且所述2DEG被壓制在所述第二層的所述第二部分和所述GaN層之間的接觸區(qū)域中。
10.根據(jù)權(quán)利要求1所述的單片集成電路，其中所述2DEG存在于所述第二層的所述第一部分和所述GaN層之間的接觸區(qū)域中，并且還存在于所述第二層的所述第二部分和所述GaN層之間的接觸區(qū)域中。
11.根據(jù)權(quán)利要求1所述的單片集成電路，其中所述第三層包括摻雜了P類型摻雜劑的半導(dǎo)體材料。
12.根據(jù)權(quán)利要求1所述的單片集成電路，其中所述第三層具有在10納米至30納米的范圍內(nèi)的厚度。
13.—種包括單片集成電路的電子電路，包括: 氮化鎵(GaN)層，所述氮化鎵(GaN)層具有頂面和第一帶隙； 第一導(dǎo)電類型的第一晶體管，所述第一導(dǎo)電類型的第一晶體管形成于所述GaN層的所述頂面的第一區(qū)域上，其中所述第一晶體管包括: 第二層的第一部分，其中所述第二層具有不同于所述第一帶隙的第二帶隙，從而在所述GaN層和所述第二層的所述第一部分之間的接觸區(qū)域中導(dǎo)致了二維電子氣(2DEG)；第一和第二載流觸頭，所述第一和第二載流觸頭形成于所述第二層的所述第一部分、以及所述GaN層的所述頂面的所述第一區(qū)域上，以及 第一溝道控制觸頭，所述第一溝道控制觸頭形成于所述第二層的所述第一部分、和所述GaN層的所述頂面的所述第一區(qū)域上以及所述第一和第二載流觸頭之間；以及 第二導(dǎo)電類型的第二晶體管，所述第二導(dǎo)電類型的第二晶體管形成于所述GaN層的所述頂面的第二區(qū)域上，其中所述第二晶體管包括: 所述第二層的第二部分； 第三層，所述第三層形成于所述第二層的所述第二部分上，其中所述第三層具有不同于所述第二帶隙的第三帶隙，從而在所述第二層和所述第三層之間的接觸區(qū)域中導(dǎo)致了二維空穴氣(2DHG)， 第三和第四載流觸頭，所述第三和第四載流觸頭形成于所述第三層、所述第二層的所述第二部分、和所述GaN層的所述頂面的所述第二區(qū)域上，以及 第二溝道控制觸頭，所述第二溝道控制觸頭形成于所述第三層、所述第二層的所述第二部分、和所述GaN層的所述頂面的所述第二區(qū)域上以及所述第三和第四載流觸頭之間。
14.根據(jù)權(quán)利要求13所述的電子電路，其中所述電子電路被配置為逆變器，并且所述電子電路還包括: 正輸入端子，所述正輸入端子耦合于所述第一晶體管的所述第一載流端子，其中所述正輸入端子被配置成從電壓源接收第一電壓； 負(fù)輸入端子，所述負(fù)輸入端子耦合于所述第二晶體管的所述第四載流端子，其中所述負(fù)輸入端子被配置成從所述電壓源接收第二電壓；第一晶體管控制端子，所述第一晶體管控制端子耦合于所述第一晶體管的所述第一溝道控制觸頭，其中所述第一晶體管控制端子被配置成從控制器接收第一開關(guān)控制信號(hào)；第二晶體管控制端子，所述第二晶體管控制端子耦合于所述第二晶體管的所述第二溝道控制觸頭，其中所述第二晶體管控制端子被配置成從控制器接收第二開關(guān)控制信號(hào)；第一二極管，所述第一二極管具有第一陰極和第一陽極，其中所述第一陰極耦合于所述第一晶體管的所述第一載流觸頭，并且所述第一陽極耦合于所述第一晶體管的所述第二載流觸頭； 第二二極管，所述第二二極管具有第二陰極和第二陽極，所述第二陰極耦合于所述第二晶體管的所述第三載流觸頭，并且所述第二陽極耦合于所述第二晶體管的所述第四載流觸頭； 輸出端子，所述輸出端子耦合于所述第二載流觸頭和所述第三載流觸頭，其中所述輸出端子被配置成給負(fù)載提供AC信號(hào)。
15.根據(jù)權(quán)利要求13所述的電子電路，其中所述電子電路被配置為推拉式輸出，并且所述電子電路還包括: 比較器，所述比較器具有第一輸入、第二輸入和輸出，其中所述輸出I禹合于所述第一晶體管和第二晶體管的所述第一溝道控制觸頭和第二溝道控制觸頭； 耦合于所述比較器的所述第一輸入的輸入端子； 第一電源端子，所述第一電源端子耦合于所述第一晶體管的所述第一載流端子； 第二電源端子，所述第二電源端子耦合于所述第二晶體管的所述第四載流端子； 耦合于所述比較器的所述第二輸入的輸出端子，其中所述第一晶體管的所述第二載流端子和所述第二晶體管的所述第三載流端子也耦合于該輸出端子。
16.根據(jù)權(quán)利要求13所述的電子電路，其中所述電子電路被配置為復(fù)合晶體管，并且所述電子電路還包括: 耦合于所述第一晶體管的所述溝道控制觸頭的輸入端子，其中所述第一晶體管的所述第一載流端子耦合于所述第二晶體管的所述溝道控制觸頭； 耦合于所述第二晶體管的所述第三載流端子的源極端子；以及耦合于所述第一晶體管的所述第二載流端子和所述第二晶體管的所述第四載流端子的漏極端子。
17.一種制作單片集成電路的方法，所述方法包括步驟: 提供第一氮化鎵(GaN)層，其中所述GaN層具有第一帶隙； 在所述GaN層的頂面上形成第二層，其中所述第二層具有不同于所述第一帶隙的第二帶隙，從而在所述GaN層和所述第二層之間的接觸區(qū)域中導(dǎo)致了二維電子氣(2DEG)，其中所述第二層具有形成于所述GaN層的所述頂面的第一區(qū)域上的第一部分，以及形成于所述GaN層的所述頂面的第二區(qū)域上的第二部分；以及 在所述第二層的所述第二部分上形成第三層，其中所述第三層具有不同于所述第二帶隙的第三帶隙，從而在所述第二層和所述第三層之間的接觸區(qū)域中導(dǎo)致了二維空穴氣(2DHG)。
18.根據(jù)權(quán)利要求17所述的方法，其中形成所述第二層包括: 在所述第一區(qū)域和第二區(qū)域上形成第一子層，其中所述第一子層具有第一厚度；以及在所述第一子層的高于所述GaN層的所述第二區(qū)域的一部分上，而不在所述第一子層的高于所述GaN層的所述第一區(qū)域的一部分上形成第二子層，其中在所述GaN層的所述第二區(qū)域上的所述第一子層和第二子層的組合具有大于所述第一厚度的第二厚度。
19.根據(jù)權(quán)利要求18所述的方法，還包括: 在形成所述第三層之前，將所述2DEG壓制在所述GaN層的所述第二區(qū)域和所述第二層之間的接觸區(qū)域中。
20.根據(jù)權(quán)利要求17所述的所述的方法，還包括: 在所述第二層的所述第一部分、和所述GaN層的所述頂面的所述第一區(qū)域上形成第一和第二載流觸頭； 在所述第二層的所述第一部分、和所述GaN層的所述頂面的所述第一區(qū)域上以及所述第一和第二載流觸頭之間形成第一溝道控制觸頭，其中所述第二層的所述第一部分、所述2DEG、所述第一和第二載流觸頭以及所述第一溝道控制觸頭形成了具有第一導(dǎo)電類型的第一晶體管的部分； 在所述第三層、所述第二層的所述第二部分、和所述GaN層的所述第二區(qū)域上形成第三和第四載流觸頭；以及 在所述第三層、所述第二層的所述第二部分、和所述GaN層的所述頂面的所述第二區(qū)域上以及所述第三和第四載流觸頭之間形成第二溝道控制觸頭，其中所述第三層、所述第二層的所述第二部分、所述2DHG、所述第三和第四載流觸頭、以及所述第二溝道控制觸頭形成了具有第二導(dǎo)電類型的第二晶體管的部分。
【文檔編號(hào)】H01L21/335GK104377201SQ201410394664
【公開日】2015年2月25日 申請日期:2014年8月12日 優(yōu)先權(quán)日:2013年8月12日
【發(fā)明者】菲利普·雷諾 申請人:飛思卡爾半導(dǎo)體公司