半導(dǎo)體器件的制作方法
【專利摘要】本發(fā)明涉及一種半導(dǎo)體器件。半導(dǎo)體器件包括N型半導(dǎo)體區(qū)域、背電極、第一和第二P型基區(qū)、第一和第二N+擴(kuò)散層、柵極絕緣膜、柵電極和電壓檢測(cè)電路。第一N+擴(kuò)散層用作輸出MOS晶體管的源極并且用作感測(cè)MOS晶體管的源極。柵電極被提供為通過(guò)柵極絕緣膜40與N型半導(dǎo)體區(qū)域和第一及第二P型基區(qū)相對(duì)。負(fù)載電流在背電極和第一N+擴(kuò)散層之間流動(dòng)。電壓檢測(cè)電路生成檢測(cè)信號(hào)。
【專利說(shuō)明】半導(dǎo)體器件

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體器件，并且特別地涉及一種被配置為通過(guò)使用功率晶體管驅(qū)動(dòng)負(fù)載的半導(dǎo)體器件。

【背景技術(shù)】
[0002]在通過(guò)使用功率晶體管驅(qū)動(dòng)負(fù)載的半導(dǎo)體器件中，存在實(shí)現(xiàn)檢測(cè)功能以檢測(cè)負(fù)載的狀態(tài)的情況。作為負(fù)載的狀態(tài)的檢測(cè)，例證了負(fù)載的異常狀態(tài)的檢測(cè)(諸如過(guò)電流、輕載狀態(tài)(負(fù)載的一部分?jǐn)嚅_(kāi)的狀態(tài))、無(wú)負(fù)載狀態(tài)(負(fù)載完全斷開(kāi)的狀態(tài))，以及流過(guò)負(fù)載的負(fù)載電流的檢測(cè)。
[0003]提出各種技術(shù)以精確地檢測(cè)負(fù)載電流。例如，專利文獻(xiàn)I (JP H10-116917A)公開(kāi)了檢測(cè)平面型雙極晶體管的輸出電流的技術(shù)。此專利文獻(xiàn)公開(kāi)了電極被設(shè)置在晶體管芯片的表面上的被暴露的集電極層中，以取出作為電流檢測(cè)信號(hào)的由于硅襯底的電阻的電壓降。
[0004]而且，根據(jù)輸出晶體管的電流提供用于流動(dòng)感測(cè)的晶體管，并且專利文獻(xiàn)2(JP2011-166518A)公開(kāi)了將根據(jù)輸出晶體管流的、過(guò)感測(cè)晶體管的電流檢測(cè)為由于感測(cè)電阻的電壓降的技術(shù)。
[0005]此外，專利文獻(xiàn)3 (JP H08-102649A)公開(kāi)通過(guò)與感測(cè)MOS晶體管的源極相連接的電流檢測(cè)電路，檢測(cè)根據(jù)被用作輸出晶體管的功率MOS晶體管的流過(guò)感測(cè)MOS晶體管的電流的技術(shù)。在專利文獻(xiàn)3中公開(kāi)的技術(shù)中，通過(guò)在功率MOS晶體管的源極和電流檢測(cè)電路的最小電壓點(diǎn)之間連接的電壓源將功率MOS晶體管的源漏極電壓和感測(cè)MOS晶體管的源柵極電壓調(diào)節(jié)為相同。
[0006]引用列表
[0007][專利文獻(xiàn)I] JP H10-116917A
[0008][專利文獻(xiàn)2] JP 2011-166518A
[0009][專利文獻(xiàn)3]JP H08_102649A


【發(fā)明內(nèi)容】

[0010]然而，根據(jù)發(fā)明人的考慮，在這些現(xiàn)有技術(shù)中，存在在負(fù)載的狀態(tài)的檢測(cè)精確度中要改進(jìn)的要點(diǎn)。
[0011]從本說(shuō)明書(shū)和附圖的描述，其它的問(wèn)題和新的特征會(huì)變得更加清楚。
[0012]在一個(gè)實(shí)施例中，半導(dǎo)體器件包括第一導(dǎo)電類型的第一半導(dǎo)體區(qū)域、共用漏電極、不同于第一導(dǎo)電類型的第二導(dǎo)電類型的第二和第三半導(dǎo)體區(qū)域、第一導(dǎo)電類型的第一和第二擴(kuò)散層、以及柵電極。共用漏電極被與第一半導(dǎo)體區(qū)域電連接。第二半導(dǎo)體區(qū)域被接合到第一半導(dǎo)體區(qū)域，并且第一擴(kuò)散層被形成在第二半導(dǎo)體區(qū)域中。第一擴(kuò)散層用作第一晶體管的源極。第三半導(dǎo)體區(qū)域被接合到第一半導(dǎo)體區(qū)域并且第二擴(kuò)散層被形成在第三半導(dǎo)體區(qū)域中。第二擴(kuò)散層用作第二晶體管的源極。柵電極被設(shè)置為通過(guò)柵極絕緣膜與第一半導(dǎo)體區(qū)域、第二半導(dǎo)體區(qū)域以及第三半導(dǎo)體區(qū)域相對(duì)。負(fù)載電流在共用漏電極和第一擴(kuò)散層之間流動(dòng)。第二擴(kuò)散層的電壓(即，第二晶體管的源極)被用于負(fù)載狀態(tài)的檢測(cè)。
[0013]在上述實(shí)施例的示例中，能夠提高負(fù)載的狀態(tài)的檢測(cè)精確度。在上述實(shí)施例的另一示例中，能夠提高負(fù)載電流的檢測(cè)精確度。

【專利附圖】

【附圖說(shuō)明】
[0014]圖1是示意性地示出根據(jù)第一實(shí)施例的半導(dǎo)體器件的配置的圖。
[0015]圖2A是示意性地示出比較器的配置的示例的圖。
[0016]圖2B是示意性地示出比較器的配置的另一示例的圖。
[0017]圖2C是示意性地示出比較器的配置的另一示例的圖。
[0018]圖3是示出第一實(shí)施例中的輸出器件部和控制電路部的結(jié)構(gòu)的截面圖。
[0019]圖4是示出第一實(shí)施例中的輸出器件部和控制電路部的結(jié)構(gòu)的截面圖。
[0020]圖5是示出第一實(shí)施例中的半導(dǎo)體器件的結(jié)構(gòu)的平面視圖。
[0021]圖6是示出第一實(shí)施例中的當(dāng)負(fù)載電流流過(guò)輸出MOS晶體管時(shí)的電流路徑的概念圖。
[0022]圖7是示出輸出MOS晶體管和感測(cè)MOS晶體管的截面結(jié)構(gòu)的擴(kuò)大視圖。
[0023]圖8A是示意性地示出在負(fù)載端子、節(jié)點(diǎn)nl和背電極33之間的電連接的等效電路的圖。
[0024]圖SB是示出在第一實(shí)施例的半導(dǎo)體器件內(nèi)流動(dòng)的電流和半導(dǎo)體器件內(nèi)部的電壓分布的圖。
[0025]圖9是示意性地示出第一實(shí)施例中的半導(dǎo)體器件的配置的修改示例的圖。
[0026]圖10是示出輸出MOS晶體管和感測(cè)MOS晶體管的結(jié)構(gòu)的另一示例的截面圖。
[0027]圖11是輸出MOS晶體管和感測(cè)MOS晶體管的結(jié)構(gòu)的另一示例的截面圖。
[0028]圖12是輸出MOS晶體管和感測(cè)MOS晶體管的結(jié)構(gòu)的另一示例的截面圖。
[0029]圖13是負(fù)載電流在圖12的結(jié)構(gòu)的輸出MOS晶體管中流動(dòng)通過(guò)的路徑的截面圖。
[0030]圖14是示出當(dāng)使用輸出IGBT和感測(cè)IGBT來(lái)替代第一實(shí)施例的半導(dǎo)體器件中的輸出MOS晶體管和感測(cè)MOS晶體管使的結(jié)構(gòu)的截面圖。
[0031]圖15是示出負(fù)載電流在圖14的結(jié)構(gòu)的輸出IGBT中流動(dòng)通過(guò)的路徑的截面圖。
[0032]圖16是示出第一實(shí)施例中的輸出器件部的另一結(jié)構(gòu)的截面圖。
[0033]圖17是示出第一實(shí)施例中的輸出器件部的另一結(jié)構(gòu)的截面圖。
[0034]圖18是示意性地示出第二實(shí)施例中的半導(dǎo)體器件的配置的圖。
[0035]圖19是示出第二實(shí)施例中的輸出器件部和控制電路部的結(jié)構(gòu)的截面圖。
[0036]圖20是示出第三實(shí)施例中的半導(dǎo)體器件的配置的截面圖。
[0037]圖21是示出第三實(shí)施例中的半導(dǎo)體器件的配置的平面視圖。
[0038]圖22是示出第三實(shí)施例中的半導(dǎo)體器件的配置的修改示例的截面圖。
[0039]圖23是示出圖22的半導(dǎo)體器件的配置的平面視圖。
[0040]圖24是示意性地示出第四實(shí)施例中的半導(dǎo)體器件的配置的圖。
[0041]圖25是示出第四實(shí)施例中的輸出器件部和控制電路部的結(jié)構(gòu)的截面圖。
[0042]圖26是示出負(fù)載電流和感測(cè)電流在第四實(shí)施例的輸出器件部中流動(dòng)通過(guò)的路徑的截面圖。
[0043]圖27是示意性地示出第四實(shí)施例的半導(dǎo)體器件的配置的修改示例的圖。
[0044]圖28是示出在圖27的半導(dǎo)體器件中的輸出器件部和控制電路部的結(jié)構(gòu)的截面圖。
[0045]圖29是示出被安裝在車(chē)輛中并且應(yīng)用有第一至第四實(shí)施例的半導(dǎo)體器件的車(chē)載電子系統(tǒng)的示例的概念圖。
[0046]圖30是示出應(yīng)用第一至第四實(shí)施例的半導(dǎo)體器件的電子控制單元的配置的示例的框圖。
[0047]圖31是示出當(dāng)在圖1中示出的半導(dǎo)體芯片被用作電子控制單元的驅(qū)動(dòng)器IC時(shí)在MCU和驅(qū)動(dòng)器IC之間的連接的框圖。
[0048]圖32是示出當(dāng)采用圖31的配置時(shí)的MCU的操作的示例的流程圖。
[0049]圖33是示出當(dāng)圖9中示出的半導(dǎo)體芯片被用作電子控制單元的驅(qū)動(dòng)器IC時(shí)在MCU和驅(qū)動(dòng)器IC之間的連接的框圖。
[0050]圖34是示出當(dāng)采用圖33的配置時(shí)MCU的操作的示例的流程圖。
[0051]圖35是示出當(dāng)圖18中示出的半導(dǎo)體芯片被用作電子控制單元的驅(qū)動(dòng)器IC時(shí)在MCU和驅(qū)動(dòng)器IC之間的連接的框圖。
[0052]圖36是示出當(dāng)圖24中示出的半導(dǎo)體芯片被用作電子控制單元的驅(qū)動(dòng)器IC時(shí)在MCU和驅(qū)動(dòng)器IC之間的連接的框圖。
[0053]圖37是示出當(dāng)采用圖36的配置時(shí)MCU的操作的示例的流程圖。
[0054]圖38是示出當(dāng)圖27中示出的半導(dǎo)體芯片被用作電子控制單元的驅(qū)動(dòng)器IC時(shí)在MCU和驅(qū)動(dòng)器IC之間的連接的框圖。

【具體實(shí)施方式】
[0055][第一實(shí)施例]
[0056]圖1是示意性地示出根據(jù)第一實(shí)施例的半導(dǎo)體器件的配置的圖。如在圖1中所示，第一實(shí)施例中的半導(dǎo)體器件具有用作被設(shè)置在DC電源2和負(fù)載3之間的高側(cè)驅(qū)動(dòng)器IC (集成電路)的半導(dǎo)體芯片I。半導(dǎo)體芯片I從DC電源2接收電源電壓Vrc的供應(yīng)并且具有將DC電源電壓V。。供應(yīng)到負(fù)載3的功能。例如，使用電池作為DC電源2。
[0057]半導(dǎo)體芯片I具有控制輸入端子11、電源端子12、負(fù)載端子13、輸出器件部(SEC.) 14以及控制電路部(SEC.)15。即，控制輸入端子11、電源端子12、負(fù)載端子13、輸出器件部14以及控制電路部15被單片地集成在半導(dǎo)體芯片I上。在此，“單片地”意指它們被集成在相同的半導(dǎo)體芯片上。控制輸入端子11是從外部單元(例如，CPU(中央處理單元)接收外部控制信號(hào)IN的外部連接端子。電源端子12是與DC電源2相連接的外部連接端子，并且接收從DC電源2供應(yīng)的電源電壓V。。。負(fù)載端子13是與負(fù)載3相連接的端子。
[0058]輸出MOS晶體管(Tr.) 21和感測(cè)MOS晶體管(Tr.) 22被集成在輸出器件部14上作為用于將電源電壓V。。供應(yīng)到負(fù)載3的功率晶體管。在本實(shí)施例中，輸出MOS晶體管21和感測(cè)MOS晶體管22都被形成為具有UMOS (U-溝槽M0S)結(jié)構(gòu)的NMOS晶體管。輸出MOS晶體管21和感測(cè)MOS晶體管22具有被共同連接的漏極(共用漏極)，并且共用漏極與電源端子12相連接。輸出MOS晶體管21的源極與負(fù)載端子13相連接，并且感測(cè)MOS晶體管22的源極與節(jié)點(diǎn)nl相連接。通過(guò)輸出MOS晶體管21將負(fù)載電流Iqut從DC電源2供應(yīng)到負(fù)載3。
[0059]在此，在圖1中，符號(hào)Rsiffi示出襯底電阻。襯底電阻Rsiffi能夠被表達(dá)為在等效電路中的輸出MOS晶體管21和感測(cè)MOS晶體管22的共用漏極的電阻。注意，在圖1中的等效電路圖中，輸出MOS晶體管21和感測(cè)MOS晶體管22被示出為不同的器件。然而，輸出MOS晶體管21和感測(cè)MOS晶體管22被形成為稍后提及的物理單一主體。節(jié)點(diǎn)nl與感測(cè)MOS晶體管22的源極相連接并且被用于檢測(cè)由于稍后要提及的襯底電阻Rsub的電壓降。
[0060]控制電路部15具有節(jié)點(diǎn)n2并且具有控制電路塊23和電壓檢測(cè)電路24。如稍后所提及的，節(jié)點(diǎn)π2是具有與輸出MOS晶體管21和感測(cè)MOS晶體管22的共用漏極電極(與共用漏極相連接的電極)的電壓相對(duì)應(yīng)的電壓的節(jié)點(diǎn)。稍后將會(huì)詳細(xì)地描述將電壓取出到節(jié)點(diǎn)η2。
[0061]控制電路塊23具有邏輯電路25和電荷泵26。邏輯電路25響應(yīng)于從電壓檢測(cè)電路24輸出的外部控制信號(hào)IN和檢測(cè)信號(hào)Sdet,生成用于控制電荷泵26的控制信號(hào)SCTRl。被供應(yīng)到電荷泵26的控制信號(hào)Sem是通過(guò)電荷泵26控制輸出MOS晶體管21和感測(cè)MOS晶體管22的柵極的驅(qū)動(dòng)的信號(hào)。即，邏輯電路25具有響應(yīng)于外部控制信號(hào)IN和檢測(cè)信號(hào)Sdet，通過(guò)電荷泵26控制輸出MOS晶體管21和感測(cè)MOS晶體管22的柵極的驅(qū)動(dòng)的功能。
[0062]電荷泵26響應(yīng)于從邏輯電路25供應(yīng)的控制信號(hào)Sem，而作為用于驅(qū)動(dòng)輸出MOS晶體管21和感測(cè)MOS晶體管22的柵極的驅(qū)動(dòng)電路操作，并且生成應(yīng)被供應(yīng)到輸出MOS晶體管21和感測(cè)MOS晶體管22的柵極的柵極電壓\。以電荷泵26能夠生成比DC電源電壓Vcc高的柵極電壓Ve(例如，大約DC電源電壓\c的兩倍的柵極電壓Ve)的方式配置電荷泵26。在本實(shí)施例中，當(dāng)控制信號(hào)Sem是高電平時(shí)，電荷泵26將大約是DC電源電壓V。。的兩倍的柵極電壓\供應(yīng)給輸出MOS晶體管21和感測(cè)MOS晶體管22的柵極。當(dāng)控制信號(hào)Sem是低電平時(shí)，其停止輸出MOS晶體管21和感測(cè)MOS晶體管22的柵極的驅(qū)動(dòng)。
[0063]控制電路塊23可以包含除了邏輯電路25和電荷泵26之外的電路，例如，連接輸出MOS晶體管21的源極和柵極的短路，和異常檢測(cè)電路等等。
[0064]電壓檢測(cè)電路24是基于在與感測(cè)MOS晶體管22的源極相連接的節(jié)點(diǎn)nl和節(jié)點(diǎn)n2之間的電壓(電壓差)生成檢測(cè)信號(hào)Sdet的電路。如稍后詳細(xì)地描述的，在節(jié)點(diǎn)nl和節(jié)點(diǎn)n2之間的電壓對(duì)應(yīng)于負(fù)載電流1tit的電流電平，并且因此，電壓檢測(cè)電路24具有作為電壓檢測(cè)負(fù)載電流1tt的電流電平的功能。電壓檢測(cè)電路24具有設(shè)定閾值電壓生成部27和比較器28。
[0065]設(shè)定閾值電壓生成部27具有生成所期待的設(shè)定閾值電壓Vth的電壓源極。設(shè)定閾值電壓生成部27在其較高的電壓側(cè)上與節(jié)點(diǎn)n2相連接并且在其較低電壓側(cè)上與比較器28的+輸入端子(非反相輸入)相連接。即，通過(guò)設(shè)定閾值電壓生成部27的操作，比較器28的+輸入端子被設(shè)定為比節(jié)點(diǎn)n2的電壓低了閾值電壓Vth的電壓。
[0066]比較器28將+輸入端子處的電壓與-輸入端子(反相輸入)處的電壓進(jìn)行比較，以生成與比較結(jié)果相對(duì)應(yīng)的檢測(cè)信號(hào)SDET。在本實(shí)施例中，當(dāng)+輸入端子處的電壓高于-輸入端子成的電壓時(shí)，比較器28將檢測(cè)信號(hào)Sdet設(shè)定為高電平。結(jié)果，當(dāng)在節(jié)點(diǎn)nl處的電壓Vnl和節(jié)點(diǎn)n2處的電壓Vn2之間的電壓差Λ V21 ( = Vn2_Vnl)大于設(shè)定閾值電壓Vth時(shí)，檢測(cè)信號(hào)Sdet處于高電平，并且在其它的情況下處于低電平。
[0067]圖2A至圖2C是示意性地示出比較器28的電路配置的示例的圖。
[0068]在一個(gè)示例中，比較器28具有一對(duì)MOS晶體管作為輸入晶體管對(duì)。在這樣的情況下，MOS晶體管的柵極可以被用作+輸入端子和-輸入端子。圖2A示出這樣的比較器28的配置的示例。
[0069]在圖2A的配置中，比較器28具有PMOS晶體管(P溝道MOS晶體管)MP11和MP12、和NMOS晶體管(N溝道MOS晶體管)麗11、麗12以及麗13以及恒流源101和102。
[0070]PMOS晶體管MPll和MP12的源極被共同地與恒流源101的一端連接。并且其柵極分別被用作比較器28中的-輸入端子和+輸入端子。恒流源101的另一端被與供應(yīng)有DC電源電壓Vdd的電源線103連接。在此，DC電源電壓Vdd是從被供應(yīng)到電源端子12的DC電源電壓Vcc產(chǎn)生的電壓。恒流源101將恒流供應(yīng)到由PMOS晶體管MPll和MP12組成的輸入晶體管對(duì)。
[0071]NMOS晶體管麗11和麗12的漏極分別與PMOS晶體管MPll和MP12的漏極相連接，并且其柵極被共同地連接到NMOS晶體管MNll的漏極并且其源極被共同地連接到具有接地電壓GND的電源線104。
[0072]NMOS晶體管麗13的漏極與比較器28的輸出端子相連接，其源極與電源線104相連接，并且其柵極與NMOS晶體管MN12的漏極相連接。恒流源102被連接在輸出端子和電源線103之間并且將恒電流供應(yīng)到NMOS晶體管麗13。
[0073]在這樣的配置中，因?yàn)镻MOS晶體管1^11和]\^12的柵極被用作比較器28中的-輸入端子和+輸入端子，所以輸入電流大體上是零。
[0074]注意在圖2A中，PMOS晶體管MPll和MP12被用作輸入晶體管對(duì)。然而，NMOS晶體管可以被用作輸入晶體管對(duì)。在這樣的情況下，各個(gè)MOS晶體管的導(dǎo)電類型被顛倒，并且DC電源電壓Vdd也被供應(yīng)到電源線104，并且電源線103被設(shè)定為接地電壓GND。
[0075]而且，如在圖2B中所示，替代PMOS晶體管MP11和MP12，可以使用PNP類型雙極晶體管TRll和TR12。在這樣的情況下，雙極晶體管TRll和TR12的發(fā)射極被共同地連接到恒流源101，并且其集電極分別與NMOS晶體管MNll和MN12的漏極相連接。此外，雙極晶體管TRll和TR12的基極分別被用作比較器28中的-輸入端子和+輸入端子。
[0076]在這樣的配置中，微小的輸入電流流過(guò)比較器28。具體地，當(dāng)從恒流源101供應(yīng)到雙極晶體管TR12和TR12的電流是5 μ A并且雙極晶體管TRll和TR12的DC放大因子hFE是50時(shí)，輸入電流是0.1 μ A。
[0077]在圖2Β中，PNP類型雙極晶體管TRll和TR12被用作輸入晶體管對(duì)。然而，NPN類型雙極晶體管能夠被用作輸入晶體管對(duì)。在這樣的情況下，各個(gè)晶體管的導(dǎo)電類型被顛倒，并且DC電源電壓Vdd也被供應(yīng)給電源線104，并且電源線103被設(shè)定為接地電壓GND。
[0078]圖2C示出比較器28的另一配置的示例。在圖2C的配置中，比較器28具有PMOS晶體管ΜΡ13和ΜΡ14以及恒流源105和106。PMOS晶體管ΜΡ13和ΜΡ14的漏極分別與恒流源105和106的一端相連接，并且其柵極被共同地連接到PMOS晶體管ΜΡ13的漏極。恒流源105和106的另一端與具有接地電壓GND的接地線107相連接。PMOS晶體管ΜΡ13和ΜΡ14的源極分別被用作比較器28中的-輸入端子和+輸入端子，并且PMOS晶體管ΜΡ14的漏極被用作輸出端子。
[0079]在此，在圖2Α至圖2C的電路配置的任何情況下，從比較器28輸出的檢測(cè)信號(hào)Sdet取決于+輸入端子和-輸入端子的電壓。然而，注意，比較器28的輸入電流被保持在恒定值(除了諸如DC電源電壓的變化的不想要的現(xiàn)象的影響之外)。在這個(gè)意義上，比較器28 (或者具有設(shè)定閾值電壓生成部27和比較器28的電壓檢測(cè)電路24)是檢測(cè)電壓的電路。
[0080]圖3是示出集成圖1的電路的半導(dǎo)體芯片I的結(jié)構(gòu)，特別地，輸出MOS晶體管21和感測(cè)MOS晶體管22的結(jié)構(gòu)的橫截面圖。半導(dǎo)體芯片I具有半導(dǎo)體襯底30。半導(dǎo)體襯底30具有N+襯底31和被形成在N+襯底31的前側(cè)主表面31a上的N型半導(dǎo)體區(qū)域32。N+襯底31是N型雜質(zhì)被重?fù)诫s的N型(重?fù)诫s雜質(zhì)的)半導(dǎo)體襯底(第一導(dǎo)電類型的半導(dǎo)體襯底)。即，N+襯底31具有被重?fù)诫sN型雜質(zhì)(用于第一導(dǎo)電類型的雜質(zhì))的半導(dǎo)體區(qū)域。在此，在本說(shuō)明書(shū)中的“重?fù)诫s”的短語(yǔ)意指雜質(zhì)被重?fù)诫s到形成劣化的半導(dǎo)體的程度。N型雜質(zhì)已經(jīng)被摻雜到N型半導(dǎo)體區(qū)域32中以形成N型半導(dǎo)體區(qū)域(第一導(dǎo)電類型的半導(dǎo)體區(qū)域)。
[0081]背電極33被形成在半導(dǎo)體襯底30的背側(cè)主表面，即，N+襯底31的背側(cè)主表面31b上，并且此背電極33與供應(yīng)DC電源電壓\c的電源端子12相連接。N+襯底31用作輸出MOS晶體管21和感測(cè)MOS晶體管22的共用漏極，并且背電極33用作與共用漏極電連接的共用漏電極。
[0082]輸出MOS晶體管21和感測(cè)MOS晶體管22被形成在輸出器件部14中。詳細(xì)地，半導(dǎo)體襯底30具有被形成在輸出器件部14中的N型半導(dǎo)體區(qū)域32中的P型基區(qū)(主體區(qū)域)24和35，并且N+擴(kuò)散層36和37被形成在P型基區(qū)34和35中。P型基區(qū)34和35是摻雜P型雜質(zhì)(第二導(dǎo)電類型的雜質(zhì))的半導(dǎo)體區(qū)域(即，第二導(dǎo)電類型的半導(dǎo)體區(qū)域)。而且，N+擴(kuò)散層36和37是被重?fù)诫sN型雜質(zhì)的半導(dǎo)體區(qū)域。P型基區(qū)34是形成輸出MOS晶體管21的溝道的區(qū)域，并且P型基區(qū)35是形成感測(cè)MOS晶體管22的溝道的區(qū)域。而且，N+擴(kuò)散層36用作輸出MOS晶體管21的源極，并且N+擴(kuò)散層37用作感測(cè)MOS晶體管22的源極。N+擴(kuò)散層36和37被提供為與半導(dǎo)體襯底30的前側(cè)主表面30a接觸。
[0083]此外，源電極38被形成為與N+擴(kuò)散層36接合，并且源電極39被形成為與N+擴(kuò)散層37接合。S卩，源電極38與輸出MOS晶體管21的源極電連接，并且源電極39與感測(cè)MOS晶體管22的源極電連接。源電極38與負(fù)載端子13連接，并且源電極39與節(jié)點(diǎn)nl連接。如在上面所提及的，注意節(jié)點(diǎn)nl與用于電壓檢測(cè)的比較器28的輸入端子中的一個(gè)(_輸入端子)連接。
[0084]例如，在本實(shí)施例的半導(dǎo)體芯片的制造工藝中，N型半導(dǎo)體區(qū)域32、P型基區(qū)34和35以及N+擴(kuò)散層36和37能夠被如下所述地形成。N型半導(dǎo)體層被外延地生長(zhǎng)在作為N型外延層的N+襯底31的前側(cè)主表面31a上。通過(guò)將P型雜質(zhì)注入到N型外延層的表面部形成P型基區(qū)34和35，并且通過(guò)將N型雜質(zhì)注入到P型基區(qū)34和35的表面部形成N+擴(kuò)散層36和37。N型外延層的沒(méi)有形成P型基區(qū)34和35和N+擴(kuò)散層36和37的區(qū)域被用作N型半導(dǎo)體區(qū)域32。
[0085]此外，溝槽(溝)被形成在半導(dǎo)體襯底30中以穿過(guò)P型基區(qū)34和35與N型半導(dǎo)體區(qū)域32之間的區(qū)域，并且柵極絕緣膜40被形成為覆蓋各個(gè)溝槽的基底表面和側(cè)表面。此夕卜，柵電極41被形成在柵極絕緣膜40上以嵌入溝槽。
[0086]柵電極41被形成為通過(guò)側(cè)表面中的柵極絕緣膜40與P型基區(qū)34或者35相對(duì)，并且通過(guò)在基底表面中的柵極絕緣膜40與N型半導(dǎo)體區(qū)域32相對(duì)。當(dāng)超過(guò)輸出MOS晶體管21和感測(cè)MOS晶體管22的閾值電壓的正電壓被施加到柵電極41時(shí)，反型層被形成在P型基區(qū)34或者35的與柵電極41相對(duì)的表面上，并且積累層被形成在N型半導(dǎo)體區(qū)域32的與柵電極41相對(duì)的表面上。被形成在P型基區(qū)34與柵電極41相對(duì)的的表面上的反型層被用作輸出MOS晶體管21的溝道。被形成在P型基區(qū)35與柵電極41相對(duì)的表面上的反型層被用作感測(cè)MOS晶體管22的溝道。
[0087]在圖3的配置中，形成多個(gè)柵電極41并且將多個(gè)柵電極41電連接。柵電極41被用作輸出MOS晶體管21和感測(cè)MOS晶體管22的共用柵極。柵極電壓Ve從電荷泵26被供應(yīng)到柵電極41。注意，柵電極41可以物理地被形成為一個(gè)導(dǎo)體。例如，在平面布局的情況下，柵電極41可以像網(wǎng)一樣形成。
[0088]另一方面，在控制電路部15中，電路器件(具體地，諸如NMOS晶體管、PMOS晶體管、以及電容器的器件)(未圖示)被形成在半導(dǎo)體襯底30的表面部(即，N型半導(dǎo)體區(qū)域32的表面部)上。通過(guò)使用這些電路器件形成控制電路塊23和電壓檢測(cè)電路24中的每一個(gè)。
[0089]另外，為控制電路部15提供取出輸出MOS晶體管21和感測(cè)MOS晶體管22的共用漏電極的電壓，即，背電極33的電壓的配置。詳細(xì)地，N+擴(kuò)散層42被形成在N型半導(dǎo)體區(qū)域32的表面部中，并且電壓取出電極43被形成在N+擴(kuò)散層42上。N型雜質(zhì)被重?fù)诫s在N+擴(kuò)散層42中。電壓取出電極43與節(jié)點(diǎn)n2連接。如在上面所提及的，節(jié)點(diǎn)n2是與設(shè)定閾值電壓生成部27的較高電壓側(cè)上的端子連接的節(jié)點(diǎn)。
[0090]注意，圖3示出被形成并且被相互電連接的多個(gè)源電極38。然而，源電極38可以在物理上被形成為一個(gè)單元。圖4是示出當(dāng)源電極38在物理上被形成為一個(gè)單元時(shí)半導(dǎo)體芯片I的結(jié)構(gòu)的截面圖。層間絕緣膜44被形成為覆蓋半導(dǎo)體襯底30的前側(cè)主表面30a，并且開(kāi)口被形成為穿過(guò)層間絕緣膜44到N+擴(kuò)散層36。源電極38通過(guò)開(kāi)口與N+擴(kuò)散層36連接。而且，開(kāi)口被形成為穿過(guò)中間層絕緣層44到N+擴(kuò)散層37，并且源電極39通過(guò)開(kāi)口與N+擴(kuò)散層37連接。此外，開(kāi)口被形成以穿過(guò)層間絕緣膜44到N+擴(kuò)散層42，并且電壓取出電極43通過(guò)開(kāi)口與N+擴(kuò)散層42連接。注意，在圖4中右側(cè)上的源電極38和左側(cè)上的源電極38相互分離。然而，實(shí)際上，它們?cè)诔嗽趫D4中示出的截面之外的位置被連接(在下文中，參考圖5)。
[0091]圖5是示出半導(dǎo)體芯片I的平面布局的示例的圖。為了增加驅(qū)動(dòng)能力，輸出MOS晶體管21占用輸出器件部14的大部分。詳細(xì)地，輸出MOS晶體管21的源電極38被形成在輸出器件部14的大部分上，并且微小的切口部被設(shè)置在源電極38中。感測(cè)MOS晶體管22的源電極39被設(shè)置在切口部中。通過(guò)節(jié)點(diǎn)nl，源電極39與比較器28的-輸入端子連接。環(huán)形布線56被設(shè)置在輸出器件部14的外圍部中以包圍源電極38，并且輸出MOS晶體管21的柵電極41與環(huán)形布線56連接(在圖5中未示出柵電極41)?？刂齐娐穳K23的電荷泵26的輸出通過(guò)輸出柵極布線55與環(huán)形布線56連接。而且，源電極38通過(guò)輸出源極布線57與控制電路塊23連接。
[0092]另一方面，為控制電路部15提供在上面提及的電壓取出電極43，并且電壓取出電極43通過(guò)節(jié)點(diǎn)n2與在較高電壓側(cè)上的設(shè)定閾值電壓生成部27的端子連接。在較低電壓側(cè)上的設(shè)定閾值電壓生成部27的端子與比較器28的+輸入端子連接。
[0093]接下來(lái)，將會(huì)描述在本實(shí)施例中的半導(dǎo)體器件的操作。
[0094]參考圖1，假定在初始狀態(tài)下，外部控制信號(hào)IN已經(jīng)被設(shè)定為低電平。在這樣的情況下，通過(guò)邏輯電路25將控制信號(hào)Sem設(shè)定為低電平，并且電荷泵26沒(méi)有驅(qū)動(dòng)輸出MOS晶體管21和感測(cè)MOS晶體管22的柵電極41。因此，輸出MOS晶體管21和感測(cè)MOS晶體管22都被截止，使得負(fù)載電流Itot沒(méi)有流動(dòng)。
[0095]當(dāng)外部控制信號(hào)IN被設(shè)定為高電平時(shí)，邏輯電路25將控制信號(hào)Sem設(shè)定為高電平。當(dāng)控制信號(hào)Sem被設(shè)定為高電平時(shí)，電荷泵26將比DC電源電壓V。。高(例如，大約為DC電源電壓Ncc的兩倍)的柵極電壓Ve供應(yīng)到輸出MOS晶體管21和感測(cè)MOS晶體管22的柵電極41，并且將輸出MOS晶體管21和感測(cè)MOS晶體管22設(shè)定為導(dǎo)通狀態(tài)。
[0096]當(dāng)輸出MOS晶體管21被設(shè)定為導(dǎo)通狀態(tài)時(shí)，通過(guò)輸出MOS晶體管21將負(fù)載電流10UT從與電源端子21相連接的DC電源2供應(yīng)到與負(fù)載端子13連接的負(fù)載3。圖6是示出負(fù)載電流1tt在輸出MOS晶體管21中流動(dòng)通過(guò)的電流路徑的概念圖。在圖6中，通過(guò)箭頭45示出負(fù)載電流Iqut流動(dòng)通過(guò)的路徑。
[0097]負(fù)載電流Itot在與垂直于N+襯底31和N型半導(dǎo)體區(qū)域32的方向(垂直于N+襯底31的前側(cè)主表面31a的方向)中流動(dòng)，并且此外，通過(guò)在P型基區(qū)34的與柵電極41相對(duì)的表面的附近中形成的溝道流入N+擴(kuò)散層36。此外，已經(jīng)流入N+擴(kuò)散層36的負(fù)載電流Iqut通過(guò)源電極38從N+擴(kuò)散層36流入負(fù)載端子13，并且被供應(yīng)到與負(fù)載端子13連接的負(fù)載3。
[0098]當(dāng)負(fù)載電流1t流過(guò)輸出MOS晶體管21時(shí)，產(chǎn)生由于溝道電阻Rai和襯底電阻Rsub電壓降。在此，溝道電阻Rch是被形成在P型基區(qū)34中的溝道的在垂直于它們的方向中的電阻，并且襯底電阻Rsiffi是N+襯底31和N型半導(dǎo)體區(qū)域32在垂直于它們的方向中的電阻。因?yàn)榕c溝道電阻Rai和襯底電阻Rsub相比較，背電極33、N+擴(kuò)散層36以及源電極38的電阻太小而能夠被忽略，所以在下面考慮中沒(méi)有考慮它們。
[0099]發(fā)明人注意到溝道電阻Rqi取決于輸出MOS晶體管21中的源極和柵極之間的電壓，然而，襯底電阻Rsub是僅取決于N+襯底31和N型半導(dǎo)體區(qū)域32的特性的已知的固定值?；谶@些事實(shí)，發(fā)明人已經(jīng)得出結(jié)論，如果當(dāng)負(fù)載電流1tt流動(dòng)時(shí)由于襯底電阻Rsiffi的電壓降能夠被精確地測(cè)量，則能夠精確地測(cè)量負(fù)載電流1TT。作為示例，襯底電阻Rsub能夠抑制在大約±3%的范圍中的偏差。這意指當(dāng)從由于襯底電阻Rsiffi的電壓降Λ V㈣計(jì)算負(fù)載電流1tt時(shí)，能夠?qū)⒇?fù)載電流1tt的由于襯底電阻Rsiffi的偏差的測(cè)量誤差抑制在大約±3%的范圍中。
[0100]在此，應(yīng)考慮到由于襯底電阻Rsub的電壓降等于在N型半導(dǎo)體區(qū)域32和P型基區(qū)34之間的邊界處的電壓與背電極33的電壓之間的電壓差。然而，因?yàn)樵贜型半導(dǎo)體區(qū)域32和P型基區(qū)34之間的邊界在半導(dǎo)體芯片I內(nèi)部，所以在N型半導(dǎo)體區(qū)域32和P型基區(qū)34之間的邊界的電壓不能夠被直接地測(cè)量。因此，要求通過(guò)間接的技術(shù)測(cè)量在N型半導(dǎo)體區(qū)域32和P型基區(qū)34之間的邊界處的電壓。
[0101]在圖3中示出的本實(shí)施例中的半導(dǎo)體芯片I的結(jié)構(gòu)的一個(gè)效用要點(diǎn)在于，節(jié)點(diǎn)nl生成與在N型半導(dǎo)體區(qū)域32和P型基區(qū)34之間的邊界處的電壓大體上相同的電壓。這意指，能夠通過(guò)測(cè)量節(jié)點(diǎn)nl和背電極33之間的電壓差來(lái)測(cè)量由于襯底電阻Rsub的電壓降。下面，將會(huì)考慮節(jié)點(diǎn)nl的效用。注意在本實(shí)施例中，使用與背電極33的電壓相對(duì)應(yīng)的節(jié)點(diǎn)n2的電壓替代背電極33的電壓，稍后將會(huì)描述。然而，這與節(jié)點(diǎn)nl的效用的考慮不具有任何關(guān)系。
[0102]圖7是示出感測(cè)MOS晶體管22和輸出MOS晶體管21的柵電極41的附近的結(jié)構(gòu)的擴(kuò)大視圖。如在上面所提及的，在本實(shí)施例中的半導(dǎo)體芯片I的結(jié)構(gòu)中，P型基區(qū)35和N+擴(kuò)散層37被提供為具有相似的結(jié)構(gòu)，與配置輸出MOS晶體管21的P型基區(qū)34和N+擴(kuò)散層36 —樣。感測(cè)MOS晶體管22的源電極39和節(jié)點(diǎn)nl與N+擴(kuò)散層37相連接。
[0103]當(dāng)以高電壓(例如，大約是DC電源電壓Vrc的兩倍的電壓)驅(qū)動(dòng)?xùn)烹姌O41時(shí)，反型層(即，輸出MOS晶體管21的溝道)被形成在P型基區(qū)34的與柵電極41相對(duì)的部分中，并且電流從背電極33流動(dòng)到源電極38。在圖7中，被形成在P型基區(qū)34中的反型層(即，溝道)的電阻被表達(dá)為溝道電阻RcH。
[0104]這時(shí)，同時(shí)，反型層(即，感測(cè)MOS晶體管22的溝道)被形成在P型基區(qū)35的與柵電極41相對(duì)的部分中。此外，積累層被形成在N型半導(dǎo)體區(qū)域32的與柵電極41相對(duì)的部分中。在圖7中，被形成在P型基區(qū)35中的反型層的電阻被表達(dá)為溝道電阻Rai nl，并且由于被形成在N型半導(dǎo)體區(qū)域32中的積累層的電阻被表達(dá)為積累層電阻Ra。。。溝道電阻RCH_m和積累層電阻Ra。。都是取決于柵極電壓\的可變電阻，并且襯底電阻Rsiffi和Rsiffi nl是不取決于柵極電壓Ve的固定電阻。
[0105]圖8是示意性地示出當(dāng)通過(guò)高電壓驅(qū)動(dòng)?xùn)烹姌O41時(shí)，在輸出MOS晶體管21的源電極38、背電極33(共用漏電極)以及節(jié)點(diǎn)nl當(dāng)中的電連接的等效電路的電路圖。在等效電路中，溝道電阻Rch和襯底電阻Rsiffi的串聯(lián)連接被連接在背電極33和源電極38之間，并且溝道電阻Rch nl和襯底電阻Rsub nl的串聯(lián)連接被連接在背電極33和節(jié)點(diǎn)nl之間。此外，積累層電阻Racc被連接在溝道電阻Rch和襯底電阻Rsub之間的連接節(jié)點(diǎn)Na與溝道電阻Rai ni和襯底電阻Rsiffi nl之間的連接節(jié)點(diǎn)Nb之間。
[0106]在此，在圖8中，共用節(jié)點(diǎn)Na中的電壓等于在N型半導(dǎo)體區(qū)域32和P型基區(qū)34之間的邊界處的電壓。將會(huì)考慮在連接節(jié)點(diǎn)Na和節(jié)點(diǎn)η I之間的電壓差。
[0107]在此，應(yīng)注意到與輸出MOS晶體管21的區(qū)域相比較，感測(cè)MOS晶體管22的區(qū)域相當(dāng)?shù)匦?。因此，在下面的考慮中假定感測(cè)MOS晶體管22的溝道電阻Rai nl相當(dāng)?shù)卮笥谳敵鯩OS晶體管21的溝道電阻Rch,并且感測(cè)MOS晶體管22的襯底電阻Rsiffi η1相當(dāng)?shù)卮笥谳敵鯩OS晶體管21的襯底電阻Rsub。具體地，在下面的考慮中，假定輸出MOS晶體管21和感測(cè)MOS晶體管22的面積比率是100:1，通過(guò)使用下面的數(shù)值示例計(jì)算連接節(jié)點(diǎn)Na的電壓和節(jié)點(diǎn)nl的電壓:
[0108]輸出MOS晶體管21的溝道電阻Rch:1 Ω
[0109]輸出MOS晶體管21的襯底電阻Rsub:9 Ω ；
[0110]感測(cè)MOS晶體管22的溝道電阻Rai nl: 100 Ω ；
[0111]感測(cè)MOS晶體管22的襯底電阻Rsub nl:900 Ω:以及
[0112]積累層電阻Racc: 10 Ω。
[0113]而且，假定當(dāng)輸出MOS晶體管21的源電極38的電壓是參考電壓(OV)時(shí)，背電極33 (共用漏電極)和源電極38之間的電壓是0.1V(10mV)。這是當(dāng)UMOS結(jié)構(gòu)的MOS晶體管是處于導(dǎo)通狀態(tài)時(shí)，作為源極和漏極之間的電壓的正確的值。
[0114]考慮到流過(guò)節(jié)點(diǎn)nl的電流是零的情況，從圖8的等效電路，連接節(jié)點(diǎn)Na的電壓被計(jì)算為0.0lOV(1mV)。另一方面，節(jié)點(diǎn)nl的電壓與連接節(jié)點(diǎn)Nb的電壓一致并且被計(jì)算為是0.0lIIV。換言之，在連接節(jié)點(diǎn)Na和節(jié)點(diǎn)nl之間的電壓差被抑制到大約1.lmV。應(yīng)注意的是，如果使用具有大體上零的輸入電流的配置的比較器，則流過(guò)節(jié)點(diǎn)nl的電流能夠大體上為零，如在圖2A中所示。
[0115]另一方面，在電流流過(guò)節(jié)點(diǎn)nl的情況下，因?yàn)楫?dāng)對(duì)于比較器28采用具有一般配置的比較器(例如，采用在圖2B-圖2C中示出的配置)時(shí)，比較器28的輸入電流能夠被抑制至擻個(gè)μ Α,由于感測(cè)MOS晶體管22的溝道電阻Rch nl的電壓降小于lmV，并且在連接節(jié)點(diǎn)NA和節(jié)點(diǎn)nl之間的電壓差仍然非常小。
[0116]如從上面的考慮中理解，在連接節(jié)點(diǎn)Na和節(jié)點(diǎn)nl之間的電壓差，S卩，在N型半導(dǎo)體區(qū)域32和P型基區(qū)34之間的邊界和節(jié)點(diǎn)nl之間的電壓差非常小。因此，通過(guò)使用節(jié)點(diǎn)nl的電壓能夠精確地測(cè)量由于襯底電阻的電壓降Rs:ffi。
[0117]在圖3中示出的本實(shí)施例中的半導(dǎo)體芯片I的結(jié)構(gòu)的另一效用在于，與背電極33的電壓相對(duì)應(yīng)的電壓(即，輸出MOS晶體管21和感測(cè)MOS晶體管22的共用漏電極)能夠被取出到節(jié)點(diǎn)n2。如從在上面提及的考慮理解的，由于輸出MOS晶體管21的襯底電阻Rsub的電壓降大體上與在節(jié)點(diǎn)nl和背電極33之間的電壓差一致。然而，因?yàn)榭刂齐娐凡?5的電路，特別地電壓檢測(cè)電路24的設(shè)定閾值電壓生成部27和比較器28被形成在半導(dǎo)體襯底30的前側(cè)主表面30a上，所以其非常難以在安裝中直接地將背電極33與電壓檢測(cè)電路24連接。
[0118]為了處理這樣的問(wèn)題，在本實(shí)施例中，為N型半導(dǎo)體區(qū)域32提供N+擴(kuò)散層42，并且電壓取出電極43被連接到N+擴(kuò)散層42。電壓取出電極43與上面提及的節(jié)點(diǎn)n2連接。根據(jù)這樣的配置，電壓取出電極43的電壓與背電極33的電壓(S卩，電源端子12的電壓)幾乎一致。嚴(yán)格地講，當(dāng)電流在電壓取出電極43和背電極33之間流動(dòng)時(shí)，電壓取出電極43的電壓不同于背電極33的電壓。然而，能夠通過(guò)充分地增加從節(jié)點(diǎn)n2看到的設(shè)定閾值電壓生成部27的輸入電阻，來(lái)將在電壓取出電極43和背電極33之間流動(dòng)的電流抑制到小的值，并且能夠使節(jié)點(diǎn)n2的電壓接近背電極33的電壓。
[0119]在本實(shí)施例中，具有如在上面提及的性質(zhì)的節(jié)點(diǎn)n2的電壓和節(jié)點(diǎn)nl的電壓被用作電壓檢測(cè)電路24的輸入。換言之，等于由于襯底電阻Rsub的電壓降的電壓作為節(jié)點(diǎn)nl和節(jié)點(diǎn)n2之間的電壓被供應(yīng)給電壓檢測(cè)電路24。因?yàn)橥ㄟ^(guò)負(fù)載電流1tit和襯底電阻Rsub的乘積U *Rsub示出由于襯底電阻Rsub的電壓降，能夠通過(guò)利用電壓檢測(cè)電路24檢測(cè)節(jié)點(diǎn)nl和節(jié)點(diǎn)n2之間的電壓來(lái)精確地測(cè)量負(fù)載電流ITOT。
[0120]電壓檢測(cè)電路24根據(jù)在節(jié)點(diǎn)nl和節(jié)點(diǎn)n2之間的電壓(即，根據(jù)負(fù)載電流1tt)輸出檢測(cè)信號(hào)Sdet，如下所述。當(dāng)負(fù)載電流1t小(在正常的范圍內(nèi))，并且在節(jié)點(diǎn)nl處的電壓Vnl和在節(jié)點(diǎn)n2處的電壓Vn2之間的電壓差Λ V21 ( = Vn2_Vnl ^ 1ut.RsJ低于設(shè)定閾值電壓Vth時(shí)，比較器28中-輸入端子的電壓變成高于+輸入端子的電壓，使得從比較器28輸出的檢測(cè)信號(hào)Sdet變成低電平。另一方面，當(dāng)負(fù)載電流Itot大并且在節(jié)點(diǎn)nl和節(jié)點(diǎn)n2之間的電壓差Δ V21高于設(shè)定閾值電壓Vth時(shí),在比較器28中-輸入端子的電壓變成小于+輸入端子的電壓，使得從比較器28輸出的檢測(cè)信號(hào)Sdet變成高電平。根據(jù)這樣的操作，通過(guò)根據(jù)要被檢測(cè)的負(fù)載電流1t的設(shè)定值I.*，來(lái)將設(shè)定閾值電壓Vth設(shè)定為滿足下述等式(I):
[0121]Vth — 1ut^ X Rsub (I)
[0122]能夠檢測(cè)負(fù)載電流1t大于特定值1tit*或者小于特定值Itm*。
[0123]從比較器28輸出的檢測(cè)信號(hào)Sdet被供應(yīng)到邏輯電路25，并且邏輯電路25能夠?qū)崿F(xiàn)通過(guò)參考檢測(cè)信號(hào)Sdet監(jiān)視負(fù)載電流1tt的功能。例如，能夠?yàn)檫壿嬰娐?5提供檢測(cè)過(guò)電流的功能，即，檢測(cè)超過(guò)設(shè)定值1tt*的負(fù)載電流1tt并且使輸出MOS晶體管21截止的功能。詳細(xì)地，為了實(shí)現(xiàn)檢測(cè)過(guò)電流的功能，當(dāng)從比較器28輸出的檢測(cè)信號(hào)Sdet是處于高電平時(shí)，邏輯被合并在邏輯電路25中，使得控制輸出MOS晶體管21的導(dǎo)通或者截止的控制信號(hào)Sem被設(shè)定為低電平，不論外部控制信號(hào)IN如何。
[0124]另一方面，可以為邏輯電路25提供檢測(cè)輕載(例如，多個(gè)負(fù)載的一部分被破壞)和無(wú)負(fù)載(例如，負(fù)載端子13的開(kāi)路故障)的功能，即，檢測(cè)負(fù)載電流Itot小于設(shè)定值Itot*的功能。在這樣的情況下，在實(shí)施例中，響應(yīng)于從比較器28輸出的低電平的檢測(cè)信號(hào)Sdet并且將錯(cuò)誤信號(hào)輸出到特定的外部端子(例如，診斷端子)，邏輯電路25可以與確定負(fù)載電流10UT下降到設(shè)定值以下的邏輯合并。
[0125]當(dāng)將檢測(cè)過(guò)電流的功能、檢測(cè)輕載的功能、以及檢測(cè)無(wú)負(fù)載的功能中的兩個(gè)合并在半導(dǎo)體芯片I時(shí)，提供兩組設(shè)定閾值電壓生成部27和比較器28是足夠的。在圖9中示出在這樣的情況下的半導(dǎo)體芯片I的配置示例。在圖9的半導(dǎo)體芯片I中，電壓檢測(cè)電路24具有兩個(gè)比較器28a和28b，和兩個(gè)設(shè)定閾值電壓生成部27a和27b。設(shè)定閾值電壓生成部27a和27b具有各自的生成所期待的設(shè)定閾值電壓Vthi和Vth2的電壓源。在較高電壓側(cè)上的設(shè)定閾值電壓生成部27a和27b的端子被共同地連接到節(jié)點(diǎn)n2，并且其在較低電壓側(cè)上的端子分別與比較器28a和28b的+輸入端子(非反相輸入)連接。即，比較器28a和28b的+輸入端子分別被設(shè)定為比節(jié)點(diǎn)n2處的電壓低了電壓Vthi和Vth2的電壓。
[0126]比較器28a將+輸入端子的電壓與-輸入端子(反相輸入)的電壓進(jìn)行比較，并且生成與比較結(jié)果相對(duì)應(yīng)的檢測(cè)信號(hào)Sdeti。以相同的方式，比較器28b將+輸入端子的電壓與-輸入端子(反相輸入)的電壓進(jìn)行比較，并且生成與比較結(jié)果相對(duì)應(yīng)的檢測(cè)信號(hào)SDET2。通過(guò)比較器28a和28b生成的檢測(cè)信號(hào)Sdeti和Sdet2被供應(yīng)到邏輯電路25并且被用于實(shí)現(xiàn)過(guò)電流的檢測(cè)、輕負(fù)載的檢測(cè)以及無(wú)負(fù)載的檢測(cè)的功能中的兩個(gè)。
[0127]以相同的方式，當(dāng)過(guò)電流的檢測(cè)、輕負(fù)載的檢測(cè)以及無(wú)負(fù)載的檢測(cè)的三個(gè)功能被合并在半導(dǎo)體芯片I時(shí)，提供三組設(shè)定閾值電壓生成部27和比較器28是足夠的(未示出)。
[0128]如上所述，本實(shí)施例的半導(dǎo)體器件能夠以高精確度檢測(cè)負(fù)載電流ITOT。對(duì)于負(fù)載電流1tt的檢測(cè)精確度的提高存在兩個(gè)因素。
[0129]提高負(fù)載電流1tit的檢測(cè)精確度的第一因素在于，基于由于襯底電阻Rsib的電壓降檢測(cè)負(fù)載電流1TT。襯底電阻Rsiffi的偏差能夠以絕對(duì)的精確度被限制到大約±3%，作為示例。因此，通過(guò)從由于襯底電阻Rsiffi的電壓降檢測(cè)負(fù)載電流1TT，能夠?qū)⒇?fù)載電流Itm的檢測(cè)精確度提高到高精確度。指示更具體的計(jì)算示例，當(dāng)設(shè)定閾值電壓Vth是10mV并且在比較器28的輸入偏移電壓中存在±3mV的偏差時(shí),產(chǎn)生襯底電阻Rsub的±3%的檢測(cè)誤差和輸入偏移電壓的±3%的偏差的檢測(cè)誤差。即，在最差的情況下，在此計(jì)算示例中能夠獲得負(fù)載電流I.的大約±6%的檢測(cè)誤差。
[0130]在專利文獻(xiàn)2中，通過(guò)感測(cè)MOS晶體管生成與負(fù)載電流成比例的感測(cè)電流，并且由流動(dòng)通過(guò)從金屬布線形成的感測(cè)電阻的感測(cè)電流生成檢測(cè)電壓。因?yàn)樵诮饘俨季€中的電阻值的絕對(duì)值非常小，盡管電阻值的偏差被抑制到小的值，檢測(cè)電壓的絕對(duì)值非常小。換言之，需要使得比較器的設(shè)定閾值電壓Vth非常小并且比較器的輸入偏移電壓的偏差的影響相對(duì)強(qiáng)烈。
[0131]另一方面，在專利文獻(xiàn)3中，通過(guò)感測(cè)MOS晶體管生成與負(fù)載電流成比例的感測(cè)電流，并且被雙極晶體管的鏡像電流電路接收，以便生成感測(cè)電流的鏡像電流。然后，生成由恒流源設(shè)定的電流的鏡像電流作為參考電流，并且與感測(cè)電流的鏡像電流進(jìn)行比較，以便檢測(cè)功率MOS晶體管的電流。此外，在專利文獻(xiàn)3中，與感測(cè)MOS晶體管串聯(lián)地連接的雙極晶體管中的基極和發(fā)射極之間的電壓減少感測(cè)電流的精確度。為此，恒流源被插入以取消減少使得檢測(cè)精確度被提高。然而，在專利文獻(xiàn)3中，應(yīng)認(rèn)為感測(cè)電流的精確度被提高。然而，參考電流的精確度，即，恒流源的精確度直接地影響檢測(cè)精確度。在一般的半導(dǎo)體生產(chǎn)線中，被形成在半導(dǎo)體襯底上的恒流源的偏差(制造偏差)被表達(dá)為大約±30%。因此，非常難以將制造偏差抑制到與襯底電阻Rsub的偏差幾乎相同的大約±3%。
[0132]第二因素是，在節(jié)點(diǎn)nl處生成與在N型半導(dǎo)體區(qū)域32和P型基區(qū)34之間的邊界處的電壓大體上一致的電壓。如在上面所考慮的，為了精確地測(cè)量由于襯底電阻Rsiffi的電壓降，有必要精確地測(cè)量在N型半導(dǎo)體區(qū)域32和P型基區(qū)34之間的邊界處的電壓和在背電極33處的電壓之間的電壓差。在此，在本實(shí)施例的半導(dǎo)體器件中，在N型半導(dǎo)體區(qū)域32和P型基區(qū)34之間的邊界通過(guò)被形成在N型半導(dǎo)體區(qū)域32中的積累層和被形成在P型基區(qū)35中的反型層與處于低電阻的節(jié)點(diǎn)nl電連接。因此，在節(jié)點(diǎn)nl生成與在N型半導(dǎo)體區(qū)域32與P型基區(qū)34之間的邊界處的電壓大體上一致的電壓。在節(jié)點(diǎn)nl處的電壓作為輸入被供應(yīng)到電壓檢測(cè)電路24。因此，本實(shí)施例的半導(dǎo)體器件能夠精確地測(cè)量由于襯底電阻Rsub的電壓降。
[0133]另一方面，參考專利文獻(xiàn)I中的圖1和圖2，在離開(kāi)集電極電流流動(dòng)最強(qiáng)的位置(發(fā)射電極7下面的基極擴(kuò)散層3和外延硅層2之間的邊界的位置)的襯底表面中，形成用于檢測(cè)硅襯底的電壓降的電流檢測(cè)電極9。換句話說(shuō)，專利文獻(xiàn)I僅能獲得包含由于從發(fā)射電極7下面的外延硅層2和基極擴(kuò)散層3之間的邊界的位置到電流檢測(cè)電極9的外延硅層2的電壓降的檢測(cè)精度。
[0134]應(yīng)注意到，在本實(shí)施例的半導(dǎo)體器件中，輸出MOS晶體管21和感測(cè)MOS晶體管22的結(jié)構(gòu)不限于圖3中所示的結(jié)構(gòu)，并且可以不同地改變。例如，在圖3中，示出了柵極絕緣膜40的膜厚度均勻的UMOS結(jié)構(gòu)，但可以采用柵極絕緣膜40的膜厚度在達(dá)到N型半導(dǎo)體區(qū)域32的溝槽的底部中為厚的結(jié)構(gòu)，如圖10所示。在這種情況下，存在與N型半導(dǎo)體區(qū)域32中的柵電極41相對(duì)的表面中形成的積累層的電阻增加的可能性，使得N型半導(dǎo)體區(qū)域32和P型基區(qū)34之間的邊界處的電壓和節(jié)點(diǎn)nl處的電壓之間的電壓差增加。然而，在這種結(jié)構(gòu)中，因?yàn)檩敵鯩OS晶體管21和感測(cè)MOS晶體管22處于正好相近的位置，在某種程度上可以享有根據(jù)上述實(shí)施例的半導(dǎo)體器件的優(yōu)點(diǎn)。
[0135]同樣地，可以采用如圖11所示將溝槽形成為達(dá)到N+襯底31并且在每一溝槽中嵌入兩個(gè)柵電極41a和41b的雙柵結(jié)構(gòu)。在圖11中，下側(cè)上的柵電極由41a所示，并且上側(cè)上的柵電極由41b所示。柵電極41a和41b相互電連接。即，通過(guò)相同的電壓，驅(qū)動(dòng)?xùn)烹姌O41a和41b。在這種情況下，當(dāng)驅(qū)動(dòng)?xùn)烹姌O41a和41b時(shí)，在N型半導(dǎo)體區(qū)域32中的與柵電極41a相對(duì)的表面部和N+襯底31的與柵電極41a相對(duì)的表面部中形成積累層。因此，能在節(jié)點(diǎn)nl中生成與N型半導(dǎo)體區(qū)域32和P型基區(qū)34之間的邊界處的電壓近似一致的電壓。
[0136]同樣地，如圖12所示，DMOS (雙擴(kuò)散M0S)結(jié)構(gòu)可以用于輸出MOS晶體管21和感測(cè)MOS晶體管22。詳細(xì)地，半導(dǎo)體襯底30具有在N型半導(dǎo)體區(qū)域32上形成的P型基區(qū)(主體區(qū)域)46和48，并且在P型基區(qū)46和48中形成N+擴(kuò)散層47和49。P型基區(qū)46和48是摻雜P型雜質(zhì)的半導(dǎo)體區(qū)域，同樣地，N+擴(kuò)散層47和49是重?fù)诫sN型雜質(zhì)的半導(dǎo)體區(qū)域。P型基區(qū)46是形成輸出MOS晶體管21的溝道的區(qū)域，并且P型基區(qū)48是形成感測(cè)MOS晶體管22的溝道的區(qū)域。在本實(shí)施例中，N型半導(dǎo)體區(qū)域32的一部分存在于P型基區(qū)46和P型基區(qū)48之間。N型半導(dǎo)體區(qū)域32通過(guò)在P型基區(qū)46和P型基區(qū)48之間穿過(guò)，達(dá)到半導(dǎo)體襯底30的前側(cè)主表面30a。同樣地，N+擴(kuò)散層47用作輸出MOS晶體管21的源極，并且N+擴(kuò)散層49用作感測(cè)MOS晶體管22的源極。
[0137]此外，源電極38被形成為與N+擴(kuò)散層47接合，并且源電極39被形成為與N+擴(kuò)散層49接合。S卩，源電極38與輸出MOS晶體管21的源極電連接，并且源電極39與感測(cè)MOS晶體管22的源極電連接。源電極38與負(fù)載端子13連接，并且源電極39與節(jié)點(diǎn)nl連接。
[0138]此外，形成柵極絕緣膜51來(lái)部分覆蓋P型基區(qū)46和48和N型半導(dǎo)體區(qū)域32的表面，并且在柵極絕緣膜51上形成柵電極52。注意，柵電極52被提供為與P型基區(qū)46和48的表面的一部分相對(duì)并且與N型半導(dǎo)體區(qū)域32的表面的一部分相對(duì)。
[0139]在采用圖12所示的DMOS結(jié)構(gòu)的情況下，當(dāng)將超出輸出MOS晶體管21和感測(cè)MOS晶體管22的閾值電壓的正電壓施加到柵電極52時(shí)，能從節(jié)點(diǎn)nl取出與P型基區(qū)46和N型半導(dǎo)體區(qū)域32之間的邊界處的電壓近似相等的電壓。圖13是示出當(dāng)將超出閾值電壓的正電壓施加到具有圖12的結(jié)構(gòu)的半導(dǎo)體器件中的柵電極52時(shí)(即，當(dāng)導(dǎo)通輸出MOS晶體管21時(shí))，負(fù)載電流Itm流動(dòng)通過(guò)的路線的圖。在圖13中由箭頭45示出負(fù)載電流Itot流動(dòng)通過(guò)的路線。
[0140]當(dāng)通過(guò)高電壓(例如，DC電源電壓V。。的約兩倍)驅(qū)動(dòng)?xùn)烹姌O52時(shí)，在P型基區(qū)46的與柵電極52相對(duì)的表面中形成反型層。反型層用作輸出MOS晶體管21的溝道。負(fù)載電流1tt在與N+襯底31的垂直方向中流動(dòng)并且通過(guò)在P型基區(qū)46中形成的溝道流入N+擴(kuò)散層47中。此外，將流入N+擴(kuò)散層47的負(fù)載電流1t供應(yīng)給與負(fù)載端子13連接的負(fù)載3、從N+擴(kuò)散層47經(jīng)源電極38流入負(fù)載端子13中。
[0141]此時(shí)，在與柵電極52相對(duì)的P型基區(qū)48的表面中形成反型層(即，感測(cè)MOS晶體管22的溝道)，并且在與柵電極52相對(duì)的N型半導(dǎo)體區(qū)域32的表面中形成積累層。因此，P型基區(qū)46和N型半導(dǎo)體區(qū)域32之間的邊界與較低電阻的節(jié)點(diǎn)nl電連接，并且從節(jié)點(diǎn)nl取出與P型基區(qū)46和N型半導(dǎo)體區(qū)域32之間的邊界處的電壓近似相等的電壓。從節(jié)點(diǎn)nl取出與P型基區(qū)46和N型半導(dǎo)體區(qū)域32之間的邊界處的電壓近似相等的電壓，對(duì)于精確地測(cè)量由于襯底電阻Rsub的電壓降，即，精確地測(cè)量負(fù)載電流I.是有用的。
[0142]同樣地，如圖14所示，IGBT(絕緣柵雙極晶體管)可以用作功率晶體管，代替輸出MOS晶體管21和感測(cè)MOS晶體管22。在圖14中，代替輸出MOS晶體管21使用的IGBT被示為輸出IGBT21A，并且代替感測(cè)MOS晶體管22使用的IGBT被示為感測(cè)IGBT22A。在圖14的配置中，代替N+襯底31，使用重?fù)诫sP型雜質(zhì)的集電極區(qū)域31c和重?fù)诫sN型雜質(zhì)的漏極區(qū)域31d。在此，背電極33與集電極區(qū)域31c接合，并且漏極區(qū)域31d與集電極區(qū)域31c接合。此外，N型半導(dǎo)體區(qū)域32與漏極區(qū)域31d接合。眾所周知，IGBT是通過(guò)采用為MOS晶體管另外提供集電極區(qū)域的結(jié)構(gòu)，將電子和空穴兩者均用作載流子的器件。因此，如圖14所示，將輸出IGBT21A和感測(cè)IGBT22A提供為功率晶體管的半導(dǎo)體器件的結(jié)構(gòu)與如圖3所示提供輸出MOS晶體管21和感測(cè)MOS晶體管22的結(jié)構(gòu)沒(méi)有實(shí)質(zhì)區(qū)別。
[0143]S卩，當(dāng)如圖15所示，以高壓(例如，DC電源電壓Vcc的約兩倍)驅(qū)動(dòng)?xùn)烹姌O52時(shí)，在與柵電極52相對(duì)的P型基區(qū)46的表面中形成反型層。該反型層用作輸出MOS晶體管21的溝道。負(fù)載電流1tit在與集電極區(qū)域31c垂直的方向中流動(dòng)并且通過(guò)在P型基區(qū)46中形成的溝道流入N+擴(kuò)散層47。此外，將流入N+擴(kuò)散層47中的負(fù)載電流Itot供應(yīng)給與負(fù)載端子13連接的負(fù)載3，從N+擴(kuò)散層47通過(guò)源電極38流入負(fù)載端子13。
[0144]此時(shí)，在與柵電極52相對(duì)的P型基區(qū)48的表面中形成反型層(即，感測(cè)MOS晶體管22的溝道)，并且在與柵電極52相對(duì)的N型半導(dǎo)體區(qū)域32的表面中形成積累層。因此，P型基區(qū)46和N型半導(dǎo)體區(qū)域32之間的邊界與低電阻的節(jié)點(diǎn)nl電連接，并且從節(jié)點(diǎn)nl取出與P型基區(qū)46和N型半導(dǎo)體區(qū)域32之間的邊界處的電壓近似相等的電壓。如上所述，從節(jié)點(diǎn)nl取出與P型基區(qū)46和N型半導(dǎo)體區(qū)域32之間的邊界處的電壓近似相等的電壓，對(duì)于精確地測(cè)量由于襯底電阻Rsub的電壓降，即，精確地測(cè)量負(fù)載電流1t是有用的。
[0145]應(yīng)注意到，在本實(shí)施例中，不使用集電極區(qū)域31c中的襯底電阻。漏極區(qū)域31d是共用的，將漏極區(qū)域31d和N型半導(dǎo)體區(qū)域32用作襯底電阻Rsub，并且從節(jié)點(diǎn)n2取出與漏極區(qū)域31d近似相等的電壓。
[0146]圖16是示出本實(shí)施例的半導(dǎo)體器件的進(jìn)一步改進(jìn)例子的截面圖。此外，在圖16的結(jié)構(gòu)中，將N+區(qū)域53形成為從半導(dǎo)體襯底30的前側(cè)主表面30a通過(guò)N型半導(dǎo)體區(qū)域32達(dá)到N+襯底31，并且共用漏電極54與N+區(qū)域53連接。N+區(qū)域53是重?fù)诫sN型雜質(zhì)的半導(dǎo)體區(qū)域。在圖16的結(jié)構(gòu)中，電源端子12連接到共用漏電極54，同樣地，節(jié)點(diǎn)n2與共用漏電極54連接。S卩，當(dāng)采用圖16的結(jié)構(gòu)時(shí)，節(jié)點(diǎn)n2處的電壓基本上與共用漏電極54的電壓—致。
[0147]在如圖16所示的結(jié)構(gòu)中，因?yàn)樵诎雽?dǎo)體襯底30的前側(cè)主表面30a上形成共用漏電極54，因此，控制電路部15的電路(形成在半導(dǎo)體襯底30的前側(cè)主表面30a上)和共用漏電極54之間的連接很容易，并且在實(shí)現(xiàn)本實(shí)施例的半導(dǎo)體器件的情況下很有利。換句話說(shuō)，因?yàn)樵诎雽?dǎo)體芯片的前側(cè)主表面上形成所有外部端子，因此，所謂的倒裝芯片實(shí)現(xiàn)變得可能。
[0148]應(yīng)注意到，在圖16的結(jié)構(gòu)中，使用背電極33而不是與外部單元的連接端子，來(lái)減小在表面中的方向上的、在表面中的N+襯底的電阻。圖16的結(jié)構(gòu)的半導(dǎo)體器件執(zhí)行與圖3的結(jié)構(gòu)的半導(dǎo)體器件相同的操作，除負(fù)載電流1t從電源端子12通過(guò)共用漏電極54和N+區(qū)域53流入N+襯底31外。同樣地，當(dāng)?shù)絅+襯底31的表面的方向上的電阻足夠小時(shí)，可以去除背電極33，如圖17所示。
[0149][第二實(shí)施例]
[0150]圖18是示出根據(jù)第二實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)的框圖。在本實(shí)施例中，半導(dǎo)體芯片IA不是如圖1所示的高側(cè)驅(qū)動(dòng)器1C，并且被構(gòu)造成在負(fù)載3和接地端之間提供的所謂低側(cè)驅(qū)動(dòng)器1C。在下文中，將詳細(xì)地描述半導(dǎo)體芯片IA的結(jié)構(gòu)。
[0151]半導(dǎo)體芯片IA具有與負(fù)載3連接的負(fù)載端子13A和與接地端(即地)連接的接地端子12A，并且被配置成在負(fù)載3和接地端子4之間切換電連接。詳細(xì)地，輸出器件部14和控制電路部15A以單片方式集成在半導(dǎo)體芯片IA上。半導(dǎo)體芯片IA的輸出器件部14的配置與第一實(shí)施例的半導(dǎo)體芯片I的輸出器件部14相同。另一方面，控制電路部15A被配置成使半導(dǎo)體芯片IA作為低側(cè)驅(qū)動(dòng)器IC操作。
[0152]由控制電路塊23A和電壓檢測(cè)電路24構(gòu)成控制電路部15A。電壓檢測(cè)電路24的結(jié)構(gòu)與第一實(shí)施例中的半導(dǎo)體芯片I的電壓檢測(cè)電路24相同，并且具有設(shè)定閾值電壓生成部27和比較器28。如在第一實(shí)施例中詳細(xì)所述，電壓檢測(cè)電路24根據(jù)節(jié)點(diǎn)nl的電壓Vnl和節(jié)點(diǎn)n2的電壓Vn2之間的電壓差Λ V21 ( = Vn2_Vnl)，生成檢測(cè)信號(hào)SDET。
[0153]控制電路塊23A由柵電阻71、輸入電路72和NMOS晶體管73配置。柵電阻71連接在與輸出MOS晶體管21和感測(cè)MOS晶體管22的柵極(即柵電極41)相連的柵極連接節(jié)點(diǎn)NG和控制輸入端子11之間。輸入電路72響應(yīng)供應(yīng)給控制輸入端子11的外部控制信號(hào)IN和從電壓檢測(cè)電路24輸出的檢測(cè)信號(hào)SDET，來(lái)導(dǎo)通或截止NMOS晶體管73。注意，供應(yīng)到控制輸入端子11的外部控制信號(hào)IN的電壓用作輸入電路72的DC電源電壓。NMOS晶體管73用作在輸入電路72的控制下，連接?xùn)艠O連接節(jié)點(diǎn)NG和接地端子12A的短路開(kāi)關(guān)。NMOS晶體管73的漏極與輸出MOS晶體管21和感測(cè)MOS晶體管22的柵極相連接，并且其源極與接地端子12A相連接。
[0154]圖19是示出在第二實(shí)施例的半導(dǎo)體器件中，輸出MOS晶體管21和感測(cè)MOS晶體管22的結(jié)構(gòu)的截面圖。如圖19所示，第二實(shí)施例中的輸出MOS晶體管21和感測(cè)MOS晶體管22的結(jié)構(gòu)與圖3中所示的第一實(shí)施例中的結(jié)構(gòu)相同，除背電極33代替負(fù)載端子13而與負(fù)載端子13A相連接，并且源電極38代替電源端子12而與接地端子12A相連接。
[0155]接著，將描述第二實(shí)施例中的半導(dǎo)體器件的操作。再次參考圖18，假定在初始狀態(tài)下，將外部控制信號(hào)IN設(shè)定在低電平。在這種情況下，輸出MOS晶體管21和感測(cè)MOS晶體管22均截止，因此，負(fù)載電流1t不流動(dòng)。
[0156]當(dāng)將外部控制信號(hào)IN設(shè)定到高電平(高于輸出MOS晶體管21和感測(cè)MOS晶體管22的閾值電壓的電壓電平)時(shí)，導(dǎo)通輸出MOS晶體管21。此時(shí)，輸入電路72將NMOS晶體管73的柵極設(shè)定到低電平來(lái)截止NMOS晶體管73。當(dāng)導(dǎo)通輸出MOS晶體管21時(shí)，形成從負(fù)載3到接地端4的電流路徑，因此，負(fù)載電流Itot從負(fù)載3流入接地端子12A。
[0157]檢測(cè)當(dāng)將輸出MOS晶體管21設(shè)定到導(dǎo)通狀態(tài)時(shí)的負(fù)載電流Itot的操作與第一實(shí)施例相同。當(dāng)負(fù)載電流IaiT流過(guò)輸出MOS晶體管21時(shí),與第一實(shí)施例一樣,發(fā)生由于溝道電阻Rch和襯底電阻Rsub的電壓降。通過(guò)電壓檢測(cè)電路24，將由于襯底電阻Rsub的電壓降檢測(cè)為節(jié)點(diǎn)nl和節(jié)點(diǎn)n2的電壓之間的電壓差。
[0158]在此，在第二實(shí)施例中，輸入電路72根據(jù)從電壓檢測(cè)電路24輸出的檢測(cè)信號(hào)Sdet操作。當(dāng)檢測(cè)過(guò)電流的功能被結(jié)合在輸入電路72中時(shí)，輸入電路72當(dāng)檢測(cè)信號(hào)Sdet處于高電平時(shí)確定負(fù)載電流1tt超出設(shè)定值1TT*，并且導(dǎo)通NMOS晶體管73，與外部控制信號(hào)IN無(wú)關(guān)。由此，連接輸出MOS晶體管21中的源極和柵極，使得將輸出MOS晶體管21與外部控制信號(hào)IN無(wú)關(guān)地強(qiáng)制地設(shè)定到截止?fàn)顟B(tài)。同樣地，當(dāng)在輸入電路72中實(shí)現(xiàn)檢測(cè)輕負(fù)載(或無(wú)負(fù)載)的功能時(shí)，當(dāng)檢測(cè)信號(hào)Sdet處于低電平時(shí)，輸入電路72確定負(fù)載電流1tt低于設(shè)定值1TT*，并且將錯(cuò)誤信號(hào)輸出到特定外部端子(例如，未示出的診斷端子)。
[0159][第三實(shí)施例]
[0160]圖20是示出第三實(shí)施例中的半導(dǎo)體器件IB的配置的截面圖，并且圖21是示出半導(dǎo)體器件IB的配置的平面圖。如圖20和21所示，本實(shí)施例的半導(dǎo)體器件IB包括兩個(gè)芯片:輸出器件芯片5和控制電路芯片6。輸出器件芯片5是具有與第一和第二實(shí)施例中的輸出器件部14相同配置和功能的半導(dǎo)體芯片，并且控制電路芯片6是具有與第一或第二實(shí)施例中的控制電路部(15或15A)相同配置和功能的半導(dǎo)體芯片。
[0161]如圖20所示，具有與第一和第二實(shí)施例中的輸出器件部14相同結(jié)構(gòu)的輸出MOS晶體管21和感測(cè)MOS晶體管22集成在輸出器件芯片5上。詳細(xì)地，輸出器件芯片5包括具有N+襯底31和在N+襯底31的前側(cè)主表面31a上形成的N型半導(dǎo)體區(qū)域32的半導(dǎo)體襯底30。在半導(dǎo)體襯底30的背側(cè)主表面，即，N+襯底31的背側(cè)主表面31b上形成背電極33，并且該背電極33與供應(yīng)有DC電源電壓Vcc的電源端子12連接。在N型半導(dǎo)體區(qū)域32上形成P型基區(qū)34和35 (主體區(qū)域)，并且在P型基區(qū)34和35上形成N+擴(kuò)散層36和37。使N+擴(kuò)散層36和37與半導(dǎo)體襯底30的前側(cè)主表面30a接觸。此外，使源電極38形成為接合到N+擴(kuò)散層36，并且使源電極39形成為接合到N+擴(kuò)散層37。源電極38與負(fù)載端子13連接，并且源電極39與節(jié)點(diǎn)nl連接。注意，節(jié)點(diǎn)nl與比較器28的執(zhí)行電壓檢測(cè)的輸入端子(_輸入端子)連接，如上所述。此外，在半導(dǎo)體襯底30中將溝槽形成為穿過(guò)P型基區(qū)34和35 (其中，形成N+擴(kuò)散層36和37)到N型半導(dǎo)體區(qū)域32，并且形成柵極絕緣膜40來(lái)覆蓋溝道的側(cè)表面和基底表面。此外，將柵電極41形成在柵極絕緣膜40上以填充溝槽。
[0162]同樣地，與第一或第二實(shí)施例中的控制電路部(15或15A)的電路相同的電路集成在控制電路芯片6上，并且對(duì)于節(jié)點(diǎn)n2，提供用于取出電源端子12的電壓(共用漏電極的電壓)的結(jié)構(gòu)。詳細(xì)地，控制電路芯片6具有半導(dǎo)體襯底80，并且半導(dǎo)體襯底80具有N+襯底81和形成在N+襯底81的前側(cè)主表面上的N型半導(dǎo)體區(qū)域82。N型雜質(zhì)被重?fù)诫s到N+襯底81中。背電極83與N+襯底81的背側(cè)主表面接合。同樣地，N型雜質(zhì)被摻雜到N型半導(dǎo)體區(qū)域82中。與第一和第二實(shí)施例中的控制電路部(15或15A)的電路相同的電路被集成在N型半導(dǎo)體區(qū)域82的表面部上，并且形成N+擴(kuò)散層42。電壓取出電極43與N+擴(kuò)散層42連接，并且電壓取出電極43與節(jié)點(diǎn)n2連接。
[0163]輸出器件芯片5的背電極33和控制電路芯片6的背電極83被接合到由導(dǎo)電材料形成的管芯焊盤(pán)7，并且電源端子12連接到管芯焊盤(pán)7。輸出器件芯片5的背電極33和控制電路芯片6的背電極83通過(guò)管芯焊盤(pán)7電連接并且基本上具有相同的電壓。因此，與輸出器件芯片5的背電極33的電壓相同的電壓(共用漏電極的電壓)或相對(duì)應(yīng)的電壓的電壓被取出到節(jié)點(diǎn)n2。
[0164]圖21是示出實(shí)現(xiàn)第三實(shí)施例的半導(dǎo)體器件IB中的輸出器件芯片5和控制電路芯片6的圖。除輸出MOS晶體管21 (在圖21中僅示出了源電極38)、感測(cè)MOS晶體管22 (在圖21中僅示出了源電極39)、輸出柵極布線55、環(huán)形布線56和輸出源極布線57外，焊盤(pán)84,85和86也集成在輸出器件芯片5上。輸出柵極布線55與焊盤(pán)84連接，輸出源極布線57與焊盤(pán)85連接，并且節(jié)點(diǎn)nl與焊盤(pán)86連接。
[0165]另一方面，除控制電路塊23 (或23A)、設(shè)定閾值電壓生成部27、比較器28和電壓取出電極43外，在控制電路芯片6上還集成焊盤(pán)87、88和89。
[0166]通過(guò)管芯焊盤(pán)7和結(jié)合線91、92和93，實(shí)現(xiàn)輸出器件芯片5和控制電路芯片6之間的電連接。如上所述，通過(guò)管芯焊盤(pán)7，電連接輸出器件芯片5的背電極33和控制電路芯片6的背電極83。同樣地，分別通過(guò)結(jié)合線91、92和93，將輸出器件芯片5的焊盤(pán)84、85和86與控制電路芯片6的焊盤(pán)87、88和89連接。通過(guò)焊盤(pán)87、結(jié)合線91和焊盤(pán)84，使控制電路塊23 (或23A)與輸出柵極布線55連接，并且通過(guò)焊盤(pán)88、結(jié)合線92和焊盤(pán)85，與輸出源極布線57連接。此外，節(jié)點(diǎn)nl (感測(cè)MOS晶體管22的源電極39)通過(guò)焊盤(pán)86、結(jié)合線93和焊盤(pán)89，與比較器28的-輸入端子連接。
[0167]當(dāng)以分開(kāi)的半導(dǎo)體工藝形成輸出器件芯片5和控制電路芯片6時(shí)，上述實(shí)施例中的半導(dǎo)體器件IB的配置是有利的。必須在適合功率晶體管的半導(dǎo)體工藝的半導(dǎo)體工藝中制造輸出器件芯片5，而可以在一般半導(dǎo)體工藝中制造控制電路芯片6。取決于待集成的電路的結(jié)構(gòu)，以分開(kāi)的半導(dǎo)體工藝形成輸出器件芯片5和控制電路芯片6有時(shí)是有利的。
[0168]在圖20和圖21的結(jié)構(gòu)中，通過(guò)集成在控制電路芯片6上的結(jié)構(gòu)(具體地，背電極83、N+襯底81、N型半導(dǎo)體區(qū)域82、N+擴(kuò)散層42和電壓取出電極43)，實(shí)現(xiàn)管芯焊盤(pán)7和節(jié)點(diǎn)n2之間的電連接。然而，可以通過(guò)不同的結(jié)構(gòu)，電連接管芯焊盤(pán)7和節(jié)點(diǎn)n2。
[0169]圖22是示出本實(shí)施例中的半導(dǎo)體器件的結(jié)構(gòu)的改進(jìn)例子的截面圖，并且圖23是平面圖。在圖22和圖23所示的半導(dǎo)體器件IC中，通過(guò)使用焊盤(pán)90和結(jié)合線84，電連接管芯焊盤(pán)7和節(jié)點(diǎn)n2。當(dāng)使用具有難以取出背側(cè)主表面到前側(cè)主表面的電壓的結(jié)構(gòu)的半導(dǎo)體襯底時(shí)，使用結(jié)合線94是有效的。
[0170]詳細(xì)地，圖22和圖23所示的半導(dǎo)體器件IC包括控制電路芯片6A，代替控制電路芯片6?？刂齐娐沸酒?A具有半導(dǎo)體襯底80A，并且半導(dǎo)體襯底80A具有P型襯底81A和N型半導(dǎo)體區(qū)域82。將P型雜質(zhì)摻雜到P型襯底81A中。在P型襯底81A的前側(cè)主表面上形成N型半導(dǎo)體區(qū)域82，并且使背電極83接合到N+襯底81的背側(cè)主表面。在N型半導(dǎo)體區(qū)域82的表面部中，集成與包含在第一或第二實(shí)施例的控制電路部(15或15A)中的電路相同的電路。形成具有N型半導(dǎo)體區(qū)域82上的金屬布線層和層間絕緣層的布線結(jié)構(gòu)95，并且為該布線結(jié)構(gòu)95提供焊盤(pán)90。布線結(jié)構(gòu)95包含用作節(jié)點(diǎn)n2的布線，并且焊盤(pán)90與布線，即圖23中所示的節(jié)點(diǎn)n2連接。管芯焊盤(pán)7通過(guò)結(jié)合線94與焊盤(pán)90連接。通過(guò)這種配置，輸出器件芯片5的背電極33 (即共用漏電極)通過(guò)管芯焊盤(pán)7、結(jié)合線94和焊盤(pán)90與節(jié)點(diǎn)π2電連接。即，焊盤(pán)90用作通過(guò)管芯焊盤(pán)7和結(jié)合線94，取出背電極33 (共用漏電極)的電壓的電壓取出電極。從節(jié)點(diǎn)η2取出與輸出器件芯片5的背電極33的電壓(共用漏電極的電壓)相同的電壓或相對(duì)應(yīng)的電壓。
[0171][第四實(shí)施例]
[0172]圖24是示意性地示出第四實(shí)施例中的半導(dǎo)體器件的配置的圖。如圖1所示，第四實(shí)施例的半導(dǎo)體器件是第一實(shí)施例中的半導(dǎo)體器件的改進(jìn)并且在通過(guò)使用感測(cè)MOS晶體管22，高精度地取出由于襯底電阻Rsub的電壓降，高精度地檢測(cè)負(fù)載電流1tt的要點(diǎn)上是類似的。然而，第四實(shí)施例的半導(dǎo)體器件不同于第一實(shí)施例的半導(dǎo)體器件的要點(diǎn)在于節(jié)點(diǎn)nl的取出電壓被用于高精度地實(shí)現(xiàn)電流感測(cè)輸出功能，即，生成與負(fù)載電流I.成比例的感測(cè)電流Is。在下文中，將詳細(xì)地描述第四實(shí)施例的半導(dǎo)體器件。
[0173]第四實(shí)施例的半導(dǎo)體器件具有集成輸出器件部14D和控制電路部I?的半導(dǎo)體芯片1D。輸出器件部14D基本上具有與第一實(shí)施例的輸出器件部14相同的配置,但在用于取得與節(jié)點(diǎn)n3的電連接的配置方面不同于輸出器件部14。在此，節(jié)點(diǎn)n3是通過(guò)作為等效電路的襯底電阻RSUB’，與電源端子12 (或共用漏電極)連接的節(jié)點(diǎn)。稍后將描述用于與節(jié)點(diǎn)π3電連接的結(jié)構(gòu)。即，節(jié)點(diǎn)η3還具有取決于電源端子12(或共用漏電極)的電壓的電壓(或?qū)?yīng)于電源端子12的電壓的電壓)。
[0174]控制電路部I?包括具有與第一實(shí)施例相同結(jié)構(gòu)的控制電路塊23，以及感測(cè)放大器電路74。詳細(xì)地，控制電路塊23具有邏輯電路25和電荷泵26。邏輯電路25響應(yīng)外部控制信號(hào)IN，生成控制信號(hào)S.，來(lái)控制電荷泵26。電荷泵26響應(yīng)從邏輯電路25供應(yīng)的控制信號(hào)Scm，作為驅(qū)動(dòng)輸出MOS晶體管21和感測(cè)MOS晶體管22的柵極的驅(qū)動(dòng)器電路操作，并且生成將供應(yīng)到輸出MOS晶體管21和感測(cè)MOS晶體管22的柵極的柵極電壓\。
[0175]感測(cè)放大器電路74具有感測(cè)放大器75和PMOS晶體管76，并且作為根據(jù)節(jié)點(diǎn)nl和節(jié)點(diǎn)n3的電壓的電壓差，控制感測(cè)電流Is的感測(cè)電流控制電路操作。感測(cè)放大器75的+輸入端子(非反相輸入)與節(jié)點(diǎn)nl連接，其-輸入端子(反相輸入)與節(jié)點(diǎn)n3連接。感測(cè)放大器75的輸出端子與PMOS晶體管76的柵極連接。感測(cè)放大器75作為輸出對(duì)應(yīng)于+輸入端子的電壓(即節(jié)點(diǎn)nl的電壓)和-輸入端子的電壓(即節(jié)點(diǎn)n3的電壓)之間的電壓差的電壓的電壓檢測(cè)電路操作。PMOS晶體管76具有與節(jié)點(diǎn)n3連接的源極、與感測(cè)電流端子16連接的漏極。感測(cè)電流端子16是感測(cè)電流Is流出的端子，并且當(dāng)在感測(cè)電流端子16和接地端子8之間連接外部電阻Rex時(shí)，感測(cè)電流Is流過(guò)外部電阻Rex。如稍后所述，感測(cè)放大器電路74具有通過(guò)使用由于襯底電阻Rsub’的電壓降執(zhí)行負(fù)反饋操作，使得節(jié)點(diǎn)nl的電壓和節(jié)點(diǎn)n3的電壓彼此一致，并且通過(guò)該負(fù)反饋操作，從節(jié)點(diǎn)n3取出與負(fù)載電流Iqut成比例的感測(cè)電流Is的功能。
[0176]圖25是示出第四實(shí)施例中的半導(dǎo)體芯片ID的結(jié)構(gòu)，尤其輸出器件部14D的結(jié)構(gòu)的截面圖。第四實(shí)施例中的半導(dǎo)體芯片ID的結(jié)構(gòu)與第一實(shí)施例中的半導(dǎo)體芯片I的結(jié)構(gòu)類似，但不同于第一實(shí)施例之處在于提供用于與節(jié)點(diǎn)n3電連接的結(jié)構(gòu)，而不提供用于與節(jié)點(diǎn)n2電連接的結(jié)構(gòu)。
[0177]詳細(xì)地，在半導(dǎo)體襯底30中形成溝槽來(lái)從前側(cè)主表面穿過(guò)P型基區(qū)34到N型半導(dǎo)體區(qū)域32。在溝槽的側(cè)面上形成絕緣膜61，并且用電壓取出電極58填充溝槽的剩余部分。電壓取出電極58具有金屬部58a和多晶硅部58b。多晶硅部58b與溝槽的底部中的N型半導(dǎo)體區(qū)域32接合，并且金屬部58a與多晶硅部58b接合。S卩，電壓取出電極58與溝槽的底部中的N型半導(dǎo)體區(qū)域32接合。理想的是電壓取出電極58與N型半導(dǎo)體區(qū)域32連接的平面的深度方向中的位置與P型基區(qū)34和N型半導(dǎo)體區(qū)域32之間的結(jié)平面相同。在這種結(jié)構(gòu)中，可以直接取出N型半導(dǎo)體區(qū)域32的在節(jié)點(diǎn)n3的溝槽的底部中的表面平面的電壓。注意，在輸出MOS晶體管21的附近，提供電壓取出電極58。如稍后所述，在輸出MOS晶體管21的附近提供電壓取出電極58，對(duì)于提高感測(cè)電流Is的精度是有用的。
[0178]在該實(shí)施例中，在下述過(guò)程中，形成電壓取出電極58。與填充或嵌入柵極絕緣膜40和柵電極41的溝槽同時(shí)形成(在同一過(guò)程中)填充或嵌入電壓取出電極58的溝槽。在形成溝槽后，在溝槽的整個(gè)表面上形成柵極絕緣膜40。此外，僅從溝槽的底部去除柵極絕緣膜40，以填充電壓取出電極58。由此，溝槽變得稍微深于P型基區(qū)34和N型半導(dǎo)體區(qū)域32的結(jié)平面，但在比結(jié)平面更深的位置，在溝槽的側(cè)面上形成絕緣膜61，使得確保電壓取出電極58和P型基區(qū)34之間的絕緣。此后，在溝槽的內(nèi)部嵌入具有重?fù)诫s的雜質(zhì)的多晶硅層來(lái)形成柵電極41。在應(yīng)當(dāng)嵌入電壓取出電極58的溝槽的內(nèi)部，嵌入具有重?fù)诫s的雜質(zhì)的多晶硅層。然而，通過(guò)蝕刻，去除多晶硅層的絕大部分，剩下確保與N型半導(dǎo)體區(qū)域32的歐姆接觸所需的厚度的多晶硅層。剩余部分用作多晶硅部58b。接著，將溝槽的剩余部分嵌入有金屬部58a。期望的是電壓取出電極58為低電阻，并且從這一點(diǎn)看，期望的是用金屬形成整個(gè)電極。然而，因?yàn)閾?dān)心當(dāng)由金屬形成整個(gè)電壓取出電極58時(shí)，金屬和N型半導(dǎo)體區(qū)域32之間的接觸電阻變高，金屬部58a和多晶硅部58b的電壓取出電極58的結(jié)構(gòu)用在本實(shí)施例中。注意，電壓取出電極58的形成過(guò)程不使用柵電極41的形成過(guò)程，并且可以執(zhí)行為另一過(guò)程。
[0179]圖26是示出在第四實(shí)施例的半導(dǎo)體芯片ID的輸出器件部14D中，電流流過(guò)的路徑的圖。由箭頭45示出在圖26中負(fù)載電流Iqut流過(guò)的路徑，并且由箭頭59示出感測(cè)電流Is流過(guò)的路徑。
[0180]負(fù)載電流Iqut在垂直方向(與N+襯底31的前側(cè)主表面31a正交的方向)中，幾乎流過(guò)N+襯底31和N型半導(dǎo)體區(qū)域32，然后通過(guò)在P型基區(qū)34的與柵電極41相對(duì)的表面的附近形成的溝道，流入N+擴(kuò)散層36。已經(jīng)流入N+擴(kuò)散層36的負(fù)載電流Iqut從N+擴(kuò)散層36，通過(guò)源電極38，流入負(fù)載端子13，并且供應(yīng)給與負(fù)載端子13連接的負(fù)載3。
[0181]另一方面，感測(cè)電流Is在垂直方向中,通過(guò)N+襯底31和N型半導(dǎo)體區(qū)域32，幾乎流入電壓取出電極58，然后從電壓取出電極58流入節(jié)點(diǎn)n3。因此，節(jié)點(diǎn)n3通過(guò)襯底電阻Rsub’與背電極33電連接。在此，當(dāng)填充有柵極絕緣膜40和柵電極41的溝槽與填充有電壓取出電極58的溝槽同時(shí)形成(在同一過(guò)程中)時(shí)，兩個(gè)溝槽的深度基本上相同。在這種情況下，在襯底電阻Rsub’和襯底電阻Rsub之間，在半導(dǎo)體襯底30的背面(N+襯底31的背側(cè)主表面31b)的垂直方向中的每單位面積的電阻基本上是相同的。
[0182]接著，將描述第四實(shí)施例中的半導(dǎo)體器件的操作。
[0183]參考圖24，假定在初始狀態(tài)，將外部控制信號(hào)IN設(shè)定成低電平。在這種情況下，通過(guò)邏輯電路25將控制信號(hào)Sctkl設(shè)定成低電平，并且電荷泵26不驅(qū)動(dòng)輸出MOS晶體管21和感測(cè)MOS晶體管22的柵電極41。因此，輸出MOS晶體管21和感測(cè)MOS晶體管22截止，并且負(fù)載電流1tt不流動(dòng)。
[0184]當(dāng)將外部控制信號(hào)IN設(shè)定成高電平時(shí)，與第一實(shí)施例的半導(dǎo)體器件一樣，導(dǎo)通輸出MOS晶體管21和感測(cè)MOS晶體管22，并且負(fù)載電流Iqut流動(dòng)。此時(shí)，與P型基區(qū)34和N型半導(dǎo)體區(qū)域32的邊界處的電壓基本上相同的電壓被取出到節(jié)點(diǎn)nl。
[0185]另一方面，感測(cè)放大器電路74通過(guò)執(zhí)行負(fù)反饋操作控制感測(cè)電流Is，在該負(fù)反饋操作中，通過(guò)使用由于襯底電阻RsJ和感測(cè)電流Is的電壓降，使節(jié)點(diǎn)nl的電壓和節(jié)點(diǎn)π3的電壓彼此相同。通過(guò)該負(fù)反饋操作，將N型半導(dǎo)體區(qū)域32的在填充有電壓取出電極58的溝槽的底部中的電壓控制成與節(jié)點(diǎn)nl的電壓相同。
[0186]在這種情況下，通過(guò)下述等式(2)，示出從節(jié)點(diǎn)n3取出的感測(cè)電流Is的大小:
[0187]Is — Ιουτ X Rsub/Rsub(2)
[0188]其中，Rsub是流過(guò)輸出MOS晶體管21的負(fù)載電流1t的路徑的襯底電阻，以及Rsub’是感測(cè)電流Is流動(dòng)的路徑的襯底電阻。等式(2)表示能生成與負(fù)載電流I.成比例的感測(cè)電流Is。其中，襯底電阻Rsub和Rsub’中的任何一個(gè)具有基于N+襯底31和N型半導(dǎo)體區(qū)域32的物理特性確定的固定值，并且RSIB/RSUB’的比率的精度高。因此，根據(jù)本實(shí)施例的半導(dǎo)體器件，能高精度地生成與負(fù)載電流1tt成比例的感測(cè)電流Is。
[0189]例如，將考慮輸出MOS晶體管21中的填充有柵極絕緣膜40和柵電極41的溝槽的數(shù)量與填充有電壓取出電極58的溝槽的數(shù)量的比率為1000:1的情形。在這種情況下，能由下述等式(3)示出襯底電阻Rsub’與襯底電阻Rsiffi的比率:
[0190]rsub’/Rsub = 1000 (3)
[0191]例如，當(dāng)襯底電阻Rsub為5mΩ時(shí)，襯底電阻為5Ω。
[0192]當(dāng)流過(guò)輸出MOS晶體管的負(fù)載電流Iqut為1A時(shí)，由于襯底電阻Rsub的電壓降變?yōu)?0mV，并且節(jié)點(diǎn)nl的電壓變?yōu)楸缺畴姌O33(共用漏電極)的電壓低50mV的電壓。如上所述，以相同的方式，通過(guò)感測(cè)放大器電路74的負(fù)反饋操作的節(jié)點(diǎn)n3的電壓變?yōu)楸缺畴姌O33(共用漏電極)的電壓低50mV。因?yàn)橐r底電阻(即背電極33和節(jié)點(diǎn)n3之間的電阻)為5 Ω，從感測(cè)電流端子16流出的感測(cè)電流Is變?yōu)?mA ( = 50mV/5 Ω )。用這種方式，根據(jù)本實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)，能高精度地獲得與負(fù)載電流1tt成比例的感測(cè)電流Is。
[0193]當(dāng)與填充有柵極絕緣膜40和柵電極41的溝槽同時(shí)形成(在同一過(guò)程中)嵌入電壓取出電極58的溝槽時(shí)，兩個(gè)溝槽的深度變?yōu)榛旧舷嗤?，相?yīng)地，能形成具有高相似性的結(jié)構(gòu)。這有助于提高感測(cè)電流Is與負(fù)載電流1tt的比例系數(shù)Rslffi/Rslffi’的精度。此外，通過(guò)將電壓取出電極58布置在作為主發(fā)熱源的輸出MOS晶體管21的附近的位置中，襯底電阻Rsiffi和Rsub’之間的溫度差變小，并且能抑制溫度變化的影響。通過(guò)使比例系數(shù)RSUB/RSUB’保持恒定，有助于提聞精度。
[0194]注意，能組合第一實(shí)施例和第四實(shí)施例。圖27是示出組合第一實(shí)施例和第四實(shí)施例的半導(dǎo)體器件的配置的電路框圖。輸出器件部14D和控制電路部15E被集成在半導(dǎo)體芯片IE上。輸出器件部14D具有輸出MOS晶體管21和感測(cè)MOS晶體管22，并且具有用于與節(jié)點(diǎn)n3電連接的結(jié)構(gòu)，如上所述。控制電路部15E具有控制電路塊23、電壓檢測(cè)電路24和感測(cè)放大器電路74。如在第一實(shí)施例中，描述了控制電路塊23和電壓檢測(cè)電路24的結(jié)構(gòu)。同樣地，如在第四實(shí)施例中，描述了感測(cè)放大器電路74的配置。
[0195]圖28是示出半導(dǎo)體芯片IE的配置的截面圖。在半導(dǎo)體芯片IE中，將用于與節(jié)點(diǎn)n3電連接的配置添加到第一實(shí)施例中的半導(dǎo)體芯片I的配置中。即，在輸出器件部14D中，形成溝槽以便穿過(guò)P型基區(qū)34，從半導(dǎo)體襯底30的前側(cè)主表面，到達(dá)N型半導(dǎo)體區(qū)域32，并且由電壓取出電極58填充該溝槽。電壓取出電極58與節(jié)點(diǎn)n3連接。此外，在控制電路部15E中，在N型半導(dǎo)體區(qū)域32的表面上形成N+擴(kuò)散層42，并且電壓取出電極43與N+擴(kuò)散層42接合。電壓取出電極43與節(jié)點(diǎn)n2連接。
[0196]具有圖27和圖28的配置的半導(dǎo)體器件具有第一實(shí)施例的半導(dǎo)體器件和第四實(shí)施例的半導(dǎo)體器件兩者的功能。根據(jù)節(jié)點(diǎn)nl和節(jié)點(diǎn)n2之間的電壓，將檢測(cè)信號(hào)Sdet輸出到邏輯電路25 (即負(fù)載電流Iqut)，并且通過(guò)邏輯電路25，執(zhí)行監(jiān)視負(fù)載電流Iqut的操作。例如，由邏輯電路25執(zhí)行檢測(cè)過(guò)電流的操作和檢測(cè)輕負(fù)載或無(wú)負(fù)載的操作。此外，通過(guò)感測(cè)放大器電路74執(zhí)行負(fù)反饋操作，高精度地生成與負(fù)載電流Itot成比例的感測(cè)電流Is來(lái)均衡節(jié)點(diǎn)nl的電壓和節(jié)點(diǎn)n3的電壓。
[0197]注意，在沒(méi)有矛盾的范圍中，可以組合上述實(shí)施例和改進(jìn)例子。例如，可以使用具有第二至第四實(shí)施例中的圖10、圖11和圖12中所示的結(jié)構(gòu)的輸出MOS晶體管21和感測(cè)MOS晶體管22，也可以使用具有圖14中所示的結(jié)構(gòu)的輸出IGBT21A和感測(cè)IGBT22A?？梢允褂镁哂袌D10、圖11和圖12中所示的結(jié)構(gòu)的輸出MOS晶體管21和感測(cè)MOS晶體管22。同樣地，可以使用具有圖14中所示的結(jié)構(gòu)的輸出IGBT21A和感測(cè)IGBT22A。同樣地，可以使用具有在第二至第四實(shí)施例中的圖16和圖17中所示的結(jié)構(gòu)的輸出器件部14。
[0198]<應(yīng)用于車(chē)載電子系統(tǒng)>
[0199]在近年來(lái)的車(chē)載電子系統(tǒng)(安裝在諸如汽車(chē)的車(chē)輛中的電子系統(tǒng))中，功能安全性的需求正日益增多，并且要求以更高精度檢測(cè)負(fù)載的狀態(tài)。因此，將能以更高精度檢測(cè)負(fù)載的狀態(tài)的上述半導(dǎo)體器件應(yīng)用于車(chē)載電子系統(tǒng)是有用的。例如，在這種情況下，作為待驅(qū)動(dòng)的負(fù)載，例示用于車(chē)輛的燈、風(fēng)扇電動(dòng)機(jī)和片狀加熱器。
[0200]在應(yīng)用上述半導(dǎo)體器件的車(chē)載電子系統(tǒng)的負(fù)載中導(dǎo)致異常事件的情形，例如，當(dāng)由于損壞的導(dǎo)電線導(dǎo)致輕負(fù)載狀態(tài)或由于形成短路導(dǎo)致過(guò)載狀態(tài)時(shí)，由上述半導(dǎo)體器件檢測(cè)負(fù)載的異常事件。向控制器，更具體地說(shuō)，MCU (微控制器單元)通知負(fù)載異常事件的發(fā)生。MCU響應(yīng)于發(fā)生負(fù)載異常事件的通知，控制上述半導(dǎo)體器件，使得截止輸出MOS晶體管21，因此，確保安全性。同樣地，MCU將異常事件的發(fā)生通知為駕駛員座椅提供的儀表組(儀表面板)，使得駕駛員能意識(shí)到異常事件。同樣地，MCU可以將異常事件的發(fā)生通知車(chē)載故障診斷單元，使得車(chē)載故障診斷單元可以存儲(chǔ)異常事件的發(fā)生和異常事件的情形。
[0201]圖29將在車(chē)輛110中安裝的電子控制單元(ECU) 111示為應(yīng)用上述實(shí)施例中的半導(dǎo)體器件的車(chē)載電子系統(tǒng)的例子。車(chē)輛110實(shí)際上設(shè)置有各種單元，但在圖29中，僅示出了儀表組(儀表面板)112和車(chē)載故障診斷單元113。
[0202]圖30是示出電子控制單元111的配置的例子的框圖。圖30的電子控制單元111被配置成車(chē)身控制模塊。電子控制單元111根據(jù)各種開(kāi)關(guān)114的操作和由手柄角度傳感器115檢測(cè)的手柄(轉(zhuǎn)向環(huán))的角度，驅(qū)動(dòng)各種負(fù)載116。
[0203]在圖30的配置中，電子控制單元111包括MCU121、驅(qū)動(dòng)器IC122和CAN(控制器局域網(wǎng))收發(fā)器123。MCU121控制驅(qū)動(dòng)器IC122以驅(qū)動(dòng)負(fù)載116。驅(qū)動(dòng)器IC122在MCU121的控制下，驅(qū)動(dòng)負(fù)載116。使用CAN收發(fā)器123來(lái)執(zhí)行通過(guò)CANl 17與另一設(shè)備的數(shù)據(jù)通信。在圖30的結(jié)構(gòu)中，儀表組112和車(chē)載故障診斷單元113與CANl 17連接。電子控制單元111的MCU121可以與儀表組112和車(chē)載故障診斷單元113通信。其他E⑶可以與CANl 17連接。在圖30中，由參考數(shù)字119表示其他E⑶。儀表組112是用來(lái)告知車(chē)輛110的駕駛員的設(shè)備組。車(chē)載故障診斷單元113是用來(lái)診斷車(chē)輛110的故障的單元。車(chē)載故障診斷單元113保存日志文件，并且當(dāng)由另一設(shè)備通知在車(chē)輛110中發(fā)生異常事件時(shí)，車(chē)載故障診斷單元113將異常事件日志(例如，異常事件已經(jīng)發(fā)生時(shí)的日期和時(shí)間以及異常內(nèi)容)存儲(chǔ)到日志文件。
[0204]在本實(shí)施例中，上述實(shí)施例的半導(dǎo)體器件(半導(dǎo)體芯片1、1A至1E)用作驅(qū)動(dòng)器IC122。上述半導(dǎo)體器件具有負(fù)載狀態(tài)的高檢測(cè)精度，更具體地說(shuō)，負(fù)載電流的高檢測(cè)精度，并且期望將半導(dǎo)體器件用作電子控制單元111的驅(qū)動(dòng)器IC122。例如，在負(fù)載116包括并聯(lián)連接的多個(gè)燈116a時(shí)，當(dāng)多個(gè)燈116a中的一個(gè)不能處于打開(kāi)狀態(tài)時(shí)，能通過(guò)高檢測(cè)精度地檢測(cè)負(fù)載電流來(lái)檢測(cè)故障。
[0205]圖31是示出當(dāng)圖1中所示的半導(dǎo)體芯片I用作驅(qū)動(dòng)器IC122時(shí)，MCU121和驅(qū)動(dòng)器IC122之間的連接的圖。MCU121將外部控制信號(hào)IN供應(yīng)到驅(qū)動(dòng)器IC122(半導(dǎo)體芯片I)來(lái)控制驅(qū)動(dòng)器IC122的輸出MOS晶體管21的導(dǎo)通/截止?fàn)顟B(tài)。另一方面，在驅(qū)動(dòng)器IC122中提供診斷端子29來(lái)將檢測(cè)信號(hào)Sdet輸出到MCU121。MCU121監(jiān)視檢測(cè)信號(hào)Sdet并且檢測(cè)負(fù)載116的異常事件。
[0206]在一個(gè)實(shí)施例中，MCU121可以通過(guò)使用檢測(cè)信號(hào)Sdet，執(zhí)行檢測(cè)過(guò)電流產(chǎn)生的操作。在這種情況下，基于在檢測(cè)過(guò)電流的情況下使用的設(shè)定值I.*，根據(jù)等式(1)，設(shè)定該設(shè)定閾值VTH。圖32是示出當(dāng)通過(guò)使用檢測(cè)信號(hào)Sdet檢測(cè)過(guò)電流的產(chǎn)生時(shí)，MCU121的操作的流程圖。假定在初始狀態(tài)下，外部控制信號(hào)IN處于高電平，并且輸出MOS晶體管21處于導(dǎo)通狀態(tài)。在這種狀態(tài)下，將負(fù)載電流1tt供應(yīng)給負(fù)載116。
[0207]MCU121在適當(dāng)時(shí)機(jī)執(zhí)行檢測(cè)例程來(lái)檢測(cè)過(guò)電流的產(chǎn)生。當(dāng)開(kāi)始檢測(cè)例程時(shí)，MCU121檢測(cè)從驅(qū)動(dòng)器IC122輸出的檢測(cè)信號(hào)Sdet的信號(hào)電平(步驟S01)。當(dāng)檢測(cè)信號(hào)Sdet處于低電平時(shí)，檢測(cè)例程完全結(jié)束。
[0208]當(dāng)檢測(cè)信號(hào)Sdet處于高電平時(shí)，即，負(fù)載電流1t大于設(shè)定值Itm*時(shí)，MCU121將外部控制信號(hào)IN設(shè)定成低電平，并且截止輸出MOS晶體管21 (步驟S02)。由此，停止將負(fù)載電流1tt供應(yīng)給負(fù)載116。
[0209]此外，MCU121將過(guò)電流的產(chǎn)生通知儀表組112和車(chē)載故障診斷單元113 (步驟S03)。儀表組112的E⑶118通過(guò)使用包含在儀表組112中的預(yù)定設(shè)備(例如指示燈)，顯示過(guò)電流的產(chǎn)生。同樣地，車(chē)載故障診斷單元113將過(guò)電流的產(chǎn)生記錄在日志文件中。當(dāng)上述操作完成時(shí)，檢測(cè)例程的執(zhí)行結(jié)束。執(zhí)行車(chē)輛110的修理和檢查的維護(hù)工程師能通過(guò)檢查車(chē)載故障診斷單元113的日志文件，知道在車(chē)輛116中產(chǎn)生諸如產(chǎn)生過(guò)電流的異常事件。
[0210]圖33是示出當(dāng)圖9中所示的半導(dǎo)體芯片I用作驅(qū)動(dòng)器IC122時(shí)，MCUl21和驅(qū)動(dòng)器IC122之間的連接的圖。MCU121將外部控制信號(hào)IN供應(yīng)到驅(qū)動(dòng)器IC122(半導(dǎo)體芯片I)來(lái)控制驅(qū)動(dòng)器IC122的輸出MOS晶體管21的導(dǎo)通/截止?fàn)顟B(tài)。另一方面，為半導(dǎo)體芯片I提供將檢測(cè)信號(hào)Sdeti輸出到MCU121的診斷端子29a和將檢測(cè)信號(hào)Sdet2輸出到MCU121的診斷端子29b。MCU121監(jiān)視檢測(cè)信號(hào)Sdeti和SDET2，并且檢測(cè)負(fù)載16的異常事件。
[0211]在一個(gè)實(shí)施例中，MCU121可以執(zhí)行使用檢測(cè)信號(hào)Sdeti檢測(cè)過(guò)電流的產(chǎn)生，以及通過(guò)使用檢測(cè)信號(hào)Sdet2檢測(cè)輕負(fù)載狀態(tài)的產(chǎn)生的操作。在這種情況下，基于在檢測(cè)過(guò)電流的情況下使用的設(shè)定值1T1*，根據(jù)等式(I)，設(shè)定設(shè)定閾值VTH1，并且基于在檢測(cè)輕負(fù)載狀態(tài)的情況下使用的設(shè)定值1_*，根據(jù)等式⑴，設(shè)定設(shè)定閾值^!^。其中,在設(shè)定值lorn*、1tjk*中，下述關(guān)系成立:
[0212]Ιουτ2*〈Ιουτι* (4)
[0213]在這種情況下，滿足:
[0214]VTH2<VTH1 (5)
[0215]圖34是示出當(dāng)通過(guò)使用檢測(cè)信號(hào)Sdeti檢測(cè)過(guò)電流的產(chǎn)生，并且通過(guò)使用檢測(cè)信號(hào)Sdet2檢測(cè)輕負(fù)載狀態(tài)的產(chǎn)生時(shí)，MCU121的操作的流程圖。假定在初始狀態(tài)中，外部控制信號(hào)IN處于高電平，并且輸出MOS晶體管21處于導(dǎo)通狀態(tài)。在這種狀態(tài)下，將負(fù)載電流Iqut供應(yīng)到負(fù)載116。
[0216]MCU121在適當(dāng)時(shí)機(jī)執(zhí)行檢測(cè)例程。當(dāng)開(kāi)始檢測(cè)例程時(shí)，MCU121檢測(cè)從驅(qū)動(dòng)器IC122輸出的檢測(cè)信號(hào)Sdet2的信號(hào)電平(步驟Sll)。當(dāng)檢測(cè)信號(hào)Sdet2處于低電平時(shí)，即，負(fù)載電流1tt小于設(shè)定值I_*時(shí)，MCU121將輕負(fù)載狀態(tài)的產(chǎn)生通知儀表組112和車(chē)載故障診斷單元113(步驟S12)。儀表組112的E⑶118通過(guò)使用包含在儀表組112中的預(yù)定設(shè)備(例如指示燈)，顯示輕負(fù)載狀態(tài)的產(chǎn)生。同樣地，車(chē)載故障診斷單元113將輕負(fù)載狀態(tài)的產(chǎn)生記錄在日志文件中。此后，檢測(cè)例程進(jìn)行到步驟S13。注意，檢測(cè)信號(hào)Sdet2處于高電平，并且檢測(cè)例程在不執(zhí)行步驟S12的情況下進(jìn)行到步驟S13。
[0217]此外，MCU121檢測(cè)從驅(qū)動(dòng)器IC122輸出的檢測(cè)信號(hào)Sdeti的信號(hào)電平(步驟S13)。當(dāng)檢測(cè)信號(hào)Sdeti處于低電平，即負(fù)載電流1tt小于設(shè)定值I_*時(shí)，檢測(cè)例程恰好如此結(jié)束。
[0218]當(dāng)檢測(cè)信號(hào)Sdeti處于高電平，即，負(fù)載電流1tit大于設(shè)定值I_*時(shí)，MCU121將外部控制信號(hào)IN設(shè)定成低電平來(lái)截止輸出MOS晶體管21 (步驟S14)。由此，停止將負(fù)載電流1tt供給負(fù)載116。
[0219]此外，MCU121將過(guò)電流的產(chǎn)生通知儀表組112和車(chē)載故障診斷單元113 (步驟S15)。儀表組112的E⑶118通過(guò)使用包含在儀表組112中的預(yù)定設(shè)備(例如指示燈)，顯示過(guò)電流的產(chǎn)生。同樣地，車(chē)載故障診斷單元113將過(guò)電流的產(chǎn)生記錄在日志文件中。當(dāng)上述操作完成時(shí)，檢測(cè)例程的執(zhí)行結(jié)束。
[0220]執(zhí)行車(chē)輛110的修理和檢查的維護(hù)工程師能通過(guò)檢查車(chē)載故障診斷單元113的日志文件，了解輕負(fù)載狀態(tài)的產(chǎn)生和過(guò)電流的產(chǎn)生。
[0221]圖35是示出當(dāng)將圖18所示的半導(dǎo)體芯片IA用作驅(qū)動(dòng)器IC122時(shí)，MCU121和驅(qū)動(dòng)器IC122之間的連接的圖。MCU121將外部控制信號(hào)IN供應(yīng)到驅(qū)動(dòng)器IC122 (半導(dǎo)體芯片1A)來(lái)控制驅(qū)動(dòng)器IC122的輸出MOS晶體管21的導(dǎo)通/截止。另一方面，為半導(dǎo)體芯片IA提供診斷端子29來(lái)將檢測(cè)信號(hào)Sdet輸出到MCU121。MCU121監(jiān)視檢測(cè)信號(hào)Sdet來(lái)檢測(cè)負(fù)載116的異常事件。
[0222]在圖35的結(jié)構(gòu)中，可以基于檢測(cè)信號(hào)Sdet檢測(cè)過(guò)電流的產(chǎn)生。在這種情況下，基于在檢測(cè)過(guò)電流的情況下使用的設(shè)定值1TT*，根據(jù)等式(1)，設(shè)定設(shè)定閾值VTH。同樣地，可以基于檢測(cè)信號(hào)Sdet檢測(cè)輕負(fù)載狀態(tài)的產(chǎn)生。在這種情況下，基于在檢測(cè)輕負(fù)載狀態(tài)的情況下使用的設(shè)定值1T*，根據(jù)等式(I)，設(shè)定設(shè)定閾值VTH。
[0223]圖36是示出當(dāng)圖24中所示的半導(dǎo)體芯片ID用作驅(qū)動(dòng)器IC122時(shí)，MCU121和驅(qū)動(dòng)器IC122之間的連接的圖。MCU121將外部控制信號(hào)IN供應(yīng)到驅(qū)動(dòng)器IC122 (半導(dǎo)體芯片1D)來(lái)控制驅(qū)動(dòng)器IC122的輸出MOS晶體管21的導(dǎo)通/截止。另一方面，MCU121監(jiān)視從驅(qū)動(dòng)器IC122的感測(cè)電流端子16輸出的感測(cè)電流Is。詳細(xì)地，在圖36的配置中，在感測(cè)電流端子16和接地端子8之間，連接外部電阻Rex，并且MCU121通過(guò)監(jiān)視當(dāng)感測(cè)電流Is流過(guò)外部電阻Rex時(shí)產(chǎn)生的感測(cè)電壓Vs，來(lái)監(jiān)視感測(cè)電流Is。感測(cè)電壓Vs是對(duì)應(yīng)于感測(cè)電流Is的電壓。MCU121由感測(cè)電壓Vs的電壓電平，即，感測(cè)電流Is的電流電平，檢測(cè)負(fù)載116的異常事件。
[0224]在一個(gè)實(shí)施例中，MCU121可以執(zhí)行基于感測(cè)電壓Vs ( S卩，感測(cè)電流Is)，來(lái)檢測(cè)過(guò)電流的產(chǎn)生和輕負(fù)載狀態(tài)的產(chǎn)生的操作。在這種情況下，將過(guò)電流閾值(檢測(cè)過(guò)電流的感測(cè)電壓\的閾值)和輕負(fù)載閾值(檢測(cè)輕負(fù)載的感測(cè)電壓\的閾值)設(shè)定到MCU121。
[0225]圖37是示出當(dāng)基于感測(cè)電壓％(即感測(cè)電流Is)，檢測(cè)過(guò)電流的產(chǎn)生和輕負(fù)載狀態(tài)的產(chǎn)生時(shí)，MCU121的操作的流程圖。假定外部控制信號(hào)IN處于高電平，并且輸出MOS晶體管21處于導(dǎo)通狀態(tài)。在這種狀態(tài)下，將負(fù)載電流Itot提供給負(fù)載16。
[0226]MCUl21在適當(dāng)時(shí)機(jī)執(zhí)行檢測(cè)例程。當(dāng)開(kāi)始檢測(cè)例程時(shí)，MCUl21檢測(cè)感測(cè)電壓Vs的電壓電平，并且將所檢測(cè)的感測(cè)電壓Vs與輕負(fù)載閾值進(jìn)行比較(步驟S21)。
[0227]當(dāng)感測(cè)電壓Vs低于輕負(fù)載閾值時(shí)，S卩，當(dāng)負(fù)載電流I.小于作為用于確定輕負(fù)載的基準(zhǔn)的設(shè)定值(第一設(shè)定值)時(shí)，MCU121將輕負(fù)載狀態(tài)的產(chǎn)生通知儀表組112和車(chē)載故障診斷單元113(步驟S22)。儀表組112的E⑶118通過(guò)使用包含在儀表組112中的預(yù)定設(shè)備(例如指示燈)，顯示輕負(fù)載狀態(tài)的產(chǎn)生。同樣地，車(chē)載故障診斷單元113將輕負(fù)載狀態(tài)的產(chǎn)生記錄在日志文件中。在此之后，檢測(cè)例程進(jìn)行到步驟S23。注意當(dāng)感測(cè)電壓Vs高于輕負(fù)載閾值時(shí)，檢測(cè)例程進(jìn)行到步驟S23，而不執(zhí)行步驟S22。
[0228]此外，MCU121將感測(cè)電壓Vs與過(guò)電流閾值進(jìn)行比較(步驟S23)。在感測(cè)電壓Vs低于過(guò)電流閾值，即負(fù)載電流Itm小于作為用于確定過(guò)電流的基準(zhǔn)的設(shè)定值(第二設(shè)定值)的情況下，檢測(cè)例程恰好如此結(jié)束。注意，作為用于確定過(guò)電流的基準(zhǔn)的設(shè)定值(第二設(shè)定值)大于作為用于確定輕負(fù)載的基準(zhǔn)的設(shè)定值(第一設(shè)定值)。
[0229]在感測(cè)電壓Vs高于過(guò)電流閾值的情況下，即，負(fù)載電流1tt大于作為用于確定過(guò)電流的基準(zhǔn)的設(shè)定值(第二設(shè)定值)，MCU121將外部控制信號(hào)IN設(shè)定成低電平來(lái)截止輸出MOS晶體管21 (步驟S24)。由此，停止將負(fù)載電流Itot提供給負(fù)載116。
[0230]此外，MCU121將過(guò)電流的產(chǎn)生通知儀表組112和車(chē)載故障診斷單元113 (步驟S25)。儀表組112的E⑶118通過(guò)使用包含在儀表組112中的預(yù)定設(shè)備(例如指示燈)，來(lái)顯示過(guò)電流的產(chǎn)生。同樣地，車(chē)載故障診斷單元113將過(guò)電流的產(chǎn)生和這種情況下的感測(cè)電壓Vs的值(即感測(cè)電流Is的值)記錄在日志文件中。當(dāng)上述操作完成時(shí)，檢測(cè)例程的執(zhí)行結(jié)束。
[0231]執(zhí)行車(chē)輛110的修理和檢查的維護(hù)工程師通過(guò)檢查車(chē)載故障診斷單元113的日志文件，能了解輕負(fù)載狀態(tài)的產(chǎn)生和過(guò)電流的產(chǎn)生。
[0232]圖38是示出當(dāng)圖27中所示的半導(dǎo)體芯片ID用作驅(qū)動(dòng)器IC122時(shí)，MCU121和驅(qū)動(dòng)器IC122之間的連接的圖。MCU121將外部控制信號(hào)IN供應(yīng)到驅(qū)動(dòng)器IC122(半導(dǎo)體芯片1D)來(lái)控制驅(qū)動(dòng)器IC122的輸出MOS晶體管21的導(dǎo)通/截止。除輸出感測(cè)電流Is的感測(cè)電流端子16外，在驅(qū)動(dòng)器122中，還提供將檢測(cè)信號(hào)Sdet輸出給MCU121的診斷端子29。MCU121監(jiān)視感測(cè)電流Is和檢測(cè)信號(hào)Sdet來(lái)檢測(cè)負(fù)載116的異常事件。其中，在圖38的結(jié)構(gòu)中，在感測(cè)電流端子16和接地端子8之間，連接外部電阻Rex。MCU121通過(guò)監(jiān)視當(dāng)感測(cè)電流Is流過(guò)外部電阻Rex時(shí)產(chǎn)生的感測(cè)電壓Vs，監(jiān)視感測(cè)電流Is。
[0233]在一個(gè)實(shí)施例中，MCU121可以執(zhí)行基于檢測(cè)信號(hào)Sdet檢測(cè)過(guò)電流的產(chǎn)生，以及基于感測(cè)電壓Vs(即感測(cè)電流Is)檢測(cè)輕負(fù)載狀態(tài)的產(chǎn)生的操作。在這種情況下，將輕負(fù)載閾值(檢測(cè)輕負(fù)載狀態(tài)的感測(cè)電壓Vs的閾值)設(shè)定到MCU121。同樣地，MCU121可以執(zhí)行基于感測(cè)電壓Vs(即感測(cè)電流Is)檢測(cè)過(guò)電流的產(chǎn)生和基于檢測(cè)信號(hào)Sdet檢測(cè)輕負(fù)載狀態(tài)的產(chǎn)生的操作。在這種情況下，將過(guò)電流閾值(檢測(cè)過(guò)電流的感測(cè)電壓Vs的閾值)設(shè)定到MCU121。
[0234]在上文中，具體地描述了本發(fā)明的半導(dǎo)體器件的應(yīng)用例子，但本領(lǐng)域的技術(shù)人員能易于理解到本發(fā)明的半導(dǎo)體器件能應(yīng)用于各種應(yīng)用領(lǐng)域。
[0235]基于上述實(shí)施例，具體地描述了本發(fā)明。然而，本發(fā)明不限于這些實(shí)施例，以及在不背離本發(fā)明的范圍的范圍中，能實(shí)現(xiàn)各種改進(jìn)。
【權(quán)利要求】
1.一種半導(dǎo)體器件，用于將負(fù)載電流供應(yīng)給負(fù)載，所述半導(dǎo)體器件包括: 第一導(dǎo)電類型的第一半導(dǎo)體區(qū)域； 共用漏電極，所述共用漏電極與所述第一半導(dǎo)體區(qū)域電連接； 第二半導(dǎo)體區(qū)域，所述第二半導(dǎo)體區(qū)域與所述第一半導(dǎo)體區(qū)域接合，并且為不同于所述第一導(dǎo)電類型的第二導(dǎo)電類型； 第一擴(kuò)散層，所述第一擴(kuò)散層被形成在所述第二半導(dǎo)體區(qū)域中，被重?fù)诫s有所述第一導(dǎo)電類型的雜質(zhì)，并且用作第一晶體管的源極； 所述第二導(dǎo)電類型的第三半導(dǎo)體區(qū)域，所述第三半導(dǎo)體區(qū)域與所述第一半導(dǎo)體區(qū)域接合； 第二擴(kuò)散層，所述第二擴(kuò)散層被形成在所述第三半導(dǎo)體區(qū)域中，被重?fù)诫s有所述第一導(dǎo)電類型的雜質(zhì)，并且用作第二晶體管的源極； 柵極絕緣膜； 柵電極，所述柵電極被布置成經(jīng)由所述柵極絕緣膜，與所述第一半導(dǎo)體區(qū)域、所述第二半導(dǎo)體區(qū)域以及所述第三半導(dǎo)體區(qū)域相對(duì)；以及電壓檢測(cè)電路， 其中，所述負(fù)載電流在所述共用漏電極和所述第一擴(kuò)散層之間流動(dòng)，并且其中，所述電壓檢測(cè)電路響應(yīng)于在所述第二擴(kuò)散層和電壓取出電極之間的電壓，來(lái)生成檢測(cè)信號(hào)，所述電壓取出電極被形成為具有與所述共用漏電極的電壓相同的電壓或與所述共用漏電極的電壓對(duì)應(yīng)的電壓。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，進(jìn)一步包括: 第三擴(kuò)散層，所述第三擴(kuò)散層被形成在所述第一半導(dǎo)體區(qū)域中，并且被重?fù)诫s有所述第一導(dǎo)電類型的雜質(zhì)， 其中，所述電壓取出電極與所述第三擴(kuò)散層接合。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述電壓檢測(cè)電路基于在所述電壓取出電極與所述第二擴(kuò)散層之間的電壓是否高于預(yù)定的設(shè)定閾值電壓，來(lái)生成所述檢測(cè)信號(hào)。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，進(jìn)一步包括: 邏輯電路，所述邏輯電路被配置成響應(yīng)于外部控制信號(hào)，控制所述柵電極的電壓， 其中，所述邏輯電路控制所述柵電極的電壓，以當(dāng)在所述電壓取出電極與所述第二擴(kuò)散層之間的電壓高于所述設(shè)定閾值電壓時(shí)，與所述外部控制信號(hào)無(wú)關(guān)地響應(yīng)于所述檢測(cè)信號(hào)使所述第一晶體管和所述第二晶體管截止。
5.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，進(jìn)一步包括: 邏輯電路，所述邏輯電路被配置成當(dāng)在所述電壓取出電極與所述第二擴(kuò)散層之間的電壓不高于所述設(shè)定閾值電壓時(shí)，響應(yīng)于所述檢測(cè)信號(hào)，將錯(cuò)誤信號(hào)輸出到特定外部端子。
6.根據(jù)權(quán)利要求1至5中的任何一項(xiàng)所述的半導(dǎo)體器件，其中，所述第一半導(dǎo)體區(qū)域、所述第二半導(dǎo)體區(qū)域和所述第三半導(dǎo)體區(qū)域被集成在相同的半導(dǎo)體襯底上， 其中，所述電壓檢測(cè)電路具有被集成在所述半導(dǎo)體襯底的表面部中的電路元件。
7.根據(jù)權(quán)利要求1至5中的任何一項(xiàng)所述的半導(dǎo)體器件，進(jìn)一步包括: 第四半導(dǎo)體區(qū)域，所述第四半導(dǎo)體區(qū)域與所述第一半導(dǎo)體區(qū)域接合，并且被重?fù)诫s有所述第一導(dǎo)電類型的雜質(zhì)；以及 第五半導(dǎo)體區(qū)域，所述第五半導(dǎo)體區(qū)域被重?fù)诫s有所述第一導(dǎo)電類型的雜質(zhì)， 其中，所述第一半導(dǎo)體區(qū)域、所述第二半導(dǎo)體區(qū)域、所述第三半導(dǎo)體區(qū)域、第四半導(dǎo)體區(qū)域和第五半導(dǎo)體區(qū)域被集成在相同的半導(dǎo)體襯底上， 其中，所述第四半導(dǎo)體區(qū)域被形成在所述半導(dǎo)體襯底的背側(cè)主表面上， 其中，所述第五半導(dǎo)體區(qū)域被布置成從所述半導(dǎo)體襯底的前側(cè)主表面，穿過(guò)所述第一半導(dǎo)體區(qū)域到達(dá)所述第四半導(dǎo)體區(qū)域，并且 其中，所述電壓取出電極與所述第五半導(dǎo)體區(qū)域接合。
8.根據(jù)權(quán)利要求1至5中的任何一項(xiàng)所述的半導(dǎo)體器件，進(jìn)一步包括: 電源端子，DC電源連接到所述電源端子；以及 負(fù)載端子，所述負(fù)載連接到所述負(fù)載端子， 其中，所述電源端子與所述共用漏電極連接，并且所述負(fù)載端子與所述第一擴(kuò)散層連接。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，進(jìn)一步包括: 負(fù)載端子，所述負(fù)載連接到所述負(fù)載端子；以及 接地端子， 其中，所述負(fù)載端子與所述共用漏電極連接，并且所述接地端子與所述第一擴(kuò)散層連接。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體器件，進(jìn)一步包括: 控制輸入端子，向所述控制輸入端子供應(yīng)外部控制信號(hào)； 柵極電阻，所述柵極電阻被連接在所述柵電極和所述控制輸入端子之間； 輸入電路；以及 短路開(kāi)關(guān)，所述短路開(kāi)關(guān)被連接在所述柵電極和所述接地端子之間， 其中，所述電壓檢測(cè)電路基于在所述電壓取出電極與所述第二擴(kuò)散層之間的電壓是否高于所述預(yù)定的設(shè)定閾值電壓，來(lái)生成所述檢測(cè)信號(hào)，并且 其中，當(dāng)在所述電壓取出電極與所述第二擴(kuò)散層之間的電壓高于所述設(shè)定閾值電壓時(shí)，所述輸入電路響應(yīng)于所述檢測(cè)信號(hào)，導(dǎo)通所述短路開(kāi)關(guān)。
11.根據(jù)權(quán)利要求1至5中的任何一項(xiàng)所述的半導(dǎo)體器件，其中，所述第一半導(dǎo)體區(qū)域、所述第二半導(dǎo)體區(qū)域和所述第三半導(dǎo)體區(qū)域被集成在第一半導(dǎo)體襯底上，并且 其中，所述電壓取出電極和所述電壓檢測(cè)電路被集成在第二半導(dǎo)體襯底上。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體器件，進(jìn)一步包括: 管芯焊盤(pán)，所述第一半導(dǎo)體襯底和所述第二半導(dǎo)體襯底利用所述管芯焊盤(pán)接合， 其中，所述第一半導(dǎo)體襯底進(jìn)一步包括第四半導(dǎo)體區(qū)域，所述第四半導(dǎo)體區(qū)域與所述第一半導(dǎo)體區(qū)域接合，并且被重?fù)诫s有所述第一導(dǎo)電類型的雜質(zhì)， 其中，所述共用漏電極與所述第四半導(dǎo)體區(qū)域接合， 其中，所述第二半導(dǎo)體襯底包括: 第六半導(dǎo)體區(qū)域，所述第六半導(dǎo)體區(qū)域被重?fù)诫s有所述第一導(dǎo)電類型的雜質(zhì)； 所述第一導(dǎo)電類型的第七半導(dǎo)體區(qū)域，所述第七半導(dǎo)體區(qū)域與所述第六半導(dǎo)體區(qū)域接合；以及 第四擴(kuò)散層，所述第四擴(kuò)散層被形成在所述第七半導(dǎo)體區(qū)域中，并且被重?fù)诫s所述第一導(dǎo)電類型的雜質(zhì)， 其中，所述第六半導(dǎo)體區(qū)域與背電極接合， 其中，所述共用漏電極和所述背電極與所述管芯焊盤(pán)接合，并且 其中，所述電壓取出電極與所述第四擴(kuò)散層接合。
13.根據(jù)權(quán)利要求11所述的半導(dǎo)體器件，進(jìn)一步包括: 管芯焊盤(pán)，所述第一半導(dǎo)體襯底和所述第二半導(dǎo)體襯底利用所述管芯焊盤(pán)接合， 其中，所述第一半導(dǎo)體襯底被重?fù)诫s有所述第一導(dǎo)電類型的雜質(zhì)，并且進(jìn)一步包括與所述第一半導(dǎo)體區(qū)域接合的第四半導(dǎo)體區(qū)域， 其中，所述共用漏電極與所述第四半導(dǎo)體區(qū)域接合， 其中，所述第二半導(dǎo)體襯底包括布線結(jié)構(gòu)， 其中，在所述布線結(jié)構(gòu)中設(shè)置所述電壓取出電極，并且 其中，所述管芯焊盤(pán)和所述電壓取出電極通過(guò)結(jié)合線連接。
14.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述第一半導(dǎo)體區(qū)域、所述第二半導(dǎo)體區(qū)域和所述第三半導(dǎo)體區(qū)域被集成在半導(dǎo)體襯底上， 其中，在所述半導(dǎo)體襯底中形成有第一溝槽和第二溝槽，所述第一溝槽從所述半導(dǎo)體襯底的前側(cè)主表面延伸穿過(guò)在所述第二半導(dǎo)體區(qū)域和所述第三半導(dǎo)體區(qū)域之間的區(qū)域到達(dá)所述第一半導(dǎo)體區(qū)域，并且所述第二溝槽從所述半導(dǎo)體襯底的所述前側(cè)主表面延伸穿過(guò)所述第二半導(dǎo)體區(qū)域到達(dá)所述第一半導(dǎo)體區(qū)域， 其中，所述柵極絕緣膜被形成為覆蓋所述第一溝槽，并且 其中，所述電壓取出電極在所述第二溝槽內(nèi)與所述第一半導(dǎo)體區(qū)域接合。
15.根據(jù)權(quán)利要求14所述的半導(dǎo)體器件，進(jìn)一步包括: 感測(cè)電流端子，所述感測(cè)電流端子被配置成從所述電壓取出電極輸出感測(cè)電流；以及 感測(cè)電流控制電路，所述感測(cè)電流控制電路包括所述電壓檢測(cè)電路， 其中，所述感測(cè)電流控制電路響應(yīng)于所述檢測(cè)信號(hào)，控制所述感測(cè)電流，使得所述電壓取出電極的電壓和所述第二擴(kuò)散層的電壓彼此一致。
16.根據(jù)權(quán)利要求14所述的半導(dǎo)體器件，進(jìn)一步包括: 感測(cè)電流端子，所述感測(cè)電流端子被配置成從所述電壓取出電極輸出感測(cè)電流；以及PMOS晶體管，所述PMOS晶體管具有與所述電壓取出電極連接的源極、與所述感測(cè)電流端子連接的漏極以及被供應(yīng)有所述檢測(cè)信號(hào)的柵極。
17.根據(jù)權(quán)利要求15所述的半導(dǎo)體器件，進(jìn)一步包括: 第三擴(kuò)散層，所述第三擴(kuò)散層被形成在所述第一半導(dǎo)體區(qū)域中，并且被重?fù)诫s有所述第一導(dǎo)電類型的雜質(zhì)； 第二電壓取出電極，所述第二電壓取出電極與所述第三擴(kuò)散層接合；以及第二電壓檢測(cè)電路，所述第二電壓檢測(cè)電路被配置成基于在所述第二電壓取出電極與所述第二擴(kuò)散層之間的電壓是否高于所述預(yù)定的設(shè)定閾值電壓，來(lái)生成第二檢測(cè)信號(hào)。
18.根據(jù)權(quán)利要求17所述的半導(dǎo)體器件，進(jìn)一步包括: 邏輯電路，所述邏輯電路被配置成響應(yīng)于外部控制信號(hào)，來(lái)控制所述柵電極的電壓，其中，所述邏輯電路響應(yīng)于所述第二檢測(cè)信號(hào)控制所述柵電極的電壓，以當(dāng)在所述第二電壓取出電極與所述第二擴(kuò)散層之間的電壓高于所述設(shè)定閾值電壓時(shí)，與所述外部控制信號(hào)無(wú)關(guān)地使所述第一晶體管和所述第二晶體管截止。
19.根據(jù)權(quán)利要求1至5中的任何一項(xiàng)所述的半導(dǎo)體器件，其中，當(dāng)柵極電壓被施加到所述柵電極使得所述第一晶體管和所述第二晶體管導(dǎo)通時(shí)，所述第一半導(dǎo)體區(qū)域與所述第二半導(dǎo)體區(qū)域之間的邊界經(jīng)由積累層和反型層與所述第二擴(kuò)散層電連接，所述積累層形成在所述第一半導(dǎo)體區(qū)域的與所述柵電極相對(duì)的表面上，所述反型層形成在所述第三半導(dǎo)體區(qū)域的與所述柵電極相對(duì)的表面上。
20.根據(jù)權(quán)利要求1至5以及14至18中的任何一項(xiàng)所述的半導(dǎo)體器件，進(jìn)一步包括:第四半導(dǎo)體區(qū)域，所述第四半導(dǎo)體區(qū)域與所述第一半導(dǎo)體區(qū)域接合并且被重?fù)诫s有所述第一導(dǎo)電類型的雜質(zhì)， 其中，所述共用漏電極與所述第四半導(dǎo)體區(qū)域接合。
21.根據(jù)權(quán)利要求1至5以及14至18中的任何一項(xiàng)所述的半導(dǎo)體器件，其中，所述第一半導(dǎo)體區(qū)域、所述第二半導(dǎo)體區(qū)域和所述第三半導(dǎo)體區(qū)域被集成在所述半導(dǎo)體襯底上， 其中，所述溝槽被形成為從所述半導(dǎo)體襯底的前側(cè)主表面，穿過(guò)在所述第二半導(dǎo)體區(qū)域和所述第三半導(dǎo)體區(qū)域之間的區(qū)域，到達(dá)所述第一半導(dǎo)體區(qū)域，并且其中，所述柵極絕緣膜被形成為覆蓋所述第一溝槽。
22.根據(jù)權(quán)利要求1至5以及14至18中的任何一項(xiàng)所述的半導(dǎo)體器件，其中，所述第一半導(dǎo)體區(qū)域、所述第二半導(dǎo)體區(qū)域和所述第三半導(dǎo)體區(qū)域被集成在所述半導(dǎo)體襯底上， 其中，所述第一半導(dǎo)體區(qū)域的一部分穿過(guò)在所述第二半導(dǎo)體區(qū)域和所述第三半導(dǎo)體區(qū)域之間的區(qū)域到達(dá)所述半導(dǎo)體襯底的前側(cè)主表面，以及 其中，所述柵極絕緣膜被形成在所述半導(dǎo)體襯底的所述前側(cè)主表面上。
23.根據(jù)權(quán)利要求22所述的半導(dǎo)體器件，進(jìn)一步包括: 第四半導(dǎo)體區(qū)域，所述第四半導(dǎo)體區(qū)域與所述第一半導(dǎo)體區(qū)域接合，并且被重?fù)诫s有所述第一導(dǎo)電類型的雜質(zhì)； 第五半導(dǎo)體區(qū)域，所述第五半導(dǎo)體區(qū)域與所述第四半導(dǎo)體區(qū)域接合，并且被重?fù)诫s有所述第二導(dǎo)電類型的雜質(zhì)， 其中，所述共用漏電極與所述第五半導(dǎo)體區(qū)域接合。
24.—種車(chē)載電子系統(tǒng),包括: 半導(dǎo)體器件，所述半導(dǎo)體器件被配置成將負(fù)載電流供應(yīng)到負(fù)載；以及 控制器， 其中，所述半導(dǎo)體器件包括: 第一導(dǎo)電類型的第一半導(dǎo)體區(qū)域； 共用漏電極，所述共用漏電極與所述第一半導(dǎo)體區(qū)域電連接； 第二半導(dǎo)體區(qū)域，所述第二半導(dǎo)體區(qū)域?yàn)椴煌谒龅谝粚?dǎo)電類型的第二導(dǎo)電類型，并且與所述第一半導(dǎo)體區(qū)域接合； 第一擴(kuò)散層，所述第一擴(kuò)散層被形成在所述第二半導(dǎo)體區(qū)域中，被重?fù)诫s有所述第一導(dǎo)電類型的雜質(zhì)，并且被配置成用作第一晶體管的源極； 所述第二導(dǎo)電類型的第三半導(dǎo)體區(qū)域，所述第三半導(dǎo)體區(qū)域與所述第一半導(dǎo)體區(qū)域接合； 第二擴(kuò)散層，所述第二擴(kuò)散層被形成在所述第三半導(dǎo)體區(qū)域中，被重?fù)诫s有所述第一導(dǎo)電類型的雜質(zhì)，并且被配置成用作第二晶體管的源極； 柵極絕緣膜； 柵電極，所述柵電極被形成為經(jīng)由所述柵極絕緣膜，與所述第一半導(dǎo)體區(qū)域、所述第二半導(dǎo)體區(qū)域以及所述第三半導(dǎo)體區(qū)域相對(duì)；以及電壓檢測(cè)電路， 其中，所述負(fù)載電流在所述共用漏電極和所述第一擴(kuò)散層之間流動(dòng)， 其中，所述電壓檢測(cè)電路響應(yīng)于在所述第二擴(kuò)散層和電壓取出電極之間的電壓，來(lái)生成檢測(cè)信號(hào)，所述電壓取出電極被形成為具有與所述共用漏電極的電壓相同的電壓或與所述共用漏電極的電壓對(duì)應(yīng)的電壓，并且 其中，所述控制器從所述半導(dǎo)體器件接收所述檢測(cè)信號(hào)，并且基于所述檢測(cè)信號(hào)來(lái)檢測(cè)所述負(fù)載的異常事件。
25.—種車(chē)載電子系統(tǒng),包括: 半導(dǎo)體器件，所述半導(dǎo)體器件被配置成將負(fù)載電流供應(yīng)到負(fù)載；以及 控制器， 其中，所述半導(dǎo)體器件包括: 第一導(dǎo)電類型的第一半導(dǎo)體區(qū)域； 共用漏電極，所述共用漏電極與所述第一半導(dǎo)體區(qū)域電連接； 第二半導(dǎo)體區(qū)域，所述第二半導(dǎo)體區(qū)域?yàn)椴煌谒龅谝粚?dǎo)電類型的第二導(dǎo)電類型，并且與所述第一半導(dǎo)體區(qū)域接合； 第一擴(kuò)散層，所述第一擴(kuò)散層被形成在所述第二半導(dǎo)體區(qū)域中，被重?fù)诫s有所述第一導(dǎo)電類型的雜質(zhì)，并且被配置成用作第一晶體管的源極； 所述第二導(dǎo)電類型的第三半導(dǎo)體區(qū)域，所述第三半導(dǎo)體區(qū)域與所述第一半導(dǎo)體區(qū)域接合； 第二擴(kuò)散層，所述第二擴(kuò)散層被形成在所述第三半導(dǎo)體區(qū)域中，被重?fù)诫s有所述第一導(dǎo)電類型的雜質(zhì)，并且被配置成用作第二晶體管的源極； 柵極絕緣膜； 柵電極，所述柵電極被形成為經(jīng)由所述柵極絕緣膜，與所述第一半導(dǎo)體區(qū)域、所述第二半導(dǎo)體區(qū)域以及所述第三半導(dǎo)體區(qū)域相對(duì)； 感測(cè)電流端子；以及 感測(cè)電流控制電路， 其中，所述負(fù)載電流在所述共用漏電極和所述第一擴(kuò)散層之間流動(dòng)， 其中，所述感測(cè)電流控制電路響應(yīng)于所述第二擴(kuò)散層和電壓取出電極之間的電壓，來(lái)生成檢測(cè)信號(hào)，所述電壓取出電極被形成為具有與所述共用漏電極的電壓相同的電壓或與所述共用漏電極的電壓對(duì)應(yīng)的電壓， 其中，所述第一半導(dǎo)體區(qū)域、所述第二半導(dǎo)體區(qū)域和所述第三半導(dǎo)體區(qū)域被集成在所述半導(dǎo)體襯底上， 其中，第一溝槽被形成在所述半導(dǎo)體襯底中，以從所述半導(dǎo)體襯底的前側(cè)主表面穿過(guò)在所述第二半導(dǎo)體區(qū)域和所述第三半導(dǎo)體區(qū)域之間的區(qū)域到達(dá)所述第一半導(dǎo)體區(qū)域，并且第二溝槽被形成在所述半導(dǎo)體襯底中，以從所述半導(dǎo)體襯底的所述前側(cè)主表面穿過(guò)所述第二半導(dǎo)體區(qū)域到達(dá)所述第一半導(dǎo)體區(qū)域， 其中，所述柵極絕緣膜被形成為覆蓋所述第一溝槽； 其中，所述電壓取出電極在所述第二溝槽內(nèi)與所述第一半導(dǎo)體區(qū)域接合； 其中，所述感測(cè)電流端子將從所述電壓取出電極弓I出的感測(cè)電流輸出到外部單元； 其中，所述感測(cè)電流控制電路響應(yīng)于所述檢測(cè)信號(hào)，來(lái)控制所述感測(cè)電流，使得所述電壓取出電極的電壓和所述第二擴(kuò)散層的電壓彼此一致；并且 其中，所述控制器基于所述感測(cè)電流，來(lái)檢測(cè)所述負(fù)載的異常事件。
26.—種車(chē)輛，包括根據(jù)權(quán)利要求24或25所述的車(chē)載電子系統(tǒng)。
【文檔編號(hào)】H01L27/06GK104282690SQ201410327875
【公開(kāi)日】2015年1月14日 申請(qǐng)日期:2014年7月10日 優(yōu)先權(quán)日:2013年7月10日
【發(fā)明者】中島榮 申請(qǐng)人:瑞薩電子株式會(huì)社