集成電路及制造具有包覆非平面晶體管結(jié)構(gòu)的集成電路的方法
【專利摘要】本發(fā)明涉及集成電路及制造具有包覆非平面晶體管結(jié)構(gòu)的集成電路的方法。在示例性實施例中，一種用于制造集成電路的方法包括提供半導(dǎo)體基底。本方法蝕刻半導(dǎo)體基底以形成具有側(cè)壁的非平面晶體管結(jié)構(gòu)。在標準（100)〈110>基底上，若鰭部對準或垂直于〈110〉晶圓凹口，則鰭部側(cè)壁具有（110)表面平面。本方法包括沿著非平面晶體管結(jié)構(gòu)的側(cè)壁沉積犧牲襯墊。還有，約束材料沉積覆蓋在半導(dǎo)體基底上并且鄰近犧牲襯墊。本方法包括移除至少一部分犧牲襯墊并且在非平面晶體管結(jié)構(gòu)的側(cè)壁與約束材料之間形成空隙。包覆層外延生長于空隙中。由于側(cè)壁生長受限于約束材料，具有（110)側(cè)壁及（100)頂部表面的鰭部上能有厚度均勻的包覆層。
【專利說明】集成電路及制造具有包覆非平面晶體管結(jié)構(gòu)的集成電路的 方法

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明的【技術(shù)領(lǐng)域】大致涉及集成電路及用于制造集成電路的方法，并且更尤指 集成電路及用于制造具有非平面晶體管結(jié)構(gòu)以及覆蓋在非平面晶體管結(jié)構(gòu)上的包覆層 (cladding layer)的集成電路的方法。

【背景技術(shù)】
[0002] 對比于習(xí)知的平面金屬氧化物半導(dǎo)體場效晶體管（M0SFET)，多柵極晶體管將 兩個或多個柵極并入單一裝置內(nèi)。相對于單柵極晶體管，多柵極晶體管減少關(guān)閉狀態(tài) (off-state)的漏電流、增加開通狀態(tài)（on-state)的電流、以及降低整體功耗。具有非平面 形貌的多柵極裝置也傾向于比習(xí)知平面晶體管更小型化（compact)，從而能達到更高的裝 置密度。
[0003] 普遍稱為「鰭型場效晶體管（finFET)」的非平面、多柵極晶體管的一種已知類型 包括形成于半導(dǎo)體基底上的兩個或多個平行鰭部（fin) (「鰭部結(jié)構(gòu)（fin structure)」）。 鰭部結(jié)構(gòu)沿著介于共享源極與漏極電極之間的第一軸延伸。在習(xí)知的finFET制造中，形成 鰭部結(jié)構(gòu)的結(jié)晶半導(dǎo)體材料經(jīng)配置而使得鰭部結(jié)構(gòu)朝第一軸向延伸的側(cè)壁平行于結(jié)晶材 料的（110)平面，而鰭部結(jié)構(gòu)的上表面（upper surface)則平行于結(jié)晶材料的（100)平面。
[0004] FinFET還包括覆于鰭部結(jié)構(gòu)上而形成并且沿著大致垂直于第一軸的第二軸延伸 的至少一個導(dǎo)電柵極結(jié)構(gòu)。源極和漏極區(qū)形成于柵極結(jié)構(gòu)的對立側(cè)上的各鰭部結(jié)構(gòu)中。 柵極延伸越過并且覆于鰭部上方，以致柵極的中介區(qū)（intermediate region)保形覆蓋 (conformally overlay)在各鰭部結(jié)構(gòu)的三個表面（也就是，各鰭部的上表面、第一側(cè)壁表 面、以及第二對立側(cè)壁表面）上。由于柵極結(jié)構(gòu)在三個表面上圍繞鰭部結(jié)構(gòu)，finFET實質(zhì) 具有三個控制通過鰭部結(jié)構(gòu)或信道區(qū)的電流的柵極。這三個柵極提供三個供電氣信號行進 的信道，因此，相較于習(xí)知的平面晶體管，有效地提高每個單位表面面積的導(dǎo)電率。
[0005] 盡管提供上述優(yōu)點，finFET及其它非平面多柵極裝置（例如triFET)由于其獨一 形貌而有點難以制造，在先進技術(shù)節(jié)點尤其如此。由于習(xí)知的內(nèi)埋式SiGe體積于各技術(shù)節(jié) 點減小，所以一項特殊難題是于縮小的柵極間距（Pitch)取得高PFET遷移率。
[0006] 有可能使用如娃鍺（SiGe)之類的外延包覆層（epitaxial cladding layer)以形 成用以提供高PFET遷移率的信道材料。然而，盡管容易將包覆材料的外延沉積并入平面晶 體管結(jié)構(gòu)的處理，但此種工藝因習(xí)知其鰭部側(cè)壁表面處于（110)平面而仍對非平面晶體管 帶來缺點。（110)平面中表面上的包覆材料的外延沉積會導(dǎo)致整個原始硅鰭部上形成具有 非均勻厚度的刻面包覆層（faceted cladding layer)。菱形包覆層的厚度的非均勻性會為 裝置效能帶來不利影響。
[0007] 因此，希望提供集成電路及用于制造具有改良型非平面晶體管結(jié)構(gòu)的集成電路的 方法。還有，希望提供集成電路及用于制造具有均勻包覆層的集成電路的方法。此外，配合 附圖及前述【技術(shù)領(lǐng)域】與【背景技術(shù)】，經(jīng)由后續(xù)的實施方式及所附權(quán)利要求書，其它期望特征 及特性將明顯可知。


【發(fā)明內(nèi)容】

[0008] 提供的是集成電路及用于制造集成電路的方法。在一個示例性實施例中，一種用 于制造集成電路的方法包括提供半導(dǎo)體基底。本方法蝕刻半導(dǎo)體基底以形成具有側(cè)壁的 非平面晶體管結(jié)構(gòu)。本方法包括沿著非平面晶體管結(jié)構(gòu)的側(cè)壁沉積犧牲襯墊（liner)。另 夕卜，約束材料（confining material)沉積覆蓋在半導(dǎo)體基底上并且鄰近犧牲襯墊。本方法 包括移除至少一部分犧牲襯墊以及在非平面晶體管結(jié)構(gòu)的側(cè)壁與約束材料之間形成空隙 (void)。
[0009] 根據(jù)另一個實施例，提供一種方法以供制造集成電路。此用于制造集成電路的方 法包括提供半導(dǎo)體基底以及形成覆蓋在半導(dǎo)體基底上以及具有側(cè)壁的非平面晶體管結(jié)構(gòu)。 另外，本方法包括形成鄰近側(cè)壁的包覆層以及將包覆層限制為具有均勻厚度的形狀。
[0010] 在另一個實施例中，提供的是一種集成電路。本集成電路包括半導(dǎo)體基底以及覆 蓋在半導(dǎo)體基底上的非平面晶體管結(jié)構(gòu)。非平面晶體管結(jié)構(gòu)形成自結(jié)晶半導(dǎo)體并且包括與 (110)平面平行的側(cè)壁。集成電路還包括鄰近非平面晶體管結(jié)構(gòu)側(cè)壁具有實質(zhì)均勻厚度的 外延包覆材料所形成的側(cè)信道區(qū)。

【專利附圖】

【附圖說明】
[0011] 將配合底下【專利附圖】

【附圖說明】的是集成電路及用于制造具有包覆型非平面晶體管結(jié)構(gòu)的 集成電路的方法的實施例，其中，相稱的組件符號代表相同的組件，以及其中：
[0012] 圖1至圖7是根據(jù)本文各個實施例，具有包覆型非平面晶體管結(jié)構(gòu)的集成電路的 一部分的剖面圖，以及用于制造具有包覆型非平面晶體管結(jié)構(gòu)的集成電路的方法步驟。
[0013] 符號說明
[0014] 10集成電路
[0015] 12半導(dǎo)體基底
[0016] 13 平面
[0017] 14上包覆層
[0018] 16掩膜層
[0019] 20非平面晶體管結(jié)構(gòu)、鰭部
[0020] 22 凹面
[0021] 24 凹槽
[0022] 26 側(cè)壁
[0023] 28頂部表面
[0024] 30犧牲襯墊
[0025] 32 厚度
[0026] 40 約束材料
[0027] 42 距離
[0028] 44曝露部位
[0029] 48選擇深度
[0030] 50 空隙
[0031] 54 箭號
[0032] 56 表面
[0033] 60側(cè)包覆層
[0034] 62 箭號
[0035] 70側(cè)信道區(qū)
[0036] 72上信道區(qū)
[0037] 74信道區(qū)結(jié)構(gòu)。

【具體實施方式】
[0038] 底下的實施方式本質(zhì)上僅屬于示例，并且用意不在于限制本文所請求保護的集成 電路或用于制造集成電路的方法的各個實施例。此外，無意受限于前述【技術(shù)領(lǐng)域】、【背景技術(shù)】 或發(fā)明說明中、或下文實施方式中所呈現(xiàn)的任何明示或暗示的理論。
[0039] 本文所述集成電路及用于制造具有包覆型非平面晶體管結(jié)構(gòu)的集成電路的方法 避免習(xí)知平面結(jié)構(gòu)工藝在應(yīng)用于非平面結(jié)構(gòu)時所面對到的問題。例如，本文所述的集成電 路及用于制造集成電路的方法避免形成覆蓋在非平面晶體管結(jié)構(gòu)上的刻面及非均勻包覆 層。具體而言，對于習(xí)知取向的半導(dǎo)體基底，已觀察到的是，非平面結(jié)構(gòu)側(cè)壁上如硅鍺之類 的包覆材料的外延沉積會導(dǎo)致形成厚度可變的「菱形」層。傳統(tǒng)上，具有（1〇〇)頂部平面 的半導(dǎo)體基底或晶圓于晶圓的邊緣形成有凹口（notch)以用于對準加工機（processing machines)。非平面晶體管結(jié)構(gòu)在處理期間形成于與凹口對準或呈垂直的晶圓的頂部上。因 此，習(xí)知形成的非平面晶體管結(jié)構(gòu)設(shè)有（110)平面中的側(cè)壁及（100)平面中的頂部表面。
[0040] 由于非平面半導(dǎo)體結(jié)構(gòu)上的外延層生長期間對于不同的半導(dǎo)體平面有不同的生 長速率，所以包覆材料的外延沉積形成厚度可變的「菱形」層。對于具有（110)側(cè)壁的硅鰭 部，（111)平面會限制外延生長并且導(dǎo)致刻面形成（faceting)。由于非平面晶體管結(jié)構(gòu)在 (110)平面中形成有側(cè)壁時載體遷移率是最佳化，因此無法藉由對不同平面重新對準非平 面晶體管結(jié)構(gòu)來克服厚度非均勻性而無效能缺點。為了避免外延包覆層的非均勻性，本文 所考量的是，包覆材料是局限成在外延沉積工藝期間具有均勻厚度的形狀。
[0041] 圖1至圖7根據(jù)示例性實施例描述集成電路及用于制造集成電路的方法。集成電 路的設(shè)計與組成的各個步驟是眾所周知，所以，為了簡單起見，許多習(xí)知步驟在此將僅簡述 或完全省略而不提供已知工藝的細節(jié)。另外，注意到的是，集成電路包括不同數(shù)量的組件， 并且圖文（illustrations)所示的單一組件可能代表多個組件。
[0042] 在圖1的示例性實施例中，一種用于制造集成電路10的方法包括提供具有習(xí)知上 (100)平面13的半導(dǎo)體基底12。半導(dǎo)體基底12較佳是形成自如硅之類的半導(dǎo)體材料，包 括通常用于半導(dǎo)體產(chǎn)業(yè)中相對純的硅材料以及與鍺及諸如此類其它元素摻和的硅。或者， 可將半導(dǎo)體基底12實現(xiàn)為鍺、砷化鎵、及諸如此類，或半導(dǎo)體基底12可包括不同半導(dǎo)體材 料構(gòu)成的層件。半導(dǎo)體基底12可實現(xiàn)成主體硅或絕緣體上覆硅（SOI)晶圓。
[0043] 在圖1的示例性工藝中，形成上包覆層14覆蓋在半導(dǎo)體基底12上。如本文所 用者，只要底層具有半導(dǎo)體晶格，「覆蓋（overlying)」層即可直接置于底層（underlying layer)上或間接置于底層上方。在示例性實施例中，于半導(dǎo)體基底12上形成上包覆層14。 示例性上包覆層14的厚度可外延沉積為大約3納米（nm)到大約5納米。盡管任何適用的 包覆材料都可用于形成上包覆層14,但在示例性實施例中，包覆材料為娃鍺（SiGe)。另外， 可視需要沉積及使用上包覆層14。具體而言，連同在鰭部結(jié)構(gòu)側(cè)壁上形成包覆層，上包覆層 14的沉積在鰭部結(jié)構(gòu)的所有三個表面上提供包覆結(jié)構(gòu)，也就是，上包覆層14在鰭部結(jié)構(gòu)的 頂部表面上提供包覆結(jié)構(gòu)。然而，在某些實施例中，包覆結(jié)構(gòu)在鰭部結(jié)構(gòu)的側(cè)壁上可能僅包 括包覆層。因此，在那些實施例中可能沒有上包覆層14。
[0044] 圖1還描述覆蓋在上包覆層14上的掩膜層（masking layer) 16的視需要形成 (optional formation)。盡管圖1至圖6描述使用掩膜層16的實施例，但其它實施例仍可 不予以包括，如底下參閱圖5所述。另外，掩膜層16可選自適用于掩膜的任何材料，如底下 參閱圖5所揭露者；然而，用于形成掩膜層16的示例性材料為氧化硅。用于沉積氧化硅掩 膜層16的示例性工藝為等離子增強型化學(xué)氣相沉積法（PECVD)。在示例性實施例中，掩膜 層16形成有大約10納米的厚度。
[0045] 在圖2中，如鰭部結(jié)構(gòu)之類的非平面晶體管結(jié)構(gòu)20形成覆蓋在半導(dǎo)體基底12上。 在圖2的示例性實施例中，非平面晶體管結(jié)構(gòu)20形成自半導(dǎo)體基底12的半導(dǎo)體材料。具 體而言，蝕刻工藝使部分半導(dǎo)體基底12凹陷（并且移除上包覆層14以及掩膜層16的覆 蓋部位）以形成凹槽24和半導(dǎo)體基底12中的凹面22。因此，由于鰭部20對準基底12的 〈110>凹口，所以各非平面晶體管結(jié)構(gòu)20形成具有呈（110)表面取向的對立側(cè)壁26。盡管 可使用任何適用工藝以形成非平面晶體管結(jié)構(gòu)20,但示例性實施例使用的是側(cè)壁影像轉(zhuǎn)移 (SIT)工藝。此工藝是周所眾知而不在此多作描述。
[0046] 請參閱圖3,犧牲襯墊30沉積覆蓋在非平面晶體管結(jié)構(gòu)20以及半導(dǎo)體基底12的 凹陷表面22上。如圖所示，示例性犧牲襯墊30藉由例如化學(xué)氣相沉積法而保形沉積，并且 沿著側(cè)壁26以及曝露的頂部表面28形成（其若有用到則屬于掩膜層16的、若有用到則屬 于上包覆層14的、或?qū)儆诜瞧矫婢w管結(jié)構(gòu)20的）。在示例性實施例中，犧牲襯墊30形成 自氮化硅，但也可使用其它適用材料。示例性犧牲襯墊30形成具有均勻厚度，以箭號32標 示，其等于上包覆層14的厚度，如大約3納米到大約5納米。示例性保形沉積工藝為化學(xué) 氣相沉積法（CVD)。
[0047] 在形成犧牲襯墊30后，約束材料40沉積覆于圖4中部分完成的集成電路10上。 選用示例性約束材料40使得可在圖5中所述處理期間選擇性地蝕刻犧牲襯墊30,但不蝕刻 約束材料。因此，約束材料40的選擇可取決于形成犧牲襯墊30的材料以及蝕刻犧牲襯墊 30所選擇的工藝。在包括有氮化硅犧牲襯墊30的示例性實施例中，約束材料40可為氧化 硅并且可藉由化學(xué)氣相沉積法予以沉積。
[0048] 可沉積約束材料40以填充介于非平面晶體管結(jié)構(gòu)20之間的凹槽24(示于 圖2)并且形成位于犧牲襯墊30覆蓋在非平面晶體管結(jié)構(gòu)20上的部位上面的覆蓋層 (overburden)。在圖4中，例如藉由化學(xué)機械平整化或研磨（CMP)工藝移除約束材料40在 犧牲襯墊30上面的任何部位。如箭號42所指，由于距離42等于犧牲襯墊30的厚度32 (示 于圖3)，所以約束材料40形成在偏離各非平面晶體管結(jié)構(gòu)20的側(cè)壁26的均勻距離處。
[0049] 在圖5中，進行蝕刻工藝以沿著各側(cè)壁26曝露非平面晶體管結(jié)構(gòu)20的一部分44。 具體而言，移除犧牲襯墊30鄰近側(cè)壁26的一部分。在圖5的實施例中，將犧牲襯墊30鄰 近側(cè)壁26的所有部位都移除至雙頭箭號48所指的選擇深度。示例性蝕刻工藝是以熱磷酸 溶液進行的濕蝕刻。此蝕刻劑由于對氮化硅的移除有選擇性，因此可用在犧牲襯墊30為氮 化硅以及掩膜層16為氧化硅時。其它實施例可使用不腐蝕上包覆層14的蝕刻劑。在此實 施例中，工藝可不需要掩膜層16。蝕刻工藝可使用其它濕蝕刻劑或干蝕刻工藝以移除一部 分犧牲襯墊30。
[0050] 如圖5所示，犧牲襯墊30這部分的移除導(dǎo)致非平面晶體管結(jié)構(gòu)20沿著各側(cè)壁26 的曝露部位44的鄰近處形成空隙50。若有使用，空隙50也沿著側(cè)壁26鄰近上包覆材料 14及掩膜層16。如箭號54所指，各空隙50的寬度等于約束材料40與側(cè)壁26之間的距離 42 (示于圖4)并且等于犧牲襯墊30的厚度32 (示于圖3)。另外，在圖5的示例性實施例 中，由于各空隙50被側(cè)壁26以及被約束材料40平行于側(cè)壁26的表面56圍住，因此各空 隙50可視為具有實質(zhì)矩形的形狀。
[0051] 在圖6中，沿著各側(cè)壁26,非平面晶體管結(jié)構(gòu)20的曝露部位44上，各空隙50中形 成側(cè)包覆層60。在示例性實施例中，形成側(cè)包覆層60的材料與形成上包覆層14的材料相 同。例如，層件14及60兩者都可為SiGe。
[0052] 用于形成側(cè)包覆層60的示例性工藝為側(cè)壁26的曝露部位44上的外延生長。隨 著側(cè)包覆層60生長，外延材料形成菱形的傾向受到空隙50的形狀所抑制。具體而言，外延 材料自側(cè)壁26的曝露部位44橫向朝外生長直到其接觸約束材料40的表面56。接著，其 無法再進一步橫向生長。所以，如箭號62所指，各側(cè)包覆層60受到約束材料40而局限成 均勻厚度，其等于：犧牲襯墊30的厚度32(圖3所示）、側(cè)壁26與約束材料40之間的距離 42 (圖4所示）、以及空隙50的寬度54 (圖5所示）?？砂才磐庋映练e工藝的時間，使得側(cè) 包覆層60以均勻方式符合并且融合上包覆層14,并使得側(cè)包覆層60不會生長高于上包覆 層14。
[0053] 在圖7中，在示例性實施例中，移除掩膜層16(若有使用）以及至少一部分約束材 料40。可利用對掩膜層16 (若有使用）及約束材料40有選擇性的蝕刻劑進行移除工藝。 為了簡化蝕刻工藝，示例性實施例對掩膜層16和約束材料40兩者使用相同材料，如氧化 硅。對于將氮化硅用于犧牲襯墊30的此實施例而言，圖7中使用的蝕刻劑可為氫氟酸溶 液。也可使用對掩膜層16(若有使用）及約束材料40有選擇性的干蝕刻工藝。在形成圖 7的部分完成的集成電路10后，可進行進一步典型處理，如用于柵極形成、接觸形成及對互 連結(jié)構(gòu)連接的習(xí)知處理。
[0054] 如上所提及圖7所示者，提供的是集成電路10的一部分。集成電路10的這部分 包括半導(dǎo)體基底12及覆蓋在半導(dǎo)體基底12上的非平面晶體管結(jié)構(gòu)20。非平面晶體管結(jié)構(gòu) 20形成自具有（100)上平面及（110)平面中的側(cè)壁的結(jié)晶半導(dǎo)體材料。如圖所示，側(cè)信道 區(qū)70藉由鄰近非平面晶體管結(jié)構(gòu)20的側(cè)壁26的外延側(cè)包覆層60而形成。另外，各外延 側(cè)包覆層60都具有實質(zhì)均勻的厚度62 (示于圖6)。上信道區(qū)72藉由鄰近非平面晶體管結(jié) 構(gòu)20的上表面的外延上包覆層14而形成。包覆層14及60形成信道區(qū)結(jié)構(gòu)74并且提供 非平面晶體管結(jié)構(gòu)20用的信道材料。
[0055] 本文所述的集成電路及用于制造集成電路的方法提供含有均勻的包覆層的非平 面晶體管結(jié)構(gòu)。如上所述，外延包覆材料在形成期間由約束材料局限成均勻厚度。約束材 料在藉由保形犧牲層形成期間依次均勻偏離非平面晶體管結(jié)構(gòu)的側(cè)壁。藉由本文中充當(dāng)非 平面晶體管結(jié)構(gòu)用的信道材料的厚度均勻的包覆材料，非平面晶體管結(jié)構(gòu)呈現(xiàn)均勻的閾值 電壓、高載體遷移率以及可預(yù)測且改善的晶體管裝置效能。
[0056] 盡管已在前述實施方式中呈現(xiàn)至少一個示例性實施例，應(yīng)了解仍存在大量變化。 也應(yīng)了解本文所述的示例性實施例用意不在于以任何方式限制所主張專利標的（subject matter)的范疇、利用性、或組構(gòu)（configuration)。反而，前述實施方式將提供所屬領(lǐng)域 的技術(shù)人員便利的藍圖（roadmap)以供實現(xiàn)所述的實施例。應(yīng)理解可在組件功能及配置 (arrangement)施作各種變更而不脫離權(quán)利要求書所界定的范疇，權(quán)利要求書包括本專利 申請案在申請時的已知均等件及可預(yù)測均等件。
【權(quán)利要求】
1. 一種用于制造集成電路的方法，包含： 提供半導(dǎo)體基底； 蝕刻該半導(dǎo)體基底以形成具有側(cè)壁的非平面晶體管結(jié)構(gòu)； 沿著該非平面晶體管結(jié)構(gòu)的所述側(cè)壁沉積犧牲襯墊； 沉積覆蓋在該半導(dǎo)體基底上并且鄰近該犧牲襯墊的約束材料； 移除至少一部分該犧牲襯墊并且在該非平面晶體管結(jié)構(gòu)的所述側(cè)壁與該約束材料之 間形成空隙；以及 在該空隙中外延生長包覆層。
2. 根據(jù)權(quán)利要求1所述的方法，其中： 提供半導(dǎo)體基底包含提供具有（1〇〇)平面與〈11〇>凹口的結(jié)晶半導(dǎo)體基底；以及 蝕刻該半導(dǎo)體基底包含蝕刻該半導(dǎo)體基底以形成具有平行于（110)平面的側(cè)壁的該 非平面晶體管結(jié)構(gòu)。
3. 根據(jù)權(quán)利要求1所述的方法，其中： 移除至少一部分該犧牲襯墊并且在該非平面晶體管結(jié)構(gòu)的所述側(cè)壁與該約束材料之 間形成空隙包含形成具有實質(zhì)均勻?qū)挾鹊目障叮约? 在該空隙中外延生長包覆層包含外延生長具有實質(zhì)均勻厚度的包覆層。
4. 根據(jù)權(quán)利要求1所述的方法，其中，在該空隙中外延生長包覆層包含外延生長由所 述側(cè)壁及該約束材料所圍住的包覆層。
5. 根據(jù)權(quán)利要求1所述的方法，其中，在該空隙中外延沉積包覆層包含在該空隙中外 延沉積硅鍺。
6. 根據(jù)權(quán)利要求1所述的方法，還包含于蝕刻該半導(dǎo)體基底以形成具有側(cè)壁的非平面 晶體管結(jié)構(gòu)前沉積覆蓋在該半導(dǎo)體基底上的上包覆層。
7. 根據(jù)權(quán)利要求1所述的方法，還包含在蝕刻該半導(dǎo)體基底以形成具有側(cè)壁的非平面 晶體管結(jié)構(gòu)前沉積覆蓋在該半導(dǎo)體基底上的上包覆層，其中： 沉積犧牲襯墊包含沿著該上包覆層的側(cè)壁沉積犧牲襯墊； 移除至少一部分該犧牲襯墊包含在該非平面晶體管結(jié)構(gòu)和該上包覆層的所述側(cè)壁與 該約束材料之間形成空隙；以及 在該空隙中外延沉積包覆層包含外延沉積該非平面晶體管結(jié)構(gòu)和該上包覆層的所述 側(cè)壁與該約束材料所圍住的包覆層。
8. 根據(jù)權(quán)利要求1所述的方法，還包含： 在蝕刻該半導(dǎo)體基底以形成具有側(cè)壁的非平面晶體管結(jié)構(gòu)前沉積覆蓋在該半導(dǎo)體基 底上的上包覆層，其中，沉積犧牲襯墊包含沉積覆蓋在該上包覆層上的犧牲襯墊；以及 平整化該約束材料以自覆蓋在該上包覆層上的該犧牲襯墊之上移除該約束材料，其 中，移除至少一部分該犧牲襯墊包含移除覆蓋在該上包覆層上的該犧牲襯墊。
9. 一種用于制造集成電路的方法，包含： 提供半導(dǎo)體基底； 形成覆蓋在該半導(dǎo)體基底上并且具有側(cè)壁的非平面晶體管結(jié)構(gòu)； 形成鄰近所述側(cè)壁的包覆層同時將該包覆層局限成具有均勻厚度的形狀。
10. 根據(jù)權(quán)利要求9所述的方法，其中，形成鄰近所述側(cè)壁的包覆層并且將該包覆層局 限成具有均勻厚度的形狀包含： 形成鄰近所述側(cè)壁而具有與該均勻厚度實質(zhì)相等的均勻?qū)挾鹊目障?；以? 以該包覆層填充該空隙。
11. 根據(jù)權(quán)利要求9所述的方法，其中，形成鄰近所述側(cè)壁的包覆層并且將該包覆層局 限成具有均勻厚度的形狀包含： 沉積覆蓋在該半導(dǎo)體基底上并且以實質(zhì)等于該均勻厚度的均勻距離偏離所述側(cè)壁的 約束材料；以及 在所述側(cè)壁與該約束材料之間沉積該包覆層。
12. 根據(jù)權(quán)利要求9所述的方法，其中，形成鄰近所述側(cè)壁的包覆層并且將該包覆層局 限成具有均勻厚度的形狀包含： 沉積覆蓋在該半導(dǎo)體基底上的約束材料； 在所述側(cè)壁與該約束材料之間形成空隙，其中，該空隙具有實質(zhì)等于該均勻厚度的均 勾覽度；以及 以該包覆層填充該空隙。
13. 根據(jù)權(quán)利要求9所述的方法，其中，形成鄰近所述側(cè)壁的包覆層并且將該包覆層局 限成具有均勻厚度的形狀包含： 沿著該非平面晶體管結(jié)構(gòu)的所述側(cè)壁沉積犧牲襯墊；以及 移除一部分該犧牲襯墊并且形成鄰近該非平面晶體管結(jié)構(gòu)的所述側(cè)壁的空隙，其中， 該空隙具有實質(zhì)等于該均勻厚度的均勻?qū)挾龋灰约? 以該包覆層填充該空隙。
14. 根據(jù)權(quán)利要求9所述的方法，其中，形成鄰近所述側(cè)壁的包覆層并且將該包覆層局 限成具有均勻厚度的形狀包含： 沿著該非平面晶體管結(jié)構(gòu)的所述側(cè)壁沉積犧牲襯墊并且具有等于該均勻厚度的均勻 襯墊厚度；以及 將該犧牲襯墊全部移除至所選擇深度并且形成鄰近該非平面晶體管結(jié)構(gòu)的所述側(cè)壁 的空隙；以及 以該包覆層填充該空隙。
15. 根據(jù)權(quán)利要求9所述的方法，其中，形成覆蓋在該半導(dǎo)體基底上的非平面晶體管結(jié) 構(gòu)包含在具有具〈11〇>凹口的（100)平面的結(jié)晶半導(dǎo)體基底上形成非平面晶體管結(jié)構(gòu)，其 中，所述側(cè)壁與（110)平面平行。
16. 根據(jù)權(quán)利要求9所述的方法，其中，形成鄰近所述側(cè)壁的包覆層包含在所述側(cè)壁上 外延沉積包覆層。
17. 根據(jù)權(quán)利要求9所述的方法，其中，形成鄰近所述側(cè)壁的包覆層包含在所述側(cè)壁上 外延沉積應(yīng)變半導(dǎo)體材料。
18. 根據(jù)權(quán)利要求9所述的方法，還包含于形成該非平面晶體管結(jié)構(gòu)前沉積覆蓋在該 半導(dǎo)體基底上的上包覆層，其中： 形成覆蓋在該半導(dǎo)體基底上的非平面晶體管結(jié)構(gòu)包含對該上包覆層形成側(cè)壁；以及 形成包覆層包含形成鄰近該非平面晶體管結(jié)構(gòu)和該上包覆層的所述側(cè)壁的包覆層。
19. 一種集成電路，包含： 半導(dǎo)體基底； 覆蓋在該半導(dǎo)體基底上、形成自結(jié)晶半導(dǎo)體材料并且包括與（110)平面平行的側(cè)壁的 非平面晶體管結(jié)構(gòu)；以及 藉由鄰近該非平面晶體管結(jié)構(gòu)的所述側(cè)壁具有實質(zhì)均勻厚度的外延包覆材料形成的 側(cè)信道區(qū)。
20.根據(jù)權(quán)利要求19所述的集成電路，其中，該非平面晶體管結(jié)構(gòu)具有上表面，以及其 中，該集成電路還包含鄰近該非平面晶體管結(jié)構(gòu)的該上表面的外延包覆材料所形成并且具 有厚度等于該實質(zhì)均勻厚度的上信道區(qū)。
【文檔編號】H01L21/822GK104217998SQ201410234169
【公開日】2014年12月17日 申請日期:2014年5月29日 優(yōu)先權(quán)日:2013年5月30日
【發(fā)明者】K·M·阿卡瓦爾達, A·P·雅各布 申請人:格羅方德半導(dǎo)體公司