功率場效應(yīng)晶體管的制作方法
【專利摘要】本發(fā)明提供一種功率場效應(yīng)晶體管，其具有：襯底(115)；及第一導(dǎo)電類型的外延層(120)，其在所述襯底上；第二導(dǎo)電類型的第一及第二基極區(qū)域，其在所述外延層內(nèi)；第一導(dǎo)電類型的相應(yīng)源極區(qū)域(125)，其布置于所述基極區(qū)域內(nèi)；及絕緣柵極結(jié)構(gòu)(130)，其至少部分地覆蓋所述基極區(qū)域之間的外延層部分且布置于所述外延層部分上方。漏極觸點(135)在孔(137)或溝槽中從所述外延層的頂部朝向所述襯底延伸以將頂部觸點(110)與所述襯底耦合。如果所述孔或溝槽未延伸到所述襯底，那么可在所述孔或溝槽下方設(shè)置植入?yún)^(qū)域(145)以將所述襯底鏈接到所述漏極觸點。
【專利說明】功率場效應(yīng)晶體管
[0001]相關(guān)申請案的交叉參考
[0002]本申請案主張于2012年3月2日提出申請的第61/605，989號美國臨時申請案的權(quán)益，所述臨時申請案的全文并入本文中。

【技術(shù)領(lǐng)域】
[0003]本發(fā)明涉及功率場效應(yīng)晶體管(FET)，特定來說，可集成于集成電路裝置中的功率FET。

【背景技術(shù)】
[0004]功率FET在此項技術(shù)中是眾所周知的。源極與漏極之間的負載路徑的低接通電阻是此類裝置的最重要變量中的一者。為了實現(xiàn)低電阻，經(jīng)常將此類裝置設(shè)計為垂直晶體管，其中FET的源極經(jīng)實施且可由裝置的頂表面上的金屬層接觸，且背側(cè)包括連接到FET的漏極的金屬層。
[0005]需要提供一種僅提供FET產(chǎn)品的前側(cè)觸點的FET裝置。


【發(fā)明內(nèi)容】

[0006]根據(jù)各種實施例，F(xiàn)ET產(chǎn)品可經(jīng)設(shè)計以通過形成漏極觸點而僅具有前側(cè)觸點，所述漏極觸點將盡可能近地接觸高度摻雜襯底以消除僅具有前側(cè)連接的FET裝置中的額外串聯(lián)電阻。
[0007]根據(jù)特定實施例，一種場效應(yīng)晶體管(FET)單元結(jié)構(gòu)可包括:襯底；第一導(dǎo)電類型的外延層，其在所述襯底上；第二導(dǎo)電類型的第一及第二基極區(qū)域，其布置于所述外延層或阱內(nèi)且間隔開；第一導(dǎo)電類型的第一及第二源極區(qū)域，其分別布置于所述第一基極區(qū)域及所述第二基極區(qū)域內(nèi)；柵極結(jié)構(gòu)，其通過絕緣層與所述外延層絕緣且布置于所述第一基極區(qū)域與所述第二基極區(qū)域之間的區(qū)域上方，且至少部分地覆蓋所述第一基極區(qū)域及所述第二基極區(qū)域；及漏極觸點，其從裝置的頂部伸入穿過所述外延層以將頂部觸點或金屬層與所述襯底耦合。
[0008]根據(jù)又一實施例，所述漏極觸點可伸入到所述襯底中。根據(jù)又一實施例，所述漏極觸點可通過連接所述漏極觸點與所述襯底的植入物與所述襯底耦合。根據(jù)又一實施例，所述植入物可為掩埋層且可為磷植入物。根據(jù)又一實施例，所述漏極觸點可由蝕刻到所述外延層中的填充有導(dǎo)電材料(其可為鎢)的漏極孔形成。根據(jù)又一實施例，所述漏極孔可經(jīng)蝕刻而穿過所述外延層及形成于所述外延層的頂部上的氧化物層。根據(jù)又一實施例，所述漏極觸點可由蝕刻到所述外延層中的填充有導(dǎo)電材料(其可為鎢)的漏極溝槽形成。
[0009]根據(jù)另一實施例，一種功率場效應(yīng)晶體管(FET)可包括:襯底；第一導(dǎo)電類型的外延層，其在所述襯底上；第二導(dǎo)電類型的多個第一及第二基極區(qū)域，其布置于所述外延層或阱內(nèi)且間隔開；第一導(dǎo)電類型的多個第一及第二源極區(qū)域，其分別布置于所述第一基極區(qū)域及所述第二基極區(qū)域內(nèi)；多個柵極結(jié)構(gòu)，其通過絕緣層與所述外延層絕緣且布置于相應(yīng)第一與第二基極區(qū)域之間的區(qū)域上方，且至少部分地覆蓋相應(yīng)第一及第二基極區(qū)域；及至少一個漏極觸點，其從裝置的頂部伸入穿過所述外延層以將頂部觸點或金屬層與所述襯底耦合。
[0010]根據(jù)所述功率FET的又一實施例，所述功率FET可包括與多個所述第一源極區(qū)域及所述第二源極區(qū)域相關(guān)聯(lián)的單個漏極觸點。根據(jù)所述功率FET的又一實施例，可提供多個漏極觸點且可給出第一及第二源極區(qū)域的數(shù)目與一相應(yīng)漏極觸點的預(yù)定義比率。根據(jù)所述功率FET的又一實施例，可提供多個漏極觸點且其中所述比率>1。根據(jù)所述功率FET的又一實施例，所述漏極觸點可伸入到所述襯底中。根據(jù)所述功率FET的又一實施例，所述漏極觸點可通過連接所述漏極觸點與所述襯底的植入物與所述襯底耦合。根據(jù)所述功率FET的又一實施例，所述植入物可為掩埋層。根據(jù)所述功率FET的又一實施例，所述漏極觸點可由蝕刻到所述外延層中的填充有導(dǎo)電材料的漏極孔形成。根據(jù)所述功率FET的又一實施例，所述漏極孔可經(jīng)蝕刻而穿過所述外延層且氧化物層可形成于所述外延層的頂部上。根據(jù)所述功率FET的又一實施例，所述漏極觸點可由蝕刻到所述外延層中的填充有導(dǎo)電材料的漏極溝槽形成。
[0011 ] 根據(jù)再一實施例，一種集成電路裝置可包括:控制電路，其可操作以產(chǎn)生多個控制信號；至少一個集成式功率場效應(yīng)晶體管(FET)，其具有源極、漏極及與所述控制電路耦合以接收相應(yīng)控制信號的柵極且其包括:襯底；第一導(dǎo)電類型的外延層，其在所述襯底上；第二導(dǎo)電類型的多個第一及第二基極區(qū)域，其布置于所述外延層或阱內(nèi)且間隔開；第一導(dǎo)電類型的多個第一及第二源極區(qū)域，其用以形成所述源極且分別布置于所述第一基極區(qū)域及所述第二基極區(qū)域內(nèi)；多個柵極結(jié)構(gòu)，其用以形成所述柵極且通過絕緣層與所述外延層絕緣且布置于相應(yīng)第一與第二基極區(qū)域之間的區(qū)域上方，且至少部分地覆蓋相應(yīng)第一及第二基極區(qū)域；及至少一個漏極觸點，其從裝置的頂部伸入穿過所述外延層以將頂部觸點或金屬層與所述襯底耦合。

【專利附圖】

【附圖說明】
[0012]圖1展示常規(guī)垂直功率MOSFET ；
[0013]圖2展示另一常規(guī)垂直功率MOSFET ；
[0014]圖3展示根據(jù)各種實施例的功率場效應(yīng)晶體管的第一實施例；
[0015]圖4展示根據(jù)各種實施例的功率場效應(yīng)晶體管的第二實施例；
[0016]圖5A及5B展示嵌入于集成電路中的根據(jù)各種實施例的功率晶體管。

【具體實施方式】
[0017]根據(jù)各種實施例，漏極觸點可經(jīng)設(shè)計以借助低電阻W插塞將裝置的前側(cè)鏈接到高度摻雜襯底N"++。
[0018]根據(jù)各種實施例，一種場效應(yīng)晶體管(FET)單元結(jié)構(gòu)可包括:襯底；第一導(dǎo)電類型的外延層，其在所述襯底上；第二導(dǎo)電類型的第一及第二基極區(qū)域，其布置于所述外延層或阱內(nèi)且間隔開；第一導(dǎo)電類型的第一及第二源極區(qū)域，其分別布置于所述第一基極區(qū)域及所述第二基極區(qū)域內(nèi)；柵極結(jié)構(gòu)，其通過絕緣層與所述外延層絕緣且布置于所述第一基極區(qū)域與所述第二基極區(qū)域之間的區(qū)域上方，且至少部分地覆蓋所述第一基極區(qū)域及所述第二基極區(qū)域；及漏極觸點，其從裝置的頂部伸入穿過所述外延層以將頂部觸點或金屬層與所述襯底耦合。
[0019]根據(jù)又一實施例，所述漏極觸點可連接到所述襯底。根據(jù)又一實施例，所述漏極觸點可通過連接所述漏極觸點與所述襯底的植入物與所述襯底耦合。根據(jù)又一實施例，所述漏極觸點可由蝕刻到所述外延層中的填充有導(dǎo)電材料的漏極孔形成。根據(jù)又一實施例，所述漏極孔可經(jīng)蝕刻而穿過所述外延層及形成于所述外延層的頂部上的氧化物層。
[0020]根據(jù)另一實施例，一種功率場效應(yīng)晶體管(FET)可包括:襯底；第一導(dǎo)電類型的外延層，其在所述襯底上；第二導(dǎo)電類型的多個第一及第二基極區(qū)域，其布置于所述外延層或阱內(nèi)且間隔開；第一導(dǎo)電類型的多個第一及第二源極區(qū)域，其分別布置于所述第一基極區(qū)域及所述第二基極區(qū)域內(nèi)；多個柵極結(jié)構(gòu)，其通過絕緣層與所述外延層絕緣且布置于相應(yīng)第一與第二基極區(qū)域之間的區(qū)域上方，且至少部分地覆蓋相應(yīng)第一及第二基極區(qū)域；及漏極觸點，其從裝置的頂部伸入穿過所述外延層以將頂部觸點或金屬層與所述襯底耦合。
[0021]根據(jù)所述功率FET的又一實施例，單個漏極觸點可與多個所述第一源極區(qū)域及所述第二源極區(qū)域相關(guān)聯(lián)。根據(jù)又一實施例，所述漏極觸點可連接到所述襯底。根據(jù)又一實施例，所述漏極觸點可通過連接所述漏極觸點與所述襯底的植入物與所述襯底耦合。根據(jù)又一實施例，所述漏極觸點可由蝕刻到所述外延層中的填充有導(dǎo)電材料的漏極孔形成。根據(jù)又一實施例，所述漏極孔可經(jīng)蝕刻而穿過所述外延層及形成于所述外延層的頂部上的氧化物層。
[0022]如(例如)圖1中所展示，在N+襯底415上形成有其厚度及摻雜通常確定裝置的電壓額定值的N-外延層。從頂部到外延層410中形成有由P-摻雜區(qū)域420環(huán)繞的N+摻雜左及右源極區(qū)域430，P-摻雜區(qū)域420形成由其外擴散區(qū)425環(huán)繞的P基極。源極觸點460通常接觸裸片表面上的區(qū)域430及420兩者且通常由連接左及右源極區(qū)域兩者的金屬層形成。絕緣層450 (通常為二氧化硅或任何其它適合材料)使覆蓋P基極區(qū)域420及外擴散區(qū)425的一部分的多晶硅柵極440絕緣。柵極440連接到通常由另一金屬層形成的柵極觸點470。此垂直晶體管的底側(cè)具有形成漏極觸點480的另一金屬層405。裸片的背側(cè)包括漏極觸點層405及相關(guān)聯(lián)漏極觸點480?？偟膩碚f，圖1展示可極小且包括共同漏極、共同柵極及兩個源極區(qū)域以及兩個溝道的MOSFET的典型基本單元?？稍诖怪惫β蔒OS-FET中使用其它類似單元。
[0023]如圖2中所展示，多個此類單元可通常平行連接以形成功率MOSFET 200。此處，類似于圖1中所展示的那些源極區(qū)域的源極區(qū)域125經(jīng)平行布置以形成通過多個通孔240與金屬層250連接的相應(yīng)單元。
[0024]在接通狀態(tài)中，溝道形成于由柵極440覆蓋的區(qū)域420及425的區(qū)內(nèi)；所述溝道分別從表面伸入到區(qū)域420及425中。因此，在圖1中，電流可如水平箭頭所指示而流動。在圖1及2中，單元結(jié)構(gòu)在鄰近源極區(qū)域之間提供充足寬度以允許此電流轉(zhuǎn)變成如垂直箭頭所指示而流動到漏極側(cè)的垂直電流。
[0025]根據(jù)各種實施例，如(例如)圖3中所展示，提供N-摻雜外延層120已生長于其上的高度摻雜(舉例來說，N+++摻雜)襯底115。裝置100類似于圖2中所展示的裝置，其具有通過通孔140連接到金屬層150的多個源極區(qū)域125。然而，如圖3中在截面圖中所展示，已不再使用源極區(qū)域125中的一者以為經(jīng)設(shè)置以允許漏極的前側(cè)連接的連接孔137提供空間。漏極觸點區(qū)110可設(shè)置于裝置100的前側(cè)或頂表面上，其中形成盡可能接近于高度摻雜襯底115地蝕刻到硅中的漏極連接。因此，舉例來說，孔137可蝕刻到N-摻雜外延層120中，孔137伸入到表面或伸入到高度摻雜襯底115中，借此連接頂部漏極觸點區(qū)110與高度摻雜襯底115。為此目的，金屬層150可如圖3中所展示經(jīng)圖案化以允許相應(yīng)漏極金屬化物的放置?？捎脤?dǎo)電材料(例如鎢或任何適合金屬)填充經(jīng)蝕刻孔或孔洞。
[0026]圖3展示具有單個漏極連接的截面圖。然而，多個此種連接可布置于半導(dǎo)體裸片內(nèi)。此外，代替孔洞137，可蝕刻允許甚至更低電阻連接的溝槽?？墒顾鰷喜垩由旎蚩稍O(shè)置多個孔洞137以包圍多個源極單元。此外，漏極連接的數(shù)目可匹配源極連接140的數(shù)目或與源極連接140的數(shù)目成預(yù)定義比率。因此，漏極連接的放置及數(shù)目可根據(jù)各種實施例及設(shè)計規(guī)范廣泛地變化。
[0027]根據(jù)另一實施例，如圖4中所展示，如果外延層厚度太大而不能完全蝕穿，那么可將植入物145(例如，磷植入物)添加到漏極“孔”中以降低電阻，因此將N+++襯底115鏈接到漏極觸點。如圖4中所展示，植入物145可為掩埋層。即使展示為圈或球，但其可在水平與垂直方向上具有不同擴展值。舉例來說，為了提供較短蝕刻距離，垂直延伸可比水平延伸大。
[0028]在如圖3及4中所展示的具有多個源極-柵極-源極單元的功率晶體管中，兩個鄰近基極-源極結(jié)構(gòu)可能不被柵極覆蓋而代替地，漏極觸點可放置于兩個結(jié)構(gòu)之間，如圖3及4中所展示。漏極觸點可由伸入穿過頂部氧化物層及外延層120的孔137形成(如圖3及4中所展示)，借此連接漏極的頂部金屬層110與襯底115。
[0029]因此，根據(jù)各種實施例，實現(xiàn)用于僅前側(cè)功率FET的方法。通過減小到N+++襯底115的額外串聯(lián)電阻，所述襯底可用以載運電流且因此對于數(shù)個源極觸點可需要僅I個漏極觸點。另外，裝置的“間距”被改進且這還產(chǎn)生更佳的硅效率。
[0030]單元結(jié)構(gòu)或多個單元可用以在集成電路內(nèi)或在離散晶體管裝置中形成功率DM0S-FET，如圖5A及5B中所展示。此集成電路可提供控制電路以供在切換式模式電力供應(yīng)器中使用。因此，外部功率晶體管可為不必要的。
[0031]圖5A示意性地展示可如何將微控制器660與根據(jù)如圖3到4中所展示的各種實施例的兩個功率晶體管680及690組合于單個芯片600上?；蛘?，可將微控制器660與晶體管680、690提供于單個外殼內(nèi)的單獨芯片上。微控制器660可具有多個外圍裝置(例如可控制驅(qū)動器、調(diào)制器(特定來說脈沖寬度調(diào)制器)、計時器等)且能夠直接或通過相應(yīng)額外驅(qū)動器驅(qū)動晶體管680及690的柵極640及650。芯片600可經(jīng)配置以使得可通過外部連接或引腳670利用微控制器的多個功能。第一晶體管680的源極可連接到外部連接或引腳610。類似地，外部連接620提供到晶體管680及690的經(jīng)組合漏極與源極的連接，且外部連接或引腳630用于第二晶體管630的漏極?？墒褂酶鶕?jù)所揭示的各種實施例制造的其它晶體管結(jié)構(gòu)，例如H橋接器或多個單晶體管。圖5B展示經(jīng)連接以形成可與單個半導(dǎo)體芯片605內(nèi)的微控制器660或調(diào)制器耦合的H橋接器625的示范性多個M0SFET。
[0032]此外，示范性實施例展示具有適當導(dǎo)電類型的不同區(qū)域的N溝道裝置。所屬領(lǐng)域的技術(shù)人員將了解，本申請案的實施例不限于N溝道裝置，而是也可應(yīng)用于P溝道裝置。
【權(quán)利要求】
1.一種場效應(yīng)晶體管FET單元結(jié)構(gòu)，其包括: 襯底； 第一導(dǎo)電類型的外延層，其在所述襯底上； 第二導(dǎo)電類型的第一及第二基極區(qū)域，其布置于所述外延層或阱內(nèi)且間隔開； 第一導(dǎo)電類型的第一及第二源極區(qū)域，其分別布置于所述第一基極區(qū)域及所述第二基極區(qū)域內(nèi)； 柵極結(jié)構(gòu)，其通過絕緣層與所述外延層絕緣且布置于所述第一基極區(qū)域與所述第二基極區(qū)域之間的區(qū)域上方，且至少部分地覆蓋所述第一基極區(qū)域及所述第二基極區(qū)域， 漏極觸點，其從裝置的頂部伸入穿過所述外延層以將頂部觸點或金屬層與所述襯底耦口 ο
2.根據(jù)權(quán)利要求1所述的場效應(yīng)晶體管單元結(jié)構(gòu)，其中所述漏極觸點伸入到所述襯底中。
3.根據(jù)權(quán)利要求1所述的場效應(yīng)晶體管單元結(jié)構(gòu)，其中所述漏極觸點通過連接所述漏極觸點與所述襯底的植入物與所述襯底耦合。
4.根據(jù)權(quán)利要求3所述的場效應(yīng)晶體管單元結(jié)構(gòu)，其中所述植入物為掩埋層。
5.根據(jù)權(quán)利要求3所述的場效應(yīng)晶體管單元結(jié)構(gòu)，其中所述植入物為磷植入物。
6.根據(jù)權(quán)利要求2所述的場效應(yīng)晶體管單元結(jié)構(gòu)，其中所述漏極觸點由蝕刻到所述外延層中的填充有導(dǎo)電材料的漏極孔形成。
7.根據(jù)權(quán)利要求6所述的場效應(yīng)晶體管單元結(jié)構(gòu)，其中所述導(dǎo)電材料為鎢。
8.根據(jù)權(quán)利要求6所述的場效應(yīng)晶體管單元結(jié)構(gòu)，其中所述漏極孔經(jīng)蝕刻而穿過所述外延層及形成于所述外延層的頂部上的氧化物層。
9.根據(jù)權(quán)利要求2所述的場效應(yīng)晶體管單元結(jié)構(gòu)，其中所述漏極觸點由蝕刻到所述外延層中的填充有導(dǎo)電材料的漏極溝槽形成。
10.根據(jù)權(quán)利要求9所述的場效應(yīng)晶體管單元結(jié)構(gòu)，其中所述導(dǎo)電材料為鎢。
11.一種功率場效應(yīng)晶體管FET，其包括: 襯底； 第一導(dǎo)電類型的外延層，其在所述襯底上； 第二導(dǎo)電類型的多個第一及第二基極區(qū)域，其布置于所述外延層或阱內(nèi)且間隔開；第一導(dǎo)電類型的多個第一及第二源極區(qū)域，其分別布置于所述第一基極區(qū)域及所述第二基極區(qū)域內(nèi)； 多個柵極結(jié)構(gòu)，其通過絕緣層與所述外延層絕緣且布置于相應(yīng)第一與第二基極區(qū)域之間的區(qū)域上方，且至少部分地覆蓋相應(yīng)第一及第二基極區(qū)域，及 至少一個漏極觸點，其從裝置的頂部伸入穿過所述外延層以將頂部觸點或金屬層與所述襯底耦合。
12.根據(jù)權(quán)利要求11所述的功率FET，其包括與多個所述第一源極區(qū)域及所述第二源極區(qū)域相關(guān)聯(lián)的單個漏極觸點。
13.根據(jù)權(quán)利要求11所述的功率FET，其中提供多個漏極觸點，且其中給出第一及第二源極區(qū)域的數(shù)目與一相應(yīng)漏極觸點的預(yù)定義比率。
14.根據(jù)權(quán)利要求13所述的功率FET，其中提供多個漏極觸點且其中所述比率>1。
15.根據(jù)權(quán)利要求11所述的功率FET，其中所述漏極觸點伸入到所述襯底中。
16.根據(jù)權(quán)利要求11所述的功率FET，其中所述漏極觸點通過連接所述漏極觸點與所述襯底的植入物與所述襯底耦合。
17.根據(jù)權(quán)利要求16所述的功率FET，其中所述植入物為掩埋層。
18.根據(jù)權(quán)利要求15所述的功率FET，其中所述漏極觸點由蝕刻到所述外延層中的填充有導(dǎo)電材料的漏極孔形成。
19.根據(jù)權(quán)利要求18所述的功率FET，其中所述漏極孔經(jīng)蝕刻而穿過所述外延層及形成于所述外延層的頂部上的氧化物層。
20.根據(jù)權(quán)利要求15所述的功率FET，其中所述漏極觸點由蝕刻到所述外延層中的填充有導(dǎo)電材料的漏極溝槽形成。
21.一種集成電路裝置，其包括: 控制電路，其可操作以產(chǎn)生多個控制信號； 至少一個集成式功率場效應(yīng)晶體管FET，其具有源極、漏極及與所述控制電路耦合以接收相應(yīng)控制信號的柵極，所述至少一個集成式功率場效應(yīng)晶體管FET包括: 襯底； 第一導(dǎo)電類型的外延層，其在所述襯底上； 第二導(dǎo)電類型的多個第一及第二基極區(qū)域，其布置于所述外延層或阱內(nèi)且間隔開； 第一導(dǎo)電類型的多個第一及第二源極區(qū)域，其用以形成所述源極且分別布置于所述第一基極區(qū)域及所述第二基極區(qū)域內(nèi)； 多個柵極結(jié)構(gòu)，其用以形成所述柵極且通過絕緣層與所述外延層絕緣且布置于相應(yīng)第一與第二基極區(qū)域之間的區(qū)域上方，且至少部分地覆蓋相應(yīng)第一及第二基極區(qū)域，及 至少一個漏極觸點，其從所述裝置的頂部伸入穿過所述外延層以將頂部觸點或金屬層與所述襯底耦合。
【文檔編號】H01L29/08GK104247029SQ201380022263
【公開日】2014年12月24日 申請日期:2013年2月28日 優(yōu)先權(quán)日:2012年3月2日
【發(fā)明者】格列格·A·迪克斯, 丹·格里姆 申請人:密克羅奇普技術(shù)公司