使用與串聯(lián)連接的p型mos器件并聯(lián)的串聯(lián)連接的n型mos器件的雙向開(kāi)關(guān)的制作方法
【專(zhuān)利摘要】雙向開(kāi)關(guān)電路包括與共同源極端子串聯(lián)連接的一對(duì)N型MOS器件，以及與共同源極端子串聯(lián)連接的一對(duì)P型MOS器件。在包括開(kāi)關(guān)電路的第一輸入/輸出(I/O)點(diǎn)與第一個(gè)N型器件的漏極連接且與第一個(gè)P型器件的漏極連接的配置中，串聯(lián)連接的N型器件與串聯(lián)連接的P型器件并聯(lián)連接。并聯(lián)配置還包括開(kāi)關(guān)電路的第二I/O點(diǎn)與第二個(gè)N型器件的漏極連接且與第二個(gè)P型器件的漏極連接。
【專(zhuān)利說(shuō)明】使用與串聯(lián)連接的P型MOS器件并聯(lián)的串聯(lián)連接的N型MOS器件的雙向開(kāi)關(guān)
[0001]相關(guān)申請(qǐng)的交叉引用
[0002]本申請(qǐng)要求在35U.S.C.§ 119(e)下享有美國(guó)臨時(shí)專(zhuān)利申請(qǐng)N0.61/613，269和美國(guó)臨時(shí)專(zhuān)利申請(qǐng)N0.61/613，260的利益，這兩個(gè)申請(qǐng)都遞交于2012年3月20日，其全文的內(nèi)容通過(guò)引用合并于此。

【背景技術(shù)】
[0003]兩個(gè)NDM0S器件能夠能夠串聯(lián)連接，以使它們的源極彼此連接且使它們的柵極彼此連接以形成NDM0S開(kāi)關(guān)。兩個(gè)PDM0S器件也能夠串聯(lián)連接，以使它們的源極彼此連接且使它們的柵極彼此連接而形成PDM0S開(kāi)關(guān)。然而，從未使用串聯(lián)連接的NDM0S和串聯(lián)連接的PDM0S器件的組合來(lái)形成開(kāi)關(guān)。這兩種類(lèi)型的串聯(lián)連接沒(méi)有結(jié)合成單個(gè)開(kāi)關(guān)的原因在于，在常規(guī)的DM0S制造過(guò)程中，一種器件類(lèi)型不得不使其源極與硅基板聯(lián)接。例如，在P型硅基板中，每個(gè)NDM0S器件不得不使其源極與基板連接。類(lèi)似地，在N型硅基板中，每個(gè)PDM0S器件不得不使其源極與基板連接。因此，需要多種工藝(例如，常規(guī)的NDM0S工藝加上常規(guī)的PDM0S工藝)來(lái)形成具有兩種類(lèi)型的串聯(lián)連接的單個(gè)開(kāi)關(guān)，這將是成本高且費(fèi)時(shí)的。由于兩種類(lèi)型的串聯(lián)連接不會(huì)一起使用，所以也沒(méi)有將兩種類(lèi)型的串聯(lián)連接的并聯(lián)配置認(rèn)為是可行的或?qū)嵱玫摹?br> [0004]已經(jīng)開(kāi)發(fā)了允許DM0S器件的源極處于不同于基板的電位的新工藝，從而允許在同一工藝中兩個(gè)NDM0S和PDM0S的串聯(lián)連接。因此，有可能通過(guò)較低的花費(fèi)來(lái)制造包括兩種類(lèi)型的串聯(lián)連接的電路，諸如本發(fā)明的雙向開(kāi)關(guān)。


【發(fā)明內(nèi)容】

[0005]在一個(gè)實(shí)施方案中，利用與一對(duì)串聯(lián)連接的P型M0S器件并聯(lián)連接的一對(duì)串聯(lián)連接的N型M0S器件來(lái)形成雙向開(kāi)關(guān)。
[0006]在第二實(shí)施方案中，雙向開(kāi)關(guān)是一種包括與一對(duì)串聯(lián)連接的PDM0S器件并聯(lián)連接的一對(duì)串聯(lián)連接的NDM0S器件的DM0S開(kāi)關(guān)。依照第二實(shí)施方案的雙向DM0S開(kāi)關(guān)的一個(gè)優(yōu)勢(shì)在于，開(kāi)關(guān)允許軌到軌操作，而無(wú)需使用電荷泵，例如，產(chǎn)生用于常規(guī)DM0S開(kāi)關(guān)的柵極電壓的電荷泵。為了支持軌到軌操作，電荷泵產(chǎn)生超過(guò)最大容許輸入信號(hào)的供電電壓，從而保持常規(guī)DM0S開(kāi)關(guān)接通。按此方式使用電荷泵的缺點(diǎn)包括高的供電電流和慢的切換速度。本發(fā)明的DM0S開(kāi)關(guān)避免了這些缺點(diǎn)。

【專(zhuān)利附圖】

【附圖說(shuō)明】
[0007]圖1示出了根據(jù)本發(fā)明的示例性實(shí)施方案的雙向開(kāi)關(guān)電路的示意圖。

【具體實(shí)施方式】
[0008]本發(fā)明涉及一種利用與一對(duì)串聯(lián)連接的P型M0S器件并聯(lián)連接的一對(duì)串聯(lián)連接的N型MOS器件來(lái)形成的雙向開(kāi)關(guān)。在一個(gè)實(shí)施方案中，M0S器件是DM0S器件。開(kāi)關(guān)能夠作為軌到軌開(kāi)關(guān)而被操作，意味著開(kāi)關(guān)的輸入能夠在正供電軌(LHI)的值和負(fù)供電軌(VSS)的值之間變化，而不會(huì)不利地影響開(kāi)關(guān)操作。LHI和VSS未示于附圖中并且表示產(chǎn)生開(kāi)關(guān)輸入的電路的電源。例如，LHI和VSS可以可為放大器電路供電，在輸入發(fā)送到開(kāi)關(guān)之前，放大器電路提升輸入信號(hào)的電壓電平。
[0009]圖1示出了根據(jù)本發(fā)明的示例性實(shí)施方案的DM0S開(kāi)關(guān)10的示意圖。開(kāi)關(guān)10包括一對(duì)串聯(lián)連接的PDM0S器件mp29/mp30以及一對(duì)串聯(lián)連接的NDM0S器件mn47/mn48。雖然結(jié)合兩個(gè)M0S器件串聯(lián)連接描述了示例性實(shí)施方案，多于兩個(gè)的M0S器件也可以串聯(lián)連接。然而，從制造成本和性能的視角看，多于兩個(gè)串聯(lián)連接的M0S器件的使用既不需要，也不一定是優(yōu)選的。每個(gè)串聯(lián)連接形成在輸入/輸出(I/O)點(diǎn)si與I/O點(diǎn)dl之間。mp29和mp30的源極連接在一起。mp29和mp30的柵極也連接在一起。類(lèi)似地,mn47和mn48的源極連接在一起，mn47和mn48的柵極連接在一起?？梢岳酶綦x工藝來(lái)形成DM0S器件mp29/mp30/mn47/mn48，其中在每個(gè)DM0S器件的硅基板中包括隔離區(qū)域以允許DM0S器件的源極區(qū)域處于與基板不同的電位，例如，處于LHI與VSS之間的任意電壓。因?yàn)樵礃O不再與基板電位關(guān)聯(lián)，所以使得軌到軌操作可行。
[0010]開(kāi)關(guān)10是雙向的，意味著si和dl能夠用于輸入和輸出。器件mp29/mp30/mn47/mn48是高壓DM0S器件，適合于與電源電路以及在不超過(guò)常見(jiàn)于CMOS電路的電壓下工作的其他電路一起使用。如圖1所示，mp29和mn48的漏極在si處連接在一起。mp30和mn47的漏極在dl處連接在一起。通過(guò)這種方式，串聯(lián)的DM0S器件并聯(lián)地連接在開(kāi)關(guān)10的輸入和輸出之間。
[0011]開(kāi)關(guān)10還可以包括保護(hù)DM0S器件免于高壓破壞的一個(gè)或多個(gè)保護(hù)器件。例如，開(kāi)關(guān)10可以包括齊納二極管d36/d37，其工作以分別限制mn47/mn48和mp29/mp30的最大柵極-源極電壓(Vgs)。二極管d36連接在mn47/mn48的共同柵極與mn47/mn48的共同源極之間。二極管d37連接在mp29/mp30的共同柵極與mp29/mp30的共同源極之間。
[0012]通過(guò)器件mp29/mp30/mn47/mn48的各自的柵極輸入來(lái)同時(shí)接通和關(guān)斷器件mp29/mp30/mn47/mn48,能夠操作開(kāi)關(guān)10。mp29/mp30的柵極標(biāo)記為“pgate”且mn47/mn48的柵極標(biāo)記為“ngate”。還可以基于DM0S器件的共同源極處的信號(hào)來(lái)控制開(kāi)關(guān)10。具體地，信號(hào)“midp”是從對(duì)應(yīng)于mp29/mp30的共同源極的節(jié)點(diǎn)獲得的，信號(hào)“midn”是從對(duì)應(yīng)于mn47/mn48的共同源極的節(jié)點(diǎn)獲得的。下面描述了 midp和midn的功能。
[0013]DM0S器件對(duì)柵極-源極電壓Vgs有限制。最大容許Vgs電壓根據(jù)用于制造DM0S器件的制造工藝而變化。在一個(gè)實(shí)施方案中，Vgs具有近似5.5V的最大容許電壓。在圖1的電路中，這意味著DM0S器件的柵極電壓必須參考源極電壓(midp和midn，它們的值將依據(jù)輸入而變化)并且被控制從而將Vgs限制到最大容許電壓。在開(kāi)關(guān)10中，由于存在于DM0S器件內(nèi)的固有寄生二極管，源極電壓跟蹤施加到DM0S器件的漏極(si或dl)的外部電壓。對(duì)于NDM0S器件而言，陽(yáng)極與共同源極(midn)連接，且陰極與mn48的si連接且與mn47的dl連接。對(duì)于PDM0S器件而言，陽(yáng)極與漏極連接，漏極與mp29的si連接且與mp30的dl連接。PDM0S器件的二極管的陰極為共同源極(midp)。
[0014]根據(jù)一個(gè)實(shí)施方案,要接通PDM0S器件mp29/mp30, pgate必須為比midp低的最小值Vtp(PDM0S器件的閾值電壓)以及比midp低的最大值5.5V。在相同的實(shí)施方案中，要接通NDMOS器件，ngate必須為比midn高的最小值Vtn (NDM0S器件的閾值電壓)以及比midn高的最大值5.5V。如果器件的接通閾值電壓Vt = Vtp = Vtn近似為1.2V，則DC柵極電壓midp-5V可以用于安全地接通PDM0S器件，同時(shí)保持在Vgs的5.5V限值內(nèi)。類(lèi)似地，對(duì)于NDM0S器件，柵極電壓midn+5V可用于安全地接通NDM0S器件。因此，漏極-源極電壓Vds可以是高壓(例如，Vds = 80V)，同時(shí)允許利用更低的電壓(例如，Vgs = 5.5V)使開(kāi)關(guān)10接通。
[0015]雖然Vgs的實(shí)際限值可以根據(jù)用于制造DM0S器件的工藝較高或較低，但是Vgs優(yōu)選地保持以使其總是大致低于5.5V的最大值)。在上述實(shí)施方案中使用5VVgs的原因在于獲得可能最低的導(dǎo)通電阻(Ron)。隨著Vgs增加，Ron減小。因此，雖然1.2V是使器件接通的足夠Vgs，但是因?yàn)镽on較高所以性能會(huì)顯著下降，從而減小了傳遞到輸出sl/dl的信號(hào)的量級(jí)?？傊?，因?yàn)閙idp/midn跟蹤源極電壓，柵極電壓pgate/ngate需要跟蹤midp/midn從而保持器件接通。
[0016]PDM0S器件mp29/mp30和NDM0S器件mn47/mn48可以同時(shí)接通或關(guān)斷，即，全部四個(gè)器件在任意給定時(shí)間或者是都接通或者都關(guān)斷。要關(guān)斷器件，可以施加0V的Vgs，例如，通過(guò)將柵極與midp/midn聯(lián)接。具體地，midp與pgate聯(lián)接，midn與ngate聯(lián)接。當(dāng)開(kāi)關(guān)10關(guān)斷時(shí),midp和midn很可能處于不同的電壓(即,midp將是si或dl的最正電壓,并且midn將是si或dl的最負(fù)電壓)。
[0017]在之前的說(shuō)明書(shū)中，已經(jīng)參考本發(fā)明的具體示例性實(shí)施方案描述了本發(fā)明。然而，顯而易見(jiàn)的是，可以對(duì)這些示例性實(shí)施方案進(jìn)行各種修改和改變，而不偏離如隨附的權(quán)利要求中闡述的本發(fā)明的較寬的精神和范圍。例如，在上述的示例性實(shí)施方案中，使用DM0S器件，因?yàn)镈M0S器件允許具有高的電源電壓。因此，開(kāi)關(guān)10特別適合于在涉及到使用高電壓(例如，從LHI到VSS的80V的電壓或者從si到dl的80V的電壓)或者需要容錯(cuò)型開(kāi)關(guān)的任何應(yīng)用中使用。但是，在備選的實(shí)施方案中，可以使用CMOS器件(例如，N型M0S與P型M0S相結(jié)合)，而不使用DM0S器件。開(kāi)關(guān)10還可以使用來(lái)替代低功率應(yīng)用中的常規(guī)開(kāi)關(guān)，因?yàn)槠淠軌驁?zhí)行相同的切換功能。本文所描述的實(shí)施方案可以在構(gòu)造組合中彼此組合地呈現(xiàn)。因此，應(yīng)在示例性的意義而不是限制的意義上來(lái)考量說(shuō)明書(shū)和附圖。
【權(quán)利要求】
1.雙向開(kāi)關(guān)電路，包括: 一對(duì)N型MOS器件，其通過(guò)第一共同源極端子串聯(lián)連接； 一對(duì)P型MOS器件，其通過(guò)第二共同源極端子串聯(lián)連接；以及 并聯(lián)配置，其包括: 所述開(kāi)關(guān)電路的第一輸入/輸出(I/O)點(diǎn)，其與第一個(gè)所述N型器件的漏極連接且與第一個(gè)所述P型器件的漏極連接；以及 所述開(kāi)關(guān)電路的第二 I/O點(diǎn)，其與第二個(gè)所述N型器件的漏極連接且與第二個(gè)所述P型器件的漏極連接。
2.如權(quán)利要求1所述的電路，其中所述MOS器件是CMOS器件。
3.如權(quán)利要求1所述的電路，其中所述MOS器件是DMOS器件。
4.如權(quán)利要求1所述的電路，其中所述MOS器件配置成同時(shí)接通和關(guān)斷。
5.如權(quán)利要求1所述的電路，其中所述N型器件的柵極連接在一起，并且所述P型器件的柵極連接在一起。
6.如權(quán)利要求5所述的電路，其中控制作為從所述N型器件和所述P型器件的相應(yīng)源極端子獲得的信號(hào)的函數(shù)的所述N型器件和所述P型器件的柵極。
7.如權(quán)利要求5所述的電路，還包括: 齊納二極管，其連接在所述P型器件的柵極和所述第二共同源極端子之間。
8.如權(quán)利要求5所述的電路，還包括: 齊納二極管，其連接在所述N型器件的柵極與所述第一共同源極端子之間。
【文檔編號(hào)】H01L29/747GK104303309SQ201380015118
【公開(kāi)日】2015年1月21日 申請(qǐng)日期:2013年3月14日 優(yōu)先權(quán)日:2012年3月20日
【發(fā)明者】D·埃亨尼, J·O·鄧?yán)? 申請(qǐng)人:美國(guó)亞德諾半導(dǎo)體公司