柵介質(zhì)的電學(xué)性能的測試方法
【專利摘要】本發(fā)明提供一種柵介質(zhì)的電學(xué)性能的測試方法，包括如下步驟：提供一襯底，所述襯底包括一絕緣埋層以及位于所述絕緣埋層表面的一用于制造器件的頂層半導(dǎo)體層；在所述頂層半導(dǎo)體層表面制作一第一金屬電極及生長一柵介質(zhì)薄膜；在所述柵介質(zhì)薄膜表面制作一第二金屬電極及第三金屬電極，所述第一金屬電極的面積及第二金屬電極的面積大于所述第三金屬電極的面積；在所述第一金屬電極與所述第三金屬電極上施加電壓，進行電流-電壓測試，以得到所述柵介質(zhì)的漏電流；在所述第二金屬電極與第三金屬電極上施加電壓，進行電容-電壓測試，以得到所述柵介質(zhì)的電容。本發(fā)明柵介質(zhì)的電學(xué)性能的測試方法，其能夠簡單方便準(zhǔn)確的測量柵介質(zhì)材料的漏電流及電容。
【專利說明】柵介質(zhì)的電學(xué)性能的測試方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路【技術(shù)領(lǐng)域】，尤其涉及一種柵介質(zhì)的電學(xué)性能的測試方法。
【背景技術(shù)】
[0002]集成電路技術(shù)以令人難以置信的速度發(fā)展著，其規(guī)律基本符合眾所周知的摩爾定律，即集成電路上可容納晶體管數(shù)目每十八個月就會增加一倍，金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)的特征尺寸也一直遵循著規(guī)律不斷地縮小。然而，MOS管柵介質(zhì)厚度越來越小，已接近其極限。二氧化硅的柵介質(zhì)在10納米厚度以下時(硅材料的加工極限一般認為是10納米線寬)，將出現(xiàn)隧道電流增大，針孔缺陷和性能可靠性變差等問題。為了解決這些問題，一些集成電路研究之中機構(gòu)已經(jīng)開始探索，采用高介電常數(shù)柵介質(zhì)材料代替SiO2表現(xiàn)出了很好的效果，Intel公司的45納米高介電常數(shù)制程技術(shù)就是很好的例子，已經(jīng)引領(lǐng)了人們對高介電常數(shù)柵介質(zhì)材料進行了廣泛的研究。
[0003]所謂SOI (絕緣體上娃，silicon-on-1nsulator),即利用絕緣層將頂部制造器件的硅膜和硅襯底隔離。由于SOI晶圓上制作的MOS器件實現(xiàn)了全介質(zhì)隔離，可免受來自襯底和相鄰器件的干擾，避免了許多寄生效應(yīng)。因此，SOI CMOS電路與傳統(tǒng)硅CMOS電路相比具有眾多優(yōu)勢，被譽為“21世紀(jì)的硅集成電路技術(shù)”。SOI技術(shù)是在頂層硅和背襯底之間引入一層埋氧化層。通過在絕緣體上形成半導(dǎo)體薄膜，SOI材料具有了體硅所無法比擬的優(yōu)點:可以實現(xiàn)集成電路中元器件的介質(zhì)隔離，徹底消除了體硅CMOS電路中的寄生閂鎖效應(yīng)；采用這種材料制成的集成電路還具有寄生電容小、集成密度高、速度快、工藝簡單、短溝道效應(yīng)小雞特別適用于低壓低功耗電路等優(yōu)勢，因此可以說SOI將有可能成為深亞微米的低壓、低功耗集成電路的主流技術(shù)。
[0004]通常研究柵介質(zhì)的電學(xué)性能常用的方法是制作一個MOS電容器，但是由于SOI材料中存在埋氧層，如果直接在材料兩邊長電極則會引入至少三個附加的界面層，其中包含兩個埋氧層界面，這樣界面層存儲電荷。在CV測試時是多個電容串聯(lián)，測量值很小，無法提取出柵介質(zhì)的電容，在IV測試時無法提取出柵介質(zhì)本身的漏電流，使得柵介質(zhì)材料的電學(xué)性能的測試難度加大。

【發(fā)明內(nèi)容】

[0005]本發(fā)明所要解決的技術(shù)問題是，提供一種柵介質(zhì)的電學(xué)性能的測試方法，其能夠簡單方便準(zhǔn)確的測量柵介質(zhì)材料的電容及漏電流。
[0006]為了解決上述問題，本發(fā)明提供了一種柵介質(zhì)的電學(xué)性能的測試方法，包括如下步驟:
提供一襯底，所述襯底包括一絕緣埋層以及位于所述絕緣埋層表面的一用于制造器件的頂層半導(dǎo)體層；在所述頂層半導(dǎo)體層表面制作一第一金屬電極及生長一柵介質(zhì)薄膜；在所述柵介質(zhì)薄膜表面制作一第二金屬電極及第三金屬電極，所述第一金屬電極的面積及第二金屬電極的面積大于所述第三金屬電極的面積； 在所述第一金屬電極與所述第三金屬電極上施加電壓，進行電流-電壓測試，以得到所述柵介質(zhì)的漏電流；
在第二金屬電極與第三金屬電極上施加電壓，進行電容-電壓測試，以得到所述柵介質(zhì)的電容。
[0007]所述制作第一金屬電極的步驟包括:
對襯底的頂層半導(dǎo)體層進行光刻處理，確定第一金屬電極的位置及形狀；
沉積金屬薄膜；
采用剝離工藝，去除光刻膠及多余金屬薄膜，在頂層半導(dǎo)體層上形成一第一金屬電極。
[0008]所述生長柵介質(zhì)薄膜的步驟包括:
將帶有第一金屬電極的襯底進行清洗；
將清洗后的帶有第一金屬電極的襯底置于原子層沉積反應(yīng)腔中，利用原子層沉積的方式生長柵介質(zhì)薄膜；
原位對生長的柵介質(zhì)薄膜進行氧等離子體處理。
[0009]所述制作第二金屬電極及第三金屬電極的步驟包括:
對襯底的具有第一金屬電極及柵介質(zhì)薄膜的表面進行掩膜處理，確定第二金屬電極及第三金屬電極的位置及形狀；
沉積金屬薄膜；
采用剝離工藝，去除掩膜，在柵介質(zhì)薄膜上形成一第二金屬電極及第三金屬電極。
[0010]在所述柵介質(zhì)薄膜上制作第二金屬電極及第三金屬電極后，進一步包括一退火步驟，以形成歐姆接觸。
[0011]所述襯底經(jīng)過一清洗干燥步驟。
[0012]在襯底上制作第一金屬電極后進一步包括一采用標(biāo)準(zhǔn)的RCA清洗工藝對襯底進行清洗的步驟。
[0013]所述柵介質(zhì)薄膜為高介電常數(shù)介質(zhì)薄膜。
[0014]所述第一金屬電極的面積及第二金屬電極的面積大于100倍的第三金屬電極的面積。
[0015]本發(fā)明的優(yōu)點在于，通過在包括一絕緣埋層以及位于所述絕緣埋層表面的一用于制造器件的頂層半導(dǎo)體層的襯底的頂層半導(dǎo)體層表面設(shè)置第一金屬電極及柵介質(zhì)薄膜，在柵介質(zhì)薄膜上設(shè)置第二金屬電極及第三金屬電極，其中第一金屬電極及第二金屬電極的面積大于第三金屬電極的面積，來進行柵介質(zhì)材料電容及漏電流的測試。在進行電容電壓測試時使用第二金屬電極與第三金屬電極，實際上相當(dāng)于兩個MOS電容串聯(lián)，由于第二金屬電極的面積大于第三金屬電極的面積，第二金屬電極對應(yīng)的電容的作用可以忽略不計，從而柵介質(zhì)的電容測量值近似認為是第三金屬電極對應(yīng)的電容的電容值。在進行電流電壓測試時使用第一金屬電極與第三金屬電極，因為第一金屬電極直接與頂層半導(dǎo)體層接觸，可以與頂層半導(dǎo)體層形成良好的歐姆接觸，不存在多層界面的影響，且第一金屬電極的面積大于第三金屬電極的面積，所以，所測得的漏電流即為柵介質(zhì)的漏電流。
【專利附圖】

【附圖說明】
[0016]附圖1所示為本發(fā)明柵介質(zhì)的電學(xué)性能的測試方法的步驟流程圖； 附圖2k?附圖2C所示為本發(fā)明柵介質(zhì)的電學(xué)性能的測試方法工藝流程圖；
附圖3所示為采用本發(fā)明測試方法測得的電流-電壓曲線；
附圖4A及附圖4B所示為采用本發(fā)明測試方法測得的電容-電壓曲線。
【具體實施方式】
[0017]下面結(jié)合附圖對本發(fā)明提供的柵介質(zhì)的電學(xué)性能的測試方法的【具體實施方式】做詳細說明。
[0018]附圖1所示為本發(fā)明柵介質(zhì)的電學(xué)性能的測試方法的步驟流程圖，所述方法包括如下步驟:步驟S10、提供一襯底，所述襯底包括一絕緣埋層以及位于所述絕緣埋層表面的一用于制造器件的頂層半導(dǎo)體層；步驟S11、在所述頂層半導(dǎo)體層表面制作一第一金屬電極及生長一柵介質(zhì)薄膜；步驟S12、在所述柵介質(zhì)薄膜表面制作一第二金屬電極及第三金屬電極，所述第一金屬電極的面積及第二金屬電極的面積大于所述第三金屬電極的面積；步驟S13、在所述第一金屬電極與所述第三金屬電極上施加電壓，進行電流-電壓測試，以得到所述柵介質(zhì)的漏電流；步驟S14、在第二金屬電極與第三金屬電極上施加電壓，進行電容-電壓測試，以得到所述柵介質(zhì)的電容。
[0019]附圖2A?附圖2C所示為本發(fā)明柵介質(zhì)的電學(xué)性能的測試方法工藝流程圖。
[0020]參見附圖2A及步驟S10，提供一襯底100，所述襯底100包括一絕緣埋層102以及位于述絕緣埋層102表面的一用于制造器件的頂層半導(dǎo)體層101。在本【具體實施方式】中，所述襯底100為SOI襯底，則所述襯底還包括一位于絕緣埋層102下的支撐襯底103。在本【具體實施方式】中進一步包括一清洗并干燥襯底100的步驟，以去除襯底100的頂層半導(dǎo)體層101的表面污潰。
[0021]參見附圖2B及步驟Sll,在所述頂層半導(dǎo)體層101表面制作一第一金屬電極104及生長一柵介質(zhì)薄膜105。
[0022]所述制作第一金屬電極104的方法包括如下步驟:
對襯底100的頂層半導(dǎo)體層101進行光刻處理，確定第一金屬電極104的位置及形狀。所述光刻處理為本領(lǐng)域技術(shù)人員熟知的方法，在此不贅述。
[0023]沉積金屬薄膜。在本【具體實施方式】中，所述第一金屬電極為Pt金屬電極。在本【具體實施方式】中采用電子束蒸發(fā)或者磁控濺射的方法沉積金屬薄膜。
[0024]采用lift-off剝離工藝，去除光刻處理時的光刻膠及多余的金屬薄膜，在頂層半導(dǎo)體層101上形成一第一金屬電極104。lift-off剝離工藝為本領(lǐng)域技術(shù)人員熟知的方法，在此不贅述。
[0025]所述生長柵介質(zhì)薄膜105的方法包括如下步驟:
將帶有第一金屬電極104的襯底100進行清洗。在本步驟中，采用標(biāo)準(zhǔn)的RCA清洗工藝對帶有第一金屬電極104的襯底100進行清洗。標(biāo)準(zhǔn)的RCA清洗工藝為本領(lǐng)域技術(shù)人員熟知的技術(shù)，在此不贅述。
[0026]將清洗后的帶有第一金屬電極104的襯底100置于原子層沉積反應(yīng)腔中，利用原子層沉積的方式生長柵介質(zhì)薄膜105。在本【具體實施方式】中，所述柵介質(zhì)薄膜105為高介電常數(shù)介質(zhì)薄膜，例如，HfO2或Al2O3。
[0027]原位對生長的柵介質(zhì)薄膜105進行氧等離子體處理。該處理方法為本領(lǐng)域技術(shù)人員熟知的技術(shù)，在此不贅述。
[0028]參見附圖2C及步驟S12，在所述柵介質(zhì)薄膜105表面制作一第二金屬電極106及一第三金屬電極107。
[0029]所述制作第二金屬電極106及第三金屬電極107的步驟包括:
對襯底100的具有第一金屬電極104及柵介質(zhì)薄膜105的表面進行mask掩膜處理,確定第二金屬電極106及第三金屬電極107的位置及形狀。所述掩膜處理為本領(lǐng)域技術(shù)人員熟知的方法，在此不贅述。
[0030]沉積金屬薄膜；在本【具體實施方式】中，所述第二金屬電極106及第三金屬電極107均為Pt金屬電極。在本【具體實施方式】中采用電子束蒸發(fā)或者磁控濺射的方法沉積金屬薄膜。
[0031]采用剝離工藝，去除掩膜，在柵介質(zhì)薄膜105上形成一第二金屬電極106及第三金屬電極107。所述剝離工藝為現(xiàn)有技術(shù)中本領(lǐng)域技術(shù)人員熟知的方法，在此不贅述。
[0032]所述第一金屬電極104的面積及第二金屬電極106的面積大于所述第三金屬電極107的面積。優(yōu)選地，所述第一金屬電極104的面積及第二金屬電極106的面積大于100倍的第三金屬電極107的面積。
[0033]進一步，在步驟S12之后，還包括退火步驟，以形成歐姆接觸。將制作好的帶有第一金屬電極104、柵介質(zhì)薄膜105、第二金屬電極106及第三金屬電極107的襯底100置于氮氣及氫氣的混合氣體中(氮氣:氫氣=19:1)退火處理。所述退火處理的溫度為450°C，時間為3min。
[0034]參見步驟S13，在所述第一金屬電極104與所述第三金屬電極107上施加電壓，進行電流-電壓測試，以得到所述柵介質(zhì)的漏電流。本發(fā)明柵介質(zhì)的電學(xué)性能的測試方法在進行電流-電壓測試時，采用的是第一金屬電極104及第三金屬電極107。由于第一金屬電極104直接與頂層半導(dǎo)體層101接觸，且第一金屬電極104的面積大于第三金屬電極107的面積，優(yōu)選地，第一金屬電極104的面積大于100倍的第三金屬電極107的面積,可以與頂層半導(dǎo)體層101形成良好的歐姆接觸，不存在多層界面的影響，所以，所測得的漏電流即為柵介質(zhì)薄膜105的漏電流。因此，我們可以利用第一金屬電極104及第三金屬電極107來測量柵介質(zhì)薄膜105的IV曲線。
[0035]附圖3為采用本發(fā)明測試方法測得的電流-電壓曲線。參見附圖3，在此列舉HfO2及HfLaO兩種高介電常數(shù)的材料分別作為柵介質(zhì)薄膜105的材料，進行電流-電壓曲線測試。HfO2及HfLaO兩種高介電常數(shù)的材料分別作為柵介質(zhì)薄膜105在步驟S21之后沒有進行退火步驟及進行了 800°C退火步驟的兩種情況下，對上述柵介質(zhì)薄膜進行電流-電壓測試。
[0036]參見步驟S14，在第二金屬電極106與第三金屬電極107上施加電壓，進行電容-電壓測試，以得到所述柵介質(zhì)的電容。本發(fā)明柵介質(zhì)的電學(xué)性能的測試方法在進行電容-電壓測試時，第二金屬電極106與柵介質(zhì)薄膜105及頂層半導(dǎo)體層101形成一 MOS電容，第三金屬電極107與柵介質(zhì)薄膜105及頂層半導(dǎo)體層101形成一 MOS電容，本發(fā)明測試方法采用的是第二金屬電極106及第三金屬電極107，進行電容-電壓測試，這相當(dāng)于將兩個MOS電容串聯(lián)。當(dāng)兩個電容不同的電容串聯(lián)時，大電容越大，其對串聯(lián)電容的貢獻越小。而本發(fā)明中，第二金屬電極106的面積大于第三金屬電極107的面積,優(yōu)選地,第二金屬電極106的面積大于100倍的第三金屬電極107的面積,所以,第二金屬電極106所在的MOS電容可以忽略不計，則柵介質(zhì)的電容即為第三金屬電極107的電容。因此，我們可以利用第二金屬電極106及第三金屬電極107來測量柵介質(zhì)薄膜105的CV曲線。
[0037]附圖4A及附圖4B為采用本發(fā)明測試方法測得的電容-電壓曲線。參見附圖4A及附圖4B，在此列舉HfO2及HfLaO兩種高介電常數(shù)的材料分別作為柵介質(zhì)薄膜105的材料，進行電流-電壓曲線測試。HfO2及HfLaO兩種高介電常數(shù)的材料分別作為柵介質(zhì)薄膜105在步驟S21之后進行了 800°C退火，對上述柵介質(zhì)薄膜進行電流-電壓測試。
[0038]以上所述僅是本發(fā)明的優(yōu)選實施方式，應(yīng)當(dāng)指出，對于本【技術(shù)領(lǐng)域】的普通技術(shù)人員，在不脫離本發(fā)明原理的前提下，還可以做出若干改進和潤飾，這些改進和潤飾也應(yīng)視為本發(fā)明的保護范圍。
【權(quán)利要求】
1.一種柵介質(zhì)的電學(xué)性能的測試方法，其特征在于，包括如下步驟:提供一襯底，所述襯底包括一絕緣埋層以及位于所述絕緣埋層表面的一用于制造器件的頂層半導(dǎo)體層；在所述頂層半導(dǎo)體層表面制作一第一金屬電極及生長一柵介質(zhì)薄膜；在所述柵介質(zhì)薄膜表面制作一第二金屬電極及第三金屬電極，所述第一金屬電極的面積及第二金屬電極的面積大于所述第三金屬電極的面積；在所述第一金屬電極與所述第三金屬電極上施加電壓，進行電流-電壓測試，以得到所述柵介質(zhì)的漏電流；在所述第二金屬電極與第三金屬電極上施加電壓，進行電容-電壓測試，以得到所述柵介質(zhì)的電容。
2.根據(jù)權(quán)利要求1所述的柵介質(zhì)的電學(xué)性能的測試方法，其特征在于，所述制作第一金屬電極的步驟包括:對襯底的頂層半導(dǎo)體層進行光刻處理，確定第一金屬電極的位置及形狀；沉積金屬薄膜；采用剝離工藝，去除光刻膠及多余金屬薄膜，在頂層半導(dǎo)體層上形成一第一金屬電極。
3.根據(jù)權(quán)利要求1所述的柵介質(zhì)的電學(xué)性能的測試方法，其特征在于，所述生長柵介質(zhì)薄膜的步驟包括:將帶有第一金屬電極的襯底進行清洗；將清洗后的帶有第一金屬電極的襯底置于原子層沉積反應(yīng)腔中，利用原子層沉積的方式生長柵介質(zhì)薄膜；原位對生長的柵介質(zhì)薄膜進行氧等離子體處理。
4.根據(jù)權(quán)利要求1所述的柵介質(zhì)的電學(xué)性能的測試方法，其特征在于，所述制作第二金屬電極及第三金屬電極的步驟包括:對襯底的具有第一金屬電極及柵介質(zhì)薄膜的表面進行掩膜處理，確定第二金屬電極及第三金屬電極的位置及形狀；沉積金屬薄膜；采用剝離工藝，去除掩膜，在柵介質(zhì)薄膜上形成一第二金屬電極及第三金屬電極。
5.根據(jù)權(quán)利要求1所述的柵介質(zhì)的電學(xué)性能的測試方法，其特征在于，在所述柵介質(zhì)薄膜上制作第二金屬電極及第三金屬電極后，進一步包括一退火步驟，以形成歐姆接觸。
6.根據(jù)權(quán)利要求1所述的柵介質(zhì)的電學(xué)性能的測試方法，其特征在于，所述襯底經(jīng)過一清洗干燥步驟。
7.根據(jù)權(quán)利要求1所述的柵介質(zhì)的電學(xué)性能的測試方法，其特征在于，在襯底上制作第一金屬電極后進一步包括一采用標(biāo)準(zhǔn)的RCA清洗工藝對襯底進行清洗的步驟。
8.根據(jù)權(quán)利要求1所述的柵介質(zhì)的電學(xué)性能的測試方法，其特征在于，所述柵介質(zhì)薄膜為高介電常數(shù)介質(zhì)薄膜。
9.根據(jù)權(quán)利要求1所述的柵介質(zhì)的電學(xué)性能的測試方法，其特征在于，所述第一金屬電極的面積及第二金屬電極的面積大于100倍的第三金屬電極的面積。
【文檔編號】H01L23/544GK103745941SQ201310745281
【公開日】2014年4月23日 申請日期:2013年12月30日 優(yōu)先權(quán)日:2013年12月30日
【發(fā)明者】魏星, 曹鐸, 狄增峰, 方子韋 申請人:上海新傲科技股份有限公司