FinFET器件及其制造方法
【專利摘要】本發(fā)明提供了FinFET器件及其制造方法。該半導(dǎo)體器件包括襯底，該襯底具有隔離區(qū)域、柵極區(qū)域、被柵極區(qū)域分開(kāi)的源極和漏極區(qū)域、位于柵極區(qū)域中的第一鰭結(jié)構(gòu)。第一鰭結(jié)構(gòu)包括作為該第一鰭結(jié)構(gòu)的下部的第一半導(dǎo)體材料層、作為該第一鰭結(jié)構(gòu)的中部的外面部分的半導(dǎo)體氧化物層、作為該第一鰭結(jié)構(gòu)的中部的中心部分的第一半導(dǎo)體材料層和作為該第一鰭結(jié)構(gòu)的上部的第二半導(dǎo)體材料層。半導(dǎo)體器件還包括位于兩個(gè)鄰近的隔離區(qū)域之間的源極/漏極區(qū)域中的襯底上方的源極/漏極部件以及位于柵極區(qū)域中的高k（HK）/金屬柵極（MG）堆疊件，該HK/MG堆疊件覆蓋在第一鰭結(jié)構(gòu)的一部分的上方。
【專利說(shuō)明】FinFET器件及其制造方法
[0001]本專利是于2013年I月14日提交的名稱為“Semiconductor Device AndFabricating The Same”的美國(guó)序列號(hào)第13/740，373號(hào)的部分連續(xù)案，將該案并入本文作為參考。本專利要求于2013年3月15日提交的美國(guó)序列號(hào)第61/799，468號(hào)的權(quán)益，將該申請(qǐng)并入本文作為參考。
【技術(shù)領(lǐng)域】
[0002]本發(fā)明涉及半導(dǎo)體領(lǐng)域，更具體地，本發(fā)明涉及一種FinFET器件及其制造方法?！颈尘凹夹g(shù)】
[0003]半導(dǎo)體集成電路(IC)產(chǎn)業(yè)經(jīng)歷了指數(shù)式增長(zhǎng)。IC材料和設(shè)計(jì)方面的技術(shù)進(jìn)步產(chǎn)生了 IC代，其中每一代都具有比上一代更小且更復(fù)雜的電路。在IC發(fā)展的過(guò)程中，功能密度(即每芯片面積上互連器件的數(shù)量)大幅增加而幾何尺寸(即使用制造工藝可以創(chuàng)建的最小的元件(或線))降低了。這種按比例縮小工藝通常通過(guò)提高生產(chǎn)效率和降低相關(guān)成本而帶來(lái)益處。
[0004]這種按比例縮小工藝也增大了加工和生產(chǎn)IC的復(fù)雜性，因而為了實(shí)現(xiàn)這些進(jìn)步，需要在IC加工和制造方面的相似的發(fā)展。例如，已引入了諸如鰭式場(chǎng)效應(yīng)晶體管(FinFET)的三維晶體管來(lái)代替平面晶體管。雖然現(xiàn)有的FinFET器件及制造FinFET器件的方法通常足以實(shí)現(xiàn)它們的預(yù)期目的，但其在各方面尚不是 完全令人滿意的。因而期待這一領(lǐng)域中的改進(jìn)。

【發(fā)明內(nèi)容】

[0005]為了解決現(xiàn)有技術(shù)中所存在的問(wèn)題，根據(jù)本發(fā)明的一個(gè)方面，提供了一種半導(dǎo)體器件，包括:襯底，具有柵極區(qū)域及源極和漏極(S/D)區(qū)域；第一鰭結(jié)構(gòu)，位于所述柵極區(qū)域中，所述第一鰭結(jié)構(gòu)包括:作為所述第一鰭結(jié)構(gòu)的下部的第一半導(dǎo)體材料層；半導(dǎo)體氧化物層，作為所述第一鰭結(jié)構(gòu)的中部的外面部分；作為所述第一鰭結(jié)構(gòu)的中部的中心部分的第一半導(dǎo)體材料層；和第二半導(dǎo)體材料層，作為所述第一鰭結(jié)構(gòu)的上部；高1^ (HK)/金屬柵極(MG)堆疊件，位于所述柵極區(qū)域中，所述HK/MG堆疊件覆蓋在部分所述第一鰭結(jié)構(gòu)的上方；以及S/D部件，位于所述S/D區(qū)域中。
[0006]在所述半導(dǎo)體器件中，所述作為所述第一鰭結(jié)構(gòu)的下部的第一半導(dǎo)體材料層和所述作為所述第一鰭結(jié)構(gòu)的中部的中心部分的第一半導(dǎo)體材料層包括外延生長(zhǎng)的硅鍺(SiGex)，其中X是以原子百分比表示的Ge組分。
[0007]在所述半導(dǎo)體器件中，在所述柵極區(qū)域中，所述中部的中心部分的SiGe層的Ge組分X比所述第一鰭結(jié)構(gòu)的下部的SiGe層的Ge組分x更高。
[0008]在所述半導(dǎo)體器件中，所述中部的中心部分的SiGe層的Ge組分x在約0.2至約
0.5的范圍內(nèi)。
[0009]在所述半導(dǎo)體器件中，SiGex層的厚度在約5nm至約40nm的范圍內(nèi)。[0010]在所述半導(dǎo)體器件中，所述第一鰭結(jié)構(gòu)的中部的外面部分是SiGeOy，其中y是以原子百分比表示的氧組分。
[0011]在所述半導(dǎo)體器件中，SiGeOy通過(guò)在所述柵極區(qū)域中對(duì)所述第一鰭中的SiGex層實(shí)施熱氧化工藝獲得體積膨脹而形成。
[0012]在所述半導(dǎo)體器件中，所述第二半導(dǎo)體材料包括硅(Si )。
[0013]在所述半導(dǎo)體器件中，所述Si層的厚度在約20nm至約50nm的范圍內(nèi)。 [0014]在所述半導(dǎo)體器件中，所述S/D部件包括外延生長(zhǎng)的半導(dǎo)體材料。
[0015]在所述半導(dǎo)體器件中，在兩個(gè)鄰近的隔離區(qū)域之間具有單個(gè)源極部件、單個(gè)漏極部件和多個(gè)HK/MG堆疊件。
[0016]在所述半導(dǎo)體器件中，所述單個(gè)S/D部件用作所述多個(gè)HK/MG堆疊件的共同源極
/漏極。
[0017]根據(jù)本發(fā)明的另一方面，提供了一種半導(dǎo)體器件，包括:襯底，具有多個(gè)隔離區(qū)域、位于鄰近的隔離區(qū)域之間的柵極區(qū)域及被所述柵極區(qū)域分開(kāi)的源極區(qū)域和漏極區(qū)域；第一鰭結(jié)構(gòu)，位于柵極區(qū)域中，所述第一鰭結(jié)構(gòu)包括:作為下部的硅鍺(SiGex)層，其中X是以原子百分比表示的Ge組分；作為中部-外面部分的硅鍺氧化物(SiGeOy)層，其中y是以原子百分比表示的氧組分；作為中部-中心部分的316^層，其中z是以原子百分比表示的Ge組分；和作為上部的Si層；源極部件和漏極部件，分別位于所述源極區(qū)域和所述漏極區(qū)域中；以及高k/金屬柵極(HK/MG)，位于所述柵極區(qū)域中，所述HK/MG覆蓋在部分所述第一鰭結(jié)構(gòu)上方。
[0018]在所述半導(dǎo)體器件中，z基本上高于X。
[0019]在所述半導(dǎo)體器件中，SiGeOy通過(guò)在所述柵極區(qū)域中對(duì)所述第一鰭中的SiGex層實(shí)施熱氧化工藝獲得體積膨脹而形成。
[0020]在所述半導(dǎo)體器件中，單個(gè)源極和漏極部件及多個(gè)HK/MG堆疊件位于兩個(gè)鄰近的隔離區(qū)域之間，并且所述單個(gè)S/D部件用作多個(gè)HK/MG堆疊件的共同源極/漏極。
[0021]根據(jù)本發(fā)明的又一方面，提供了一種制造鰭式場(chǎng)效應(yīng)晶體管(FinFET)器件的方法，所述方法包括:提供襯底，所述襯底包括:具有柵極區(qū)域的第一鰭；被所述柵極區(qū)域分開(kāi)的源極和漏極區(qū)域；位于所述第一鰭之間的內(nèi)隔離區(qū)域；和包含多個(gè)內(nèi)隔離區(qū)域的隔離區(qū)域；將所述第一鰭形成凹部；在形成了凹部的第一鰭上外延生長(zhǎng)第一半導(dǎo)體材料層；在所述第一半導(dǎo)體材料層的頂部上外延生長(zhǎng)第二半導(dǎo)體材料；將所述內(nèi)隔離區(qū)域形成凹部，以橫向露出所述第二半導(dǎo)體材料的上部，從而形成第二鰭；在所述襯底上方形成偽柵極堆疊件，包括覆蓋在所述柵極區(qū)域中的第二鰭的第一部分的上方；去除所述第二鰭的第二部分，所述第二部分在所述源極和漏極區(qū)域中鄰近所述偽柵極堆疊件；在形成了凹部的第二鰭上外延生長(zhǎng)第三半導(dǎo)體材料，以在兩個(gè)鄰近的隔離區(qū)域之間形成單個(gè)源極/漏極部件；去除所述偽柵極堆疊件以形成柵極溝槽；將所述柵極溝槽中的內(nèi)隔離區(qū)域形成凹部，以橫向露出所述第二鰭中的第一半導(dǎo)體材料的一部分；在所述柵極溝槽中向所述第二鰭的第一半導(dǎo)體材料層和第二半導(dǎo)體材料層實(shí)施熱氧化工藝，以將露出的第一半導(dǎo)體材料的外部部分轉(zhuǎn)化成第一半導(dǎo)體氧化物并將所述第二半導(dǎo)體的外層轉(zhuǎn)化成第二半導(dǎo)體氧化物；去除所述第二半導(dǎo)體氧化物，以在所述柵極溝槽中暴露出作為所述第二鰭的上部的第二半導(dǎo)體材料；以及形成高k/金屬柵極(HK/MG)堆疊件，所述HK/MG堆疊件覆蓋在所述第二鰭的一部分的上方。
[0022]在所述方法中，所述第一半導(dǎo)體材料是硅鍺(SiGex)，其中X是以原子百分比表示的Ge組分，其在約0.2至約0.5的范圍內(nèi)；所述第二半導(dǎo)體材料包括硅(Si)。
[0023]在所述方法中，在蒸汽氣氛和氧氣氛的組合中在約I大氣壓的壓力和約400°C至約600°C范圍內(nèi)的溫度下進(jìn)行所述熱氧化工藝。
[0024]在所述方法中，所述單個(gè)S/D部件用作為鄰近的隔離區(qū)域之間的多個(gè)HK/MG堆疊件的共同源極/漏極。
【專利附圖】

【附圖說(shuō)明】
[0025]當(dāng)結(jié)合附圖進(jìn)行閱讀時(shí)，根據(jù)下面的詳細(xì)描述可以更好地理解本發(fā)明。應(yīng)該強(qiáng)調(diào)的是，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實(shí)踐，對(duì)各種部件沒(méi)有按比例繪制并且僅用于說(shuō)明的目的。實(shí)際上，為了清楚論述起見(jiàn)，各種部件的尺寸可以被任意增大或減小。
[0026]圖1是根據(jù)本發(fā)明的各個(gè)方面制造FinFET器件的示例方法的流程圖。
[0027]圖2A是根據(jù)本發(fā)明的一個(gè)實(shí)施例的經(jīng)歷各工藝的FinFET器件的圖解透視圖。
[0028]圖2B是根據(jù)圖1的方法構(gòu)建的在制造階段的沿著圖2A中的線A-A的示例FinFET器件的截面圖。
[0029]圖3A是根據(jù)本發(fā)明的一個(gè)實(shí)施例的經(jīng)歷各工藝的FinFET器件的圖解透視圖。
[0030]圖3B是根據(jù)圖1的方法構(gòu)建的在制造階段的沿著圖3A中的線A-A的示例FinFET器件的截面圖。
[0031]圖4至圖6是根據(jù)圖1的方法構(gòu)建的在制造階段的沿著圖2A中的線A-A的示例FinFET器件的截面圖。
[0032]圖7是根據(jù)本發(fā)明的一個(gè)實(shí)施例的經(jīng)歷各工藝的FinFET器件的圖解透視圖。
[0033]圖8、圖10、圖11、圖12和圖13是根據(jù)圖1的方法構(gòu)建的在制造階段的沿著圖7中的線B-B的示例FinFET器件的截面圖。
[0034]圖9是根據(jù)圖1的方法構(gòu)建的在制造階段的沿著圖7中的線C-C的示例FinFET器件的截面圖。
【具體實(shí)施方式】
[0035]為了實(shí)施本發(fā)明的不同部件，以下公開(kāi)內(nèi)容提供了許多不同的實(shí)施例或?qū)嵗?。在下面描述元件和布置的特定?shí)例以簡(jiǎn)化本發(fā)明。當(dāng)然這些僅是實(shí)例并不打算用于限定。例如，在下面的描述中第一部件在第二部件上或者上方的形成可以包括其中第一部件和第二部件以直接接觸形成的實(shí)施例，并且也可以包括其中可以在第一部件和第二部件之間形成額外的部件，使得第一和第二部件可以不直接接觸的實(shí)施例。
[0036]將于2013年I月14日提交的美國(guó)序列號(hào)第13/740，373號(hào)申請(qǐng)并入本文作為參考。
[0037]本申請(qǐng)涉及FinFET器件，但并不以其他方式限制于FinFET器件。FinFET器件例如可以是包含P型金屬氧化物半導(dǎo)體(PMOS) FinFET器件和N型金屬氧化物半導(dǎo)體(NMOS)FinFET器件的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)器件。以下公開(kāi)內(nèi)容將以FinFET實(shí)例繼續(xù)說(shuō)明本發(fā)明的各個(gè)實(shí)施例。然而可以理解除非另有明確聲明，本申請(qǐng)不應(yīng)當(dāng)限于具體類型的器件。
[0038]圖1是根據(jù)本發(fā)明的各方面的用于制造FinFET器件的方法100的流程圖?？梢岳斫饪梢栽谠摲椒ㄖ?、期間和之后提供額外的步驟，并且對(duì)于該方法的其他實(shí)施例，所述的一些步驟可以被替換或去除。本發(fā)明還論述了根據(jù)方法100制造的如圖2A至圖13所示的FinFET器件200的幾種不同實(shí)施例。本發(fā)明在各個(gè)實(shí)施例中重復(fù)參考標(biāo)號(hào)和/或字母。這種重復(fù)是為了簡(jiǎn)明和清楚的目的，并且其自身并不表示所論述的各個(gè)實(shí)施例和/或結(jié)構(gòu)之間的關(guān)系。
[0039]圖2A是根據(jù)圖1的方法的經(jīng)歷各工藝的FinFET器件200的第一實(shí)施例的圖解透視圖。圖2B和圖4至圖6是沿著圖2A中的線A-A的FinFET器件200的實(shí)例的截面圖。
[0040]圖3A是根據(jù)圖1的方法的經(jīng)歷各工藝的FinFET器件200的另一實(shí)施例的圖解透視圖。圖3B是沿著圖3A中的線A-A的示例FinFET器件200的截面圖。
[0041]圖7是根據(jù)圖1的方法的一個(gè)實(shí)施例的經(jīng)歷各工藝的FinFET器件200的另一實(shí)施例的圖解透視圖。圖8和圖10至圖13是沿著線B-B的圖7的FinFET器件200的截面圖；以及圖9是沿著線C-C的FinFET器件的截面圖。線B-B平行于線C-C。
[0042]參照?qǐng)D1和圖2A至圖2B，方法100開(kāi)始于步驟102，提供襯底210。在本實(shí)施例中，襯底210是塊狀硅襯底?？蛇x地，襯底210可以包括元素半導(dǎo)體，諸如晶體結(jié)構(gòu)形式的硅或鍺；化合物半導(dǎo)體，諸如硅鍺、碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；或它們的組合。可能的襯底210也包括絕緣體上硅(SOI)襯底。使用注氧隔離(SMOX)、晶圓接合和/或其他適合的方法來(lái)制造SOI襯底。
[0043]一些示例性襯底210還包括絕緣體層。絕緣體層包含任何適合的材料,包括氧化硅、藍(lán)寶石和/或它們的組合。示例性絕緣體層可以是埋氧層(BOX)。通過(guò)諸如注入(例如，SIM0X)、氧化、沉積的任何適合的工藝和/或其他適合的工藝形成絕緣體。在一些示例性FinFET前體中，絕緣體層是絕緣體上娃襯底的組成部分(例如,層)。
[0044]根據(jù)本領(lǐng)域中已知的設(shè)計(jì)要求，襯底210可以包括各種摻雜區(qū)域。摻雜區(qū)域可以摻雜有P型摻雜物，諸如硼或BF2 ;11型摻雜物，諸如硼或砷；或它們的組合?？梢灾苯釉谝r底210上、P阱結(jié)構(gòu)中、N阱結(jié)構(gòu)中、雙阱結(jié)構(gòu)中或者使用凸起的結(jié)構(gòu)形成摻雜區(qū)域。襯底210可以進(jìn)一步包括各種有源區(qū)域，諸如配置用于N型金屬氧化物半導(dǎo)體晶體管器件的區(qū)域和配置用于P型金屬氧化物半導(dǎo)體晶體管器件的區(qū)域。
[0045]在襯底210上方形成第一鰭220。在一些實(shí)施例中，襯底210包括多于一個(gè)的第一鰭220。通過(guò)包括各種沉積、光刻和/或蝕刻工藝的任何適合的工藝形成第一鰭220。作為實(shí)例，通過(guò)對(duì)硅襯底210的一部分(被稱作第一溝槽215)進(jìn)行圖案化和蝕刻形成第一鰭220。在另一個(gè)實(shí)例中，通過(guò)對(duì)在絕緣體層上面沉積的硅層(例如SOI襯底的硅-絕緣體-硅堆疊件的上層硅層)進(jìn)行圖案化和蝕刻來(lái)形成第一鰭220。此外，在圖案化和蝕刻工藝之前，在襯底210上方沉積第一硬掩模層212。第一硬掩模層212包括氧化娃、氮化娃、氮氧化娃或任何其他適合的介電材料。第一硬掩模層212可以是單層或多層。第一硬掩模層212可以通過(guò)熱氧化、化學(xué)氧化、原子層沉積(ALD)或任何其他適當(dāng)?shù)姆椒ㄐ纬??？梢岳斫饪梢韵嗨频姆绞叫纬啥鄠€(gè)平行的第一鰭220。
[0046]在襯底210中或在襯底210上形成各種隔離區(qū)域230。可以使用諸如淺溝槽隔離(STI)的傳統(tǒng)隔離技術(shù)形成隔離區(qū)域230來(lái)限定并電隔離各種區(qū)域。作為一個(gè)實(shí)例，STI的形成包括光刻工藝；在襯底210中蝕刻出第二溝槽225 ;用一個(gè)或多個(gè)介電層235填充第二溝槽225 (例如通過(guò)使用化學(xué)汽相沉積工藝)。介電材料包括氧化硅、氮化硅、氮氧化硅或其他適合的材料或者它們的組合。在本實(shí)施例中，第二溝槽225大幅度地深于且寬于第一溝槽215。在兩個(gè)第二溝槽之間具有一個(gè)或多個(gè)第一溝槽215。在填充第二溝槽225的同時(shí)用介電層235填充第一溝槽215。在一些實(shí)例中，填充后的溝槽215和225可以具有多層結(jié)構(gòu)，諸如填充有氮化硅或氧化硅的熱氧化物襯層。
[0047]參照?qǐng)D3A和圖3B，在另一實(shí)施利中，通過(guò)用介電層235填充第一溝槽215來(lái)形成隔離區(qū)域230。
[0048]另外，實(shí)施化學(xué)機(jī)械拋光(CMP)工藝來(lái)去除多余的介電層235并使隔離區(qū)域230的頂面與第一鰭220的頂面平坦化。此外，CMP工藝還去除了第一硬掩模212。
[0049]參照?qǐng)D1和圖4，方法100繼續(xù)到步驟104，將第一鰭220形成凹部以形成第三溝槽310。形成凹部工藝可以包括干蝕刻工藝、濕蝕刻工藝和/或它們的組合。形成凹部工藝還可以包括選擇性濕蝕刻或選擇性干蝕刻。濕蝕刻溶液包括四甲基氫氧化銨(TMAH)、HF/HN03/CH3C00H溶液或其他適合的溶液。干蝕刻和濕蝕刻工藝具有可調(diào)整的蝕刻參數(shù)，諸如使用的蝕刻劑、蝕刻溫度、蝕刻溶液濃度、蝕刻壓力、源功率、RF偏置電壓、RF偏置功率、蝕刻劑流速和其他適合的參數(shù)。例如，濕蝕刻溶液可以包括ΝΗ40Η、Κ0Η (氫氧化鉀)、HF (氫氟酸)、TMAH (四甲基氫氧化銨)、其他適合的濕蝕刻溶液或它們的組合。干蝕刻工藝包括使用基于氯的化學(xué)物質(zhì)的偏置等離子體蝕刻工藝。其他干蝕刻劑氣體包括CF4、NF3> SF6和He。也可以使用諸如DRIE (深反應(yīng)離子蝕刻)的機(jī)理各向異性地實(shí)施干蝕刻。
[0050]參照?qǐng)D1和圖5，方法100繼續(xù)到步驟106，沉積第一半導(dǎo)體材料層410以部分地填充第三溝槽310以及在第一半導(dǎo)體材料410的頂部上方沉積第二半導(dǎo)體材料層420?？梢酝ㄟ^(guò)外延生長(zhǎng)工藝沉積第一半導(dǎo)體材料層410和第二半導(dǎo)體材料層420。外延工藝包括化學(xué)汽相沉積(CVD)沉積技術(shù)(例如汽相外延(VPE)和/或超高真空CVD (UHV-CVD))、分子束外延和/或其他適合的工藝。第一半導(dǎo)體材料層410和第二半導(dǎo)體材料層420可以包括鍺(Ge )、硅(Si )、砷化鎵(GaAs )、砷化鋁鎵(AlGaAs )、硅鍺(SiGe )、砷化鎵磷(GaAsP )或其他適合的材料。在一個(gè)實(shí)施例中，第一半導(dǎo)體材料層410是SiGe，第二半導(dǎo)體材料層420是Si。此外，可以實(shí)施CMP工藝來(lái)去除多余的半導(dǎo)體材料層410和420并使半導(dǎo)體材料層420和隔離區(qū)域230的頂面平坦化。
[0051]參照?qǐng)D1和圖6，方法100繼續(xù)到步驟108，將圍繞第二半導(dǎo)體材料層420和第二半導(dǎo)體材料層410的介電層235形成凹部，以橫向露出第二半導(dǎo)體材料層420和第一半導(dǎo)體材料層410的上部，從而形成第二鰭510。在本實(shí)施例中，使第二鰭510形成為層420、層410和層210的堆疊件(以從上到下的順序)。形成凹部工藝可以包括干蝕刻工藝、濕蝕刻工藝和/或它們的組合。
[0052]參照?qǐng)D7，在本實(shí)施例中，第二鰭510的一部分被定義為源極/漏極區(qū)域530，而另一部分被定義為柵極區(qū)域540。源極/漏極區(qū)域530被柵極區(qū)域540分開(kāi)。
[0053]參照?qǐng)D1和圖8，方法100繼續(xù)到步驟110，在柵極區(qū)域540中形成包括覆蓋(wrapping)在第二鰭510的一部分的上方的柵極堆疊件610和沿著柵極堆疊件610的側(cè)壁間隔件620。在先柵極工藝中，柵極堆疊件610可以是功能柵極的全部或部分。相反，在后柵極工藝中，柵極堆疊件610可以是偽柵極。在本實(shí)施例中，柵極堆疊件610是偽柵極。在實(shí)施高熱溫度工藝之后，諸如在源極/漏極形成期間的熱工藝之后，偽柵極堆疊件610后來(lái)被高k (HK)和金屬柵極(MG)替換。在襯底210上方形成包括覆蓋在第二鰭510的一部分的上方的偽柵極堆疊件610。偽柵極堆疊件610可以包括介電層612、多晶娃層614和第二硬掩模616。偽柵極堆疊件610可以通過(guò)任何適合的一種或多種工藝形成。例如，可以通過(guò)包括沉積、光刻圖案化和蝕刻工藝的工序形成柵極堆疊件610。沉積工藝包括CVD、物理汽相沉積(PVD)、ALD、其他適合的方法和/或它們的組合。光刻圖案化工藝包括光刻膠涂布(例如旋轉(zhuǎn)涂布)、軟烘烤、掩模對(duì)準(zhǔn)、曝光、曝光后烘烤、顯影光刻膠、沖洗、干燥(例如硬烘烤)、其他適合的工藝和/或它們的組合。蝕刻工藝包括干蝕刻、濕蝕刻和/或其他蝕刻方法(例如反應(yīng)離子蝕刻)。介電層612包括氧化娃、氮化娃或任何其他適合的材料。第二硬掩模616包括任何適合的材料,例如氮化娃、氮氧化娃和碳化娃。
[0054]側(cè)壁間隔件620可以包括介電材料，諸如氧化硅、氮化硅、碳化硅、氮氧化硅或它們的組合。側(cè)壁間隔件620可以包括多層。側(cè)壁間隔件620的典型形成方法包括在柵極堆疊件610上方沉積介電材料，然后對(duì)介電材料進(jìn)行各向異性地回蝕刻。回蝕刻工藝可以包括多步蝕刻以增加蝕刻選擇性、靈活性和期望的過(guò)蝕刻控制。
[0055]再次參照?qǐng)D1和圖9，方法100繼續(xù)到步驟112，在源極/漏極區(qū)域530中形成源極/漏極部件720。在一個(gè)實(shí)施例中，去除兩個(gè)隔離區(qū)域230之間的各個(gè)第二鰭510，以及兩個(gè)第二鰭510之間的介電層235，從而在襯底210上方形成共同的源極/漏極溝槽710。形成凹部工藝可以包括干蝕刻工藝、濕蝕刻工藝和/或它們的組合。形成凹部工藝還可以包括選擇性濕蝕刻或選擇性干蝕刻。形成凹部工藝可以包括多個(gè)蝕刻工藝。在另一個(gè)實(shí)施例中，代替形成共同的源極/漏極溝槽710，在兩個(gè)隔離區(qū)域230之間的各個(gè)類型中形成源極/漏極溝槽710，也被稱為各個(gè)源極/漏極溝槽710。通過(guò)將隔離區(qū)域230之間的第二鰭510的一部分形成凹部而形成各個(gè)源極/漏極溝槽710。
[0056]在源極/漏極溝槽710中外延生長(zhǎng)第三半導(dǎo)體材料以形成源極/漏極部件720。第三半導(dǎo)體材料包括Ge、S1、GaAs、AlGaAs、SiGe、GaAsP或其他適合的材料?？梢酝ㄟ^(guò)一個(gè)或多個(gè)外延生長(zhǎng)或外延(印i)工藝形成共同的源極/漏極部件720?？梢栽谕庋庸に嚻陂g對(duì)源極/漏極部件720進(jìn)行原位摻雜。例如，外延生長(zhǎng)的SiGe源極/漏極部件720可以摻雜有硼；而外延生長(zhǎng)的Si外延源極/漏極部件720可以摻雜有碳以形成Si:C源極/漏極部件，摻雜有磷以形成Si:P源極/漏極部件，或者摻雜有碳和磷以形成SiCP源極/漏極部件。在一個(gè)實(shí)施例中，對(duì)源極/漏極部件720未進(jìn)行原位摻雜，實(shí)施注入工藝(即結(jié)注入工藝)以對(duì)源極/漏極部件720進(jìn)行摻雜。
[0057]在一個(gè)實(shí)施例中，通過(guò)在共同的源極/漏極溝槽710中外延生長(zhǎng)第三半導(dǎo)體材料在兩個(gè)隔離區(qū)域230之間形成單個(gè)源極/漏極部件720。在另一個(gè)實(shí)施例中，通過(guò)在各個(gè)源極/漏極溝槽710中外延生長(zhǎng)第三半導(dǎo)體材料在兩個(gè)隔離區(qū)域230之間形成多個(gè)源極/漏極部件720。
[0058]此外，在襯底210上方在偽柵極堆疊件610之間形成層間介電(ILD)層730。ILD層730包括氧化硅、氮氧化物或其他適合的材料。ILD層730包括單層或多層。通過(guò)諸如CVD、ALD和旋涂(SOG)的適合的技術(shù)形成ILD層730。可以實(shí)施化學(xué)機(jī)械拋光(CMP)工藝去除多余的ILD層730并對(duì)ILD層730的頂面與偽柵極堆疊件610的頂面進(jìn)行平坦化。
[0059]參照?qǐng)D1和圖10，方法100繼續(xù)到步驟114，去除偽柵極堆疊件610以形成柵極溝槽810并將柵極溝槽810中的介電層235形成凹部以橫向露出第二鰭510的第一半導(dǎo)體材料層410的至少一部分。蝕刻工藝可以包括選擇性濕蝕刻或選擇性干蝕刻，以便相對(duì)于第一半導(dǎo)體材料層410和第二半導(dǎo)體材料層420及側(cè)壁間隔件620具有足夠的蝕刻選擇性?？蛇x地，可以通過(guò)包括光刻圖案化和回蝕刻的一系列工藝將偽柵極堆疊件610和介電層235形成凹部。在形成凹部之后，第一半導(dǎo)體材料層410具有第一寬度wl。
[0060]參照?qǐng)D1和圖11，方法100繼續(xù)到步驟116，在柵極溝槽810中對(duì)第二鰭510中的露出的第一半導(dǎo)體材料層410和第二半導(dǎo)體材料層420實(shí)施熱氧化工藝。在一個(gè)實(shí)施例中，在氧氣氛中進(jìn)行熱氧化工藝。在另一個(gè)實(shí)施例中，在蒸汽氣氛和氧氣氛的組合中進(jìn)行熱氧化工藝。在熱氧化工藝期間，第二鰭510中的露出的第一半導(dǎo)體材料層410的一部分轉(zhuǎn)化成具有第二寬度W2的第一半導(dǎo)體氧化物層815，同時(shí)露出的第二半導(dǎo)體材料層420的至少一個(gè)外層轉(zhuǎn)化成第二半導(dǎo)體氧化物820。
[0061]在熱氧化工藝期間，第一半導(dǎo)體材料層410獲得體積膨脹。在本實(shí)施例中，對(duì)第一半導(dǎo)體材料層410和第二半導(dǎo)體材料層420以及熱氧化工藝進(jìn)行配置使第一半導(dǎo)體材料層410獲得W2與W1的比率大于1.6的體積膨脹，從而實(shí)現(xiàn)期望程度的溝道應(yīng)變，諸如IGpa的拉伸應(yīng)變。作為實(shí)例，第一半導(dǎo)體材料層410是厚度在5nm至20nm之間的SiGex1，其中X1是以原子百分比表示的在0.2至0.5范圍內(nèi)的第一 Ge組分。而第二半導(dǎo)體材料層420是厚度在20nm至40nm范圍內(nèi)的Si。在蒸汽氣氛和氧氣氛的組合中、在I大氣壓和400°C至600°C范圍內(nèi)的溫度下進(jìn)行熱氧化工藝。在熱氧化工藝期間，SiGex1層410的外面部分轉(zhuǎn)化成氧化硅鍺(SiGeOy)層815，其中y是以原子百分比表示的氧組分，并獲得《2與&的比率為
1.8的體積膨脹。SiGex1層410的中心部分變成第二 Ge組分X2，其比X1高得多。SiGex2的中心部分的尺寸和形狀隨著諸如熱氧化溫度和時(shí)間的工藝條件而變化。同時(shí)Si層420的外層轉(zhuǎn)化成氧化娃(Si0z)820,其中z是以原子百分比表示的氧組分。通過(guò)SiGeOy層815的體積膨脹，拉伸應(yīng)變可以被誘導(dǎo)至柵極區(qū)域540中的第二鰭510，在此處將形成柵極溝道。
[0062]參照?qǐng)D1和圖12，方法100繼續(xù)到步驟118，去除第二半導(dǎo)體氧化物層820和第一半導(dǎo)體氧化物層815的外層的一部分以在柵極區(qū)域540中顯示第三鰭910。去除工藝包括干蝕刻、濕蝕刻或它們的組合。例如，在相對(duì)于第一半導(dǎo)體材料層410和第二半導(dǎo)體材料層420具有足夠的蝕刻選擇性的情況下實(shí)施選擇性濕蝕刻或選擇性干蝕刻。對(duì)第三鰭910進(jìn)行配置使其具有作為上部的第二半導(dǎo)體材料層420、作為中部的第一半導(dǎo)體氧化物層815和作為下部的第一半導(dǎo)體材料層410。
[0063]參照?qǐng)D1和圖13，方法100繼續(xù)到步驟120，在襯底210上方形成包括覆蓋在柵極區(qū)域540中的第三鰭910的一部分的上方的高k (HK)/金屬柵極(MG)920，其中第三鰭910用作柵極溝道區(qū)域。通過(guò)諸如ALD、CVD和臭氧氧化的任何適合的方法沉積界面層(IL)922。IL922包括氧化物、HfSiO和氮氧化物。通過(guò)諸如ALD、CVD、金屬有機(jī)CVD (MOCVD)、PVD,熱氧化、它們的組合的適合的技術(shù)或其他適合的技術(shù)在IL922上方沉積HK介電層924。HK介電層 924 可以包括 LaO、A10、ZrO, TiO, Ta205、Y203、SrTi03 (STO)、BaTi03 (BTO)、BaZrO,HfZrO, HfLaO, HfSiO、LaSiO、AlSiO、HfTaO, HfTiO, (Ba, Sr) Ti03 (BST)、A1203、Si3N4、氮氧化物(SiON)或其他適合的材料。
[0064]金屬柵極(MG)層930可以包括單層或多層，諸如金屬層、襯層、潤(rùn)濕層和粘合層。MG 層 930 可以包括 T1、Ag、Al、TiAlN, TaC, TaCN, TaSiN, Mn、Zr、TiN, TaN, Ru、Mo、Al、WN、Cu、W或任何適合的材料?？梢酝ㄟ^(guò)ALD、PVD、CVD或其他適合的工藝形成MG層930。對(duì)于N-FET和P-FFET可以單獨(dú)地形成具有不同金屬層的MG層930?？梢詫?shí)施CMP以去除多余的MG層930。CMP為金屬柵極層930和ILD層730提供基本平坦的頂面。
[0065]FinFET器件200可以進(jìn)行進(jìn)一步的CMOS或MOS技術(shù)加工以形成本領(lǐng)域中已知的各種部件和區(qū)域。例如，后續(xù)加工可以在襯底210上方形成各種接觸件/通孔/線和多層互連部件(例如金屬層和層間電介質(zhì))，配置成連接FinFET器件200的各種部件或結(jié)構(gòu)。例如，多層互連包括諸如常規(guī)通孔或接觸件的垂直互連件和諸如金屬線的水平互連件。各種互連部件可以應(yīng)用各種導(dǎo)電材料，包括銅、鎢和/或硅化物。在一個(gè)實(shí)例中，使用鑲嵌和/或雙鑲嵌工藝來(lái)形成銅相關(guān)多層互連結(jié)構(gòu)。
[0066]可以在方法100之前、期間和之后提供額外的步驟，并且對(duì)于方法的其他實(shí)施例，所述的一些步驟可以被替換或去除。
[0067]基于上述內(nèi)容，本發(fā)明提供了具有通過(guò)使用體積膨脹技術(shù)的應(yīng)變柵極和服務(wù)于多柵極的單個(gè)源極/漏極部件的半導(dǎo)體器件。體積膨脹技術(shù)使得柵極溝道出現(xiàn)足夠的應(yīng)變以改進(jìn)器件性能，而單個(gè)源極/漏極部件有益于源極/漏極電阻減小。
[0068]本發(fā)明提供了半導(dǎo)體器件的許多不同的實(shí)施例。半導(dǎo)體器件包括具有隔離區(qū)域、柵極區(qū)域、被柵極區(qū)域分開(kāi)的源極和漏極(S/D)區(qū)域、位于柵極區(qū)域中的第一鰭結(jié)構(gòu)的襯底。第一鰭結(jié)構(gòu)包括作為該第一鰭結(jié)構(gòu)的下部的第一半導(dǎo)體材料層、作為該第一鰭結(jié)構(gòu)的中部的外面部分的半導(dǎo)體氧化物層、作為該第一鰭結(jié)構(gòu)的中部的中心部分的第一半導(dǎo)體材料層和作為該第一鰭結(jié)構(gòu)的上部的第二半導(dǎo)體材料層。半導(dǎo)體器件還包括在鄰近的隔離區(qū)域之間位于源極/漏極區(qū)域中的襯底上方的源極/漏極區(qū)域以及位于襯底上方包括覆蓋在柵極區(qū)域中的第一鰭結(jié)構(gòu)的一部分的上方的高k (HK) /金屬柵極(MG)的堆疊件。
[0069]在另一個(gè)實(shí)施例中，F(xiàn)inFET器件包括具有隔離區(qū)域、柵極區(qū)域、被柵極區(qū)域分開(kāi)的源極和漏極區(qū)域、位于柵極區(qū)域中的第一鰭結(jié)構(gòu)的襯底。第一鰭結(jié)構(gòu)包括作為下部的硅鍺(SiGex)層，其中X是以原子百分比表示的Ge組分；作為中部的外面部分的氧化硅鍺(SiGeOy)層，其中y是以原子百分比表示的氧組分；作為中部的中心部分的SiGez層，其中z是以原子百分比表示的Ge組分；以及作為上部的Si層。FinFET器件還包括位于源極和漏極區(qū)域中的源極/漏極部件和位于襯底上方包括覆蓋在柵極區(qū)域中的第一鰭結(jié)構(gòu)的一部分的上方的高k/金屬柵極(HK/MG)。
[0070]在又一個(gè)實(shí)施例中，一種制造FinFET器件的方法包括提供襯底。襯底包括具有柵極區(qū)域的第一鰭、被柵極區(qū)域分開(kāi)的源極和漏極區(qū)域、位于第一鰭之間的內(nèi)隔離區(qū)域和包含多個(gè)內(nèi)隔離區(qū)域的隔離區(qū)域。該方法還包括將第一鰭形成凹部；在形成凹部的第一鰭上方外延生長(zhǎng)第一半導(dǎo)體材料層；在第一半導(dǎo)體材料層的頂部上方外延生長(zhǎng)第二半導(dǎo)體材料；將內(nèi)隔離區(qū)域形成凹部以橫向露出第二半導(dǎo)體材料的上部以形成第二鰭；在襯底上方形成包括覆蓋在柵極區(qū)域中的第二鰭的一部分的上方的偽柵極堆疊件；在源極和漏極區(qū)域中去除偽柵極堆疊件旁邊的第二鰭的另一部分；在被形成凹部的第二鰭上方外延生長(zhǎng)第三半導(dǎo)體材料以在兩個(gè)鄰近的隔離區(qū)域之間形成單個(gè)源極/漏極部件；去除偽柵極堆疊件以形成柵極溝槽；將柵極溝槽中的內(nèi)隔離區(qū)域形成凹部以橫向地露出第二鰭中的第一半導(dǎo)體材料的一部分；在柵極溝槽中對(duì)第二鰭的第一半導(dǎo)體材料層和第二半導(dǎo)體材料層實(shí)施熱氧化工藝以將露出的第一半導(dǎo)體材料的外面部分轉(zhuǎn)化成第一半導(dǎo)體氧化物以及將第二半導(dǎo)體的外層轉(zhuǎn)化成第二半導(dǎo)體氧化物；去除第二半導(dǎo)體氧化物以在柵極溝槽中暴露出作為第二鰭的上部的第二半導(dǎo)體材料；以及形成覆蓋在第二鰭的一部分的上方的高k/金屬柵極(HK/MG)堆疊件。
[0071]上面論述了若干實(shí)施例的部件，使得本領(lǐng)域技術(shù)人員可以更好地理解本發(fā)明的各個(gè)方面。本領(lǐng)域技術(shù)人員應(yīng)該理解，可以很容易地使用本發(fā)明作為基礎(chǔ)來(lái)設(shè)計(jì)或更改其他用于達(dá)到與這里所介紹的實(shí)施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)點(diǎn)的工藝和結(jié)構(gòu)。本領(lǐng)域技術(shù)人員也應(yīng)該意識(shí)到，這些等效構(gòu)造并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，可以進(jìn)行多種變化、替換以及改變。
【權(quán)利要求】
1.一種半導(dǎo)體器件，包括: 襯底，具有柵極區(qū)域及源極和漏極(S/D)區(qū)域； 第一鰭結(jié)構(gòu)，位于所述柵極區(qū)域中，所述第一鰭結(jié)構(gòu)包括: 作為所述第一鰭結(jié)構(gòu)的下部的第一半導(dǎo)體材料層； 半導(dǎo)體氧化物層，作為所述第一鰭結(jié)構(gòu)的中部的外面部分； 作為所述第一鰭結(jié)構(gòu)的中部的中心部分的第一半導(dǎo)體材料層；和第二半導(dǎo)體材料層，作為所述第一鰭結(jié)構(gòu)的上部； 高k (HK) /金屬柵極(MG)堆疊件，位于所述柵極區(qū)域中，所述HK/MG堆疊件覆蓋在部分所述第一鰭結(jié)構(gòu)的上方；以及S/D部件，位于所述S/D區(qū)域中。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述作為所述第一鰭結(jié)構(gòu)的下部的第一半導(dǎo)體材料層和所述作為所述第一鰭結(jié)構(gòu)的中部的中心部分的第一半導(dǎo)體材料層包括外延生長(zhǎng)的硅鍺(SiGex)，其中X是以原子百分比表示的Ge組分。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其中，在所述柵極區(qū)域中，所述中部的中心部分的SiGe層的Ge組分x比所述第一鰭結(jié)構(gòu)的下部的SiGe層的Ge組分x更高。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其中，所述中部的中心部分的SiGe層的Ge組分X在約0.2至約0.5的范圍內(nèi)。
5.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其中，SiGex層的厚度在約5nm至約40nm的范圍內(nèi)。
6.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其中，所述第一鰭結(jié)構(gòu)的中部的外面部分是SiGeOy，其中y是以原子百分比表示的氧組分。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體器件，其中，SiGeOy通過(guò)在所述柵極區(qū)域中對(duì)所述第一鰭中的SiGex層實(shí)施熱氧化工藝獲得體積膨脹而形成。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述第二半導(dǎo)體材料包括硅(Si)。
9.一種半導(dǎo)體器件,包括: 襯底，具有多個(gè)隔離區(qū)域、位于鄰近的隔離區(qū)域之間的柵極區(qū)域及被所述柵極區(qū)域分開(kāi)的源極區(qū)域和漏極區(qū)域； 第一鰭結(jié)構(gòu)，位于柵極區(qū)域中，所述第一鰭結(jié)構(gòu)包括: 作為下部的硅鍺(SiGex)層，其中X是以原子百分比表示的Ge組分； 作為中部-外面部分的硅鍺氧化物(SiGeOy)層，其中y是以原子百分比表示的氧組分； 作為中部-中心部分的SiGez層，其中z是以原子百分比表示的Ge組分；和 作為上部的Si層； 源極部件和漏極部件，分別位于所述源極區(qū)域和所述漏極區(qū)域中；以及高k/金屬柵極(HK/MG)，位于所述柵極區(qū)域中，所述HK/MG覆蓋在部分所述第一鰭結(jié)構(gòu)上方。
10.一種制造鰭式場(chǎng)效應(yīng)晶體管(FinFET)器件的方法，所述方法包括: 提供襯底，所述襯底包括: 具有柵極區(qū)域的第一鰭； 被所述柵極區(qū)域分開(kāi)的源極和漏極區(qū)域；位于所述第一鰭之間的內(nèi)隔離區(qū)域；和 包含多個(gè)內(nèi)隔離區(qū)域的隔離區(qū)域； 將所述第一鰭形成凹部； 在形成了凹部的第一鰭上外延生長(zhǎng)第一半導(dǎo)體材料層； 在所述第一半導(dǎo)體材料層的頂部上外延生長(zhǎng)第二半導(dǎo)體材料； 將所述內(nèi)隔離區(qū)域形成凹部，以橫向露出所述第二半導(dǎo)體材料的上部，從而形成第二鰭； 在所述襯底上方形成偽柵極堆疊件，包括覆蓋在所述柵極區(qū)域中的第二鰭的第一部分的上方； 去除所述第二鰭的第二部分，所述第二部分在所述源極和漏極區(qū)域中鄰近所述偽柵極堆疊件； 在形成了凹部的第二鰭上外延生長(zhǎng)第三半導(dǎo)體材料，以在兩個(gè)鄰近的隔離區(qū)域之間形成單個(gè)源極/漏極部件； 去除所述偽柵極堆疊件以形成柵極溝槽； 將所述柵極溝槽中的內(nèi)隔離區(qū)域形成凹部，以橫向露出所述第二鰭中的第一半導(dǎo)體材料的一部分； 在所述柵極溝槽中向所述第二鰭的第一半導(dǎo)體材料層和第二半導(dǎo)體材料層實(shí)施熱氧化工藝，以將露出的第一半導(dǎo)體材料的外部部分轉(zhuǎn)化成第一半導(dǎo)體氧化物并將所述第二半導(dǎo)體的外層轉(zhuǎn)化成第二半導(dǎo)體氧化物； 去除所述第二半導(dǎo)體氧化物，以在所述柵極溝槽中暴露出作為所述第二鰭的上部的第二半導(dǎo)體材料；以及 形成高k/金屬柵極(HK/MG)堆疊件，所述HK/MG堆疊件覆蓋在所述第二鰭的一部分的上方。
【文檔編號(hào)】H01L29/06GK103928517SQ201310428910
【公開(kāi)日】2014年7月16日 申請(qǐng)日期:2013年9月18日 優(yōu)先權(quán)日:2013年1月14日
【發(fā)明者】王志豪, 江國(guó)誠(chéng), 張廣興, 吳志強(qiáng) 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司