一種基于iii-v族氮化鎵智能功率集成電路的實(shí)現(xiàn)方法
【專利摘要】本發(fā)明公開了一種基于III-V族氮化鎵智能功率集成電路的實(shí)現(xiàn)方法，本發(fā)明的半導(dǎo)體裝置為采用III-V族半導(dǎo)體材料的高電子遷移率器件，通過一定的方法在利用SOI技術(shù)，將基于<111>晶向硅材料襯底的高耐壓的GaN半導(dǎo)體器件和基于<100>晶向硅材料的低壓器件進(jìn)行單片功率集成的目的。該方法結(jié)構(gòu)應(yīng)用于基于不同材料的混合型智能功率集成電路。
【專利說明】—種基于丨丨族氮化鎵智能功率集成電路的實(shí)現(xiàn)方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及到一種基于1114族氮化鎵智能功率集成電路的實(shí)現(xiàn)方法，本發(fā)明的半導(dǎo)體裝置封裝結(jié)構(gòu)主要應(yīng)用于功率集成電路。

【背景技術(shù)】
[0002]III；族氮化物型器件的氮化鎵半導(dǎo)體器件是近年來迅速發(fā)展起來的新型半導(dǎo)體材料器件。基于6抓半導(dǎo)體材料的器件能夠載送大的電流并支持高壓，同時此類器件還能夠提供非常低的比導(dǎo)通電阻和非常短的切換時間。
[0003]基于的智能功率集成電路，也就是將高壓器件與低壓31基器件集成在一個晶片上，是目前集成電路的一個研究熱點(diǎn)。
[0004]然而為了制備良好的基于&^半導(dǎo)體半導(dǎo)體材料器件，考慮材料間的晶格常數(shù)匹配等問題，硅基&^半導(dǎo)體材料制備的器件需要生長在〈111〉晶向的襯底上。同樣，考慮到控制與驅(qū)動電路的性能和成本，通常將硅基電路與器件制備在基于〈100〉晶向的硅基襯底上。
[0005]因此如何將基于〈111〉晶向硅材料襯底的高耐壓的半導(dǎo)體器件和基于〈100〉晶向硅材料的低壓器件進(jìn)行單片功率集成，是目前的難題。
[0006]301 (5111(3011-011-1118111211:01'，絕緣襯底上的娃)技術(shù)是在頂層娃和背襯底之間引入了一層埋氧化層。通過一定的方法利用301技術(shù)可以達(dá)到集成基于〈111〉晶向硅襯底的氣化嫁功率半導(dǎo)體器件和基于〈100〉晶向娃基電路與器件的目的。


【發(fā)明內(nèi)容】

[0007]本發(fā)明提出一種基于1114族氮化鎵智能功率集成電路的實(shí)現(xiàn)方法，適合應(yīng)用于基于不同材料的混合型智能功率集成電路。
[0008]本發(fā)明提出了集成高壓與低壓器件的方法，其描述的特點(diǎn)包括:通過301技術(shù)達(dá)到集成的目的。本發(fā)明提出的集成高壓與低壓器件的方法，其中半導(dǎo)體材料器件包含了 20%的結(jié)構(gòu)，實(shí)現(xiàn)了導(dǎo)通電阻和導(dǎo)通損耗的降低。且該集成的方法包含以下的一個或多個特征:1)所述的〈100〉晶向的襯底引入了一層埋氧化層。2)所述的〈111〉晶向的襯底引入了一層埋氧化層。3)所述的襯底通過埋氧化層鍵合集成。

【專利附圖】

【附圖說明】
[0009]圖1為〈100〉晶向的襯底引入了一層埋氧化層的剖面圖示意圖。
[0010]圖2為〈111〉晶向的襯底引入了一層埋氧化層的剖面圖示意圖。
[0011]圖3為采用一種方法將引入埋氧化層的〈100〉晶向的襯底與引入埋氧化層的?111?晶向的襯底鍵合后并在〈111〉晶向的襯底上生長半導(dǎo)體材料器件外延層的剖面圖不意圖。
[0012]圖4為圖3所示鍵合后的外延層經(jīng)過刻蝕制作冊II半導(dǎo)體器件以及在〈100〉 晶向的襯底上制作硅器件達(dá)到集成目的的剖面示意圖。

【具體實(shí)施方式】
[0013]圖1為〈100〉晶向的襯底引入了一層埋氧化層的剖面圖示意圖，下面結(jié)合圖1詳細(xì)說明。
[0014]一種〈100〉晶向的襯底引入了一層埋氧化層的剖面圖示意圖，包括，〈100〉晶向的襯底100。埋氧化層101。
[0015]圖2為〈111〉晶向的襯底引入了一層埋氧化層的剖面圖示意圖，下面結(jié)合圖2詳細(xì)說明。
[0016]一種〈111〉晶向的襯底引入了一層埋氧化層的剖面圖示意圖，包括，〈111?晶向的襯底200。埋氧化層201。
[0017]圖3為采用一種方法將引入埋氧化層的〈100〉晶向的襯底與引入埋氧化層的?111?晶向的襯底鍵合后并在〈111〉晶向的襯底上生長半導(dǎo)體材料器件外延層的剖面圖示意圖。下面結(jié)合圖3詳細(xì)說明。
[0018]一種方法將引入埋氧化層的〈100〉晶向的襯底與引入埋氧化層的〈111〉晶向的襯底集成的剖面圖示意圖，包括，〈100〉晶向的襯底300?！?11〉晶向的襯底302。埋氧化層301。半導(dǎo)體材料器件外延層303。
[0019]圖4為圖3所示鍵合后的外延層經(jīng)過刻蝕制作冊II半導(dǎo)體器件以及在〈100〉晶向的襯底上制作硅器件達(dá)到集成目的的剖面示意圖。下面結(jié)合圖4詳細(xì)說明。
[0020]將III；半導(dǎo)體材料器件與31器件生長在圖3所示的集成襯底上達(dá)到集成的目的的剖面示意圖。包括，〈100〉晶向的襯底400?！?11〉晶向的襯底402。埋氧化層401。6^半導(dǎo)體材料器件外延層403。81材料器件404以及半導(dǎo)體材料器件405。
[0021]通過上述實(shí)例闡述了本發(fā)明，同時也可以采用其它實(shí)例實(shí)現(xiàn)本發(fā)明，本發(fā)明不局限于上述具體實(shí)例，因此本發(fā)明由所附權(quán)利要求范圍限定。
【權(quán)利要求】
1.一種基于II1-V族氮化鎵智能功率集成電路的實(shí)現(xiàn)方法，其特征在于: GaN半導(dǎo)體材料制備的半導(dǎo)體器為寬禁帶半導(dǎo)體材料器件，承受較高電壓，可應(yīng)用于高壓電子器件領(lǐng)域； Si材料制備的半導(dǎo)體器件，承受電壓能力較低，主要用于驅(qū)動的數(shù)字邏輯電路以及低壓模擬電路； 所述的GaN半導(dǎo)體材料制備的半導(dǎo)體裝置是基于〈111〉晶向襯底外延上制作的； 所述的Si半導(dǎo)體材料制備的半導(dǎo)體裝置是基于〈100〉晶向襯底上制作的； 所述的基于〈111〉晶向襯底的材料與所述基于〈100〉晶向襯底的材料通過一定的方法鍵合集成。
2.如權(quán)利要求1所述的GaN半導(dǎo)體材料制備的半導(dǎo)體裝置結(jié)構(gòu)，所述半導(dǎo)體裝置襯底包括晶向?yàn)椤?11〉的任意摻雜的Si基襯底。
3.如權(quán)利要求1所述的Si基半導(dǎo)體材料制備的半導(dǎo)體裝置結(jié)構(gòu)，所述半導(dǎo)體裝置襯底為任意摻雜的〈100〉晶向的硅材料。
4.如權(quán)利要求1所述的〈111〉晶向的襯底與所述的〈100〉晶向的襯底通過一定的方法利用SOI技術(shù)達(dá)到鍵合集成的目的。
【文檔編號】H01L21/8258GK104347522SQ201310326457
【公開日】2015年2月11日 申請日期:2013年7月31日 優(yōu)先權(quán)日:2013年7月31日
【發(fā)明者】謝剛, 陳琛, 盛況, 崔京京 申請人:浙江大學(xué)蘇州工業(yè)技術(shù)研究院