集成高壓器件的方法
【專利摘要】本發(fā)明主要提出了一種多個有源零部件的制備方法，例如雙極晶體管、MOSFET、二極管等，在半導體襯底上，使工作電壓較高的有源零部件可以與工作電壓較低的器件一起形成在一個公共襯底上，并且引入制備工作電壓較低的有源零部件的現(xiàn)有成熟的工藝流程。本發(fā)明還涉及一種器件的制備方法，通過在現(xiàn)有器件原有的制備過程中增加一些步驟，而不會對器件性能產(chǎn)生很大的影響，所制成的器件的工作電壓高于具有相同功能的現(xiàn)有器件。
【專利說明】集成高壓器件的方法
【技術領域】
[0001]本發(fā)明涉及高壓半導體器件及其制備過程，使工作電壓較高的器件可以與工作電壓較低的器件一起形成在公共襯底上，從而提供集成高壓器件和低壓器件的半導體器件及其制備方法，尤其是在半導體器件現(xiàn)有的工藝流程中增加高壓器件的模塊化工藝。
【背景技術】
[0002]比現(xiàn)有器件的額定電壓更高的器件，通常需要集成在現(xiàn)有器件的芯片上，以滿足新應用的需求。在許多情況下，要將電壓較高的器件集成到現(xiàn)有的電壓較低的器件中，需要徹底改變現(xiàn)有的電壓較低的器件的成熟的制備工藝流程和/或制備條件，這會損害現(xiàn)有的低壓器件的性能，器件模塊也必須升級。為了避免新技術研發(fā)的冗長設計周期以及高成本，我們關注僅需對現(xiàn)有低壓器件的工藝條件做細微更改的技術，從而對現(xiàn)有電壓較低的器件性能產(chǎn)生最小的影響。
[0003]一般而言，在B⑶(雙極CMOS DM0S)或BiCMOS (雙極CMOS)技術中，最高的工作電壓受到PN結(jié)垂直結(jié)構(gòu)的穿通擊穿的局限。這種垂直結(jié)擊穿是外延層厚度、摻雜濃度以及結(jié)深度的函數(shù)。圖1A表示一種現(xiàn)有的垂直NPN晶體管(VNPN)(圖中沒有表示出N+發(fā)射極和P+基極傳感器)器件300的示例，形成在由P襯底14構(gòu)成的半導體芯片中。器件300是通過非外延工藝形成的，也就是說器件直接形成在P襯底14中，而不用在P襯底上方生長一個外延層。因此，輕摻雜的很深的N阱首先形成在P襯底的頂部，如圖1A所示，在P襯底頂部，形成不同的器件結(jié)構(gòu)，例如VNPN晶體管。輕摻雜的深N阱35形成在P襯底14的頂部，而器件300的詳細結(jié)構(gòu)并沒有表示出來。多個N-阱22和P-阱26形成在深N阱35頂部，構(gòu)成VNPN器件結(jié)構(gòu)20。P阱48形成在P襯底的頂部，包圍著很深的N型阱35，因此作為器件300的絕緣環(huán)，隔離半導體芯片的剩余區(qū)域，其他器件就形成在這些區(qū)域中。
[0004]圖1B表示另一種現(xiàn)有的垂直NPN晶體管(VNPN)(圖中沒有表示出N+發(fā)射極和P+基極)器件301，形成在由P襯底14構(gòu)成的半導體芯片中。器件301的結(jié)構(gòu)除了器件301可選包含N掩埋層37之外，其他都與上述圖1A中所示的器件300的結(jié)構(gòu)類似，N掩埋層37形成在深N阱35底部、在P-阱26的下方附近。在這種情況下，N掩埋層37防止P-阱26和P襯底14之間發(fā)生增大器件301的最大工作電壓的穿通?？刂芇-阱26的深度45，使器件301的性能達到最優(yōu)。然而，P-阱26的底部在掩埋N層37的頂部附近，從而限制了垂直擊穿電壓，限制了器件301的工作電壓。
[0005]器件300的制備過程從P襯底材料14開始，然后輕摻雜N型摻雜物，以便在P襯底14的頂部形成深N阱35。還可選擇，通過在深N阱35底部，注入高能量、高密度的N-型摻雜物，制備器件301的N掩埋層37。然后，在深N阱35中，形成多個N-阱和P-阱，從襯底的頂面開始向下延伸，形成具有特定功能的雙極晶體管或M0SFET。如果在同一個襯底上的單獨區(qū)域中，集成工作電壓較高的器件，需要徹底改變器件300的制備工藝流程和/條件。如果器件300的制備工藝和制備條件仍然不變的話，將會影響現(xiàn)有器件300的性能和絕緣性。[0006]另一種方法是引入一個較輕摻雜層，降低摻雜濃度和淺P阱結(jié)。例如，HideakiTsuchiko在專利申請案US7019377中提出了一種含有高壓肖特基勢壘二極管和低壓器件的集成電路。肖特基勢壘二極管包括一個輕摻雜的淺P-阱，作為保護環(huán)，利用標準的、較重摻雜的較深的P-阱制備低壓器件。通過包括輕摻雜的淺P-阱以及增加厚度的N-外延層等工藝，提高高壓器件的穿通擊穿電壓，進而提高最大工作電壓。每種方法都可以使擊穿電壓升高15V至30V。利用這兩種方法制備的肖特基勢壘二極管，可以使擊穿電壓升高30V至60V，而不會顯著影響其他器件和結(jié)構(gòu)的性能。
[0007]將這兩種方法和器件布局相結(jié)合，可以在同一個芯片上集成高壓和低壓器件。然而，這些方法經(jīng)常對現(xiàn)有的器件性能有輕微影響。這些器件需要對SPICE模塊進行微調(diào)。因此，十分有必要研發(fā)一種新技術，僅需要在現(xiàn)有的低壓工藝流程中插入幾個步驟，而不會對低壓器件的性能產(chǎn)生影響，就可以將高壓器件集成到低壓芯片中。

【發(fā)明內(nèi)容】

[0008]本發(fā)明提出了一種在半導體襯底上，制備雙極晶體管、M0SFET、二極管等多種有源器件的方法，使工作電壓較高的有源器件可以和工作電壓較低的有源器件一起形成在一個公共襯底上，并且引入制備工作電壓較低的有源器件現(xiàn)有的成熟的工藝流程。
[0009]本發(fā)明還提出了一種通過在現(xiàn)有器件的原有制備工藝中增加一些步驟，無需改變器件性能，就能用于工作電壓高于現(xiàn)有器件的器件制備方法。確切地說，該方法包括制備第一導電類型的襯底材料；制備第二導電類型的深掩埋區(qū)，包括一個輕摻雜區(qū)和一個重摻雜區(qū)，對高壓器件來說，重摻雜區(qū)被襯底上方的輕摻雜區(qū)包圍；在襯底上方，生長一個第一導電類型的外延層；在外延層的頂部，制備第二導電類型的輕摻雜深阱；并且制備高壓和低壓器件。
[0010]本發(fā)明提供的一種用于在半導體襯底上制備高壓器件和低壓器件的方法，包括以下步驟:提供一個第一導電類型的半導體襯底；在襯底的頂面上，生長一個第一導電類型的外延層，其中外延層的摻雜濃度與襯底的摻雜濃度相同；在低壓器件區(qū)和高壓器件區(qū)中，分別制備一個第二導電類型的輕摻雜阱，其中形成在低壓器件區(qū)中的第二導電類型的輕摻雜阱，其深度從外延層的頂面開始到外延層厚度的一半，形成在高壓器件區(qū)中的第二導電類型的輕摻雜阱，其深度從外延層的頂面開始一直延伸到半導體襯底；在高壓器件區(qū)域中的輕摻雜阱的底部，制備與第一導電類型相反的第二導電類型的深掩埋重摻雜區(qū)；并且從輕摻雜阱的頂面開始，制備多個摻雜區(qū)，在低壓器件區(qū)和高壓器件區(qū)中，分別制備低壓器件和高壓器件。
[0011]上述的方法，在高壓器件區(qū)域中的輕摻雜阱的底部，制備與第一導電類型相反的第二導電類型的深掩埋重摻雜區(qū)，還包括在襯底的頂面上生長一個第一導電類型的外延層之前，在高壓器件的區(qū)域中半導體襯底頂部，制備一個與第一導電類型相反的第二導電類型的深掩埋重摻雜區(qū)。
[0012]上述的方法，第二導電類型的深掩埋注入?yún)^(qū)還包括，注入第二導電類型的第一離子，以及第二導電類型的第二離子，第一離子的擴散速度大于第二離子的擴散速度。
[0013]上述的方法，制備第二導電類型的深掩埋注入?yún)^(qū)還包括，一個或多個擴散工藝，擴散第一離子，從而向上延伸，與形成在外延層頂面上的輕摻雜深區(qū)合并在一起，構(gòu)成一個很深的輕摻雜阱(很深是相對于形成在外延層頂面上的未與第一離子合并的原輕摻雜阱的原始深度而言)。
[0014]上述的方法，其中一個或多個熱擴散工藝，還激活并擴散了襯底和外延層之間交界面附近的周圍區(qū)域中的第二離子，構(gòu)成一個被深掩埋輕摻雜區(qū)包圍的深掩埋重摻雜區(qū)。
[0015]上述的方法，在低壓器件區(qū)和高壓器件區(qū)中的輕摻雜阱頂面上，形成多個摻雜區(qū)還包括，在深掩埋重摻雜區(qū)上方，形成一個第一導電類型的摻雜阱，距離深掩埋重摻雜區(qū)有一段底部距離，用于控制高壓器件的擊穿。
[0016]上述的方法，還包括在高壓器件和低壓器件的有源區(qū)周圍，制備絕緣區(qū)。
[0017]在一種實施例中，本發(fā)明提供一種用于在半導體芯片上制備多個器件的方法,包括以下步驟:提供一個第一導電類型的襯底層；在第一器件有源區(qū)中襯底的頂部，注入與第一導電類型相反的第二導電類型的第一和第二離子，第一離子擴散得比第二離子更快；在襯底上方，生長一個第一導電類型的外延層；在第一器件和第二器件有源區(qū)中各制備一個第二導電類型的輕摻雜阱，其深度從外延層的頂面開始到第一器件和第二器件有源區(qū)中的外延層厚度的一半；在第一有源區(qū)中進行一次或多次熱擴散工藝，使第一離子擴散，向上延伸并且與形成在外延層頂面上的輕摻雜阱合并在一起，構(gòu)成一個很深的輕摻雜阱，使第二離子擴散成一個被所述的很深的輕摻雜阱包圍著的深掩埋重摻雜區(qū)；并且從包圍著深掩埋重摻雜區(qū)所述的很深的輕摻雜阱的頂面開始，制備一個第一導電類型的第一摻雜阱。
[0018]上述的方法，還包括調(diào)節(jié)第一導電類型的第一摻雜阱的底部和第二導電類型的深掩埋重摻雜區(qū)之間的間距，以設置第一器件的工作電壓。
[0019]上述的方法，還包括制備一個第一導電類型的掩埋摻雜區(qū)，設置在第二導電類型的深掩埋重摻雜區(qū)上方，配置成一個降低表面電場層。
[0020]上述的方法，還包括制備絕緣區(qū)，包圍著第一器件有源區(qū)，在第二器件有源區(qū)中的輕摻雜阱底部，制備第二導電類型的重摻雜掩埋注入?yún)^(qū)；并且在第二器件有源區(qū)中的重摻雜掩埋注入?yún)^(qū)上方，輕摻雜阱的頂面上，制備第一導電類型的第二摻雜阱。
[0021]在另一種實施方式中，本發(fā)明提供一種設置有第一器件和第二器件的半導體芯片，所述的半導體芯片包括:一個第一導電類型的襯底層；一個在襯底層頂面上的第一導電類型的外延層，其中外延層的摻雜濃度與襯底層的摻雜濃度相同；一個第二導電類型的很深的輕摻雜阱，形成于外延層的頂面，延伸到第一器件區(qū)域的襯底層的頂部；以及一個第二導電類型的輕摻雜阱，形成于外延層的頂面，深度為第二器件區(qū)域的外延層厚度的一半；以及一個第一導電類型的第一摻雜阱，形成在第一器件區(qū)域中很深的輕摻雜阱的頂部，以及一個第一導電類型的第二摻雜阱，形成在第二器件區(qū)域中的輕摻雜阱的頂部；其中第一器件的工作電壓高于第二器件。
[0022]上述的半導體芯片，還包括一個與第一導電類型相反的第二導電類型的深掩埋重摻雜區(qū)，在襯底層和外延層之間的交界面處，被第一器件區(qū)域中很深的輕摻雜阱包圍著，其中第一導電類型的第一摻雜阱的底部和第二導電類型很深的重摻雜植入?yún)^(qū)之間的距離，控制著第一器件的工作電壓。
[0023]上述的半導體芯片，第一器件是由一個NPN雙極晶體管構(gòu)成的，其中第一摻雜阱配置成NPN雙極晶體管的基極。
[0024]上述的半導體芯片，第一器件是由一個PNP雙極晶體管構(gòu)成的，第一摻雜阱作為PNP雙極晶體管的集電極。
[0025]上述的半導體芯片，第一器件是由一個PN二極管構(gòu)成的，第一摻雜阱作為PN二極管的陽極。
[0026]上述的半導體芯片，第一器件是由一個N通道DMOS晶體管構(gòu)成的，第一摻雜阱作為DMOS晶體管的基極(或本體區(qū))。
[0027]上述的半導體芯片，N通道DMOS晶體管還包括一個第一導電類型的掩埋摻雜區(qū)，設置在第二導電類型的深掩埋重摻雜區(qū)上方，作為一個降低表面電場層。
[0028]上述的半導體芯片，第一器件是由一個P通道DMOS晶體管構(gòu)成的，第一摻雜阱作為DMOS晶體管的漏極。
[0029]下面將詳細介紹這些和其他實施例。
【專利附圖】

【附圖說明】
[0030]圖1A和IB表示利用非外延工藝，在襯底上制備現(xiàn)有器件的剖面圖。
[0031]圖2表示依據(jù)本發(fā)明的一個方面，工作電壓較高的器件與圖1A所示的工作電壓較低的器件制備在同一個公共襯底上的剖面圖；
[0032]圖3表示圖2所示結(jié)構(gòu)的制備方法的流程圖；
[0033]圖4-8表示在圖3所示的制備工藝的各個不同的步驟中，圖2所示的有源器件的剖面圖。
[0034]圖9表示依據(jù)本發(fā)明，工作電壓較高的垂直NPN雙極晶體管的剖面圖；
[0035]圖10表示依據(jù)本發(fā)明，工作電壓較高的橫向PNP雙極晶體管的剖面圖；
[0036]圖11表示依據(jù)本發(fā)明，工作電壓較高的PN 二極管的剖面圖；
[0037]圖12表示依據(jù)本發(fā)明，工作電壓較高的N-通道DMOS的剖面圖；
[0038]圖13表示依據(jù)本發(fā)明，工作電壓較高的P-通道DMOS的剖面圖；以及
[0039]圖14表示依據(jù)本發(fā)明，帶有三重降低表面電場的工作電壓較高的橫向N-通道DMOS的剖面圖。
【具體實施方式】
[0040]依據(jù)本發(fā)明，參見圖2，額定工作電壓不同的第一器件和第二器件10和11形成在一個具有襯底14的公共半導體芯片上，外延層16生長在襯底14上方。摻雜外延層16,其摻雜的導電類型和濃度都與襯底材料14大致相同。對于圖2所示的VNPN器件10和11(圖中沒有表示出N+發(fā)射極和P+基極傳感器來)，襯底14和外延層16為P-型。
[0041]器件10的低壓器件結(jié)構(gòu)20形成在襯底14中。沒有表示出器件10的詳細結(jié)構(gòu)，輕摻雜的深N阱35形成在外延層16的頂部。多個N-阱22和P-阱26形成在深N阱35的頂部，P-阱48形成在外延層16的頂部，包圍著深N阱35，作為器件結(jié)構(gòu)20的絕緣區(qū)。P阱26和48中的摻雜濃度大于外延層16和襯底14。還可選擇，一個η-型摻雜物的掩埋層(圖中沒有表示出)形成在深N阱35的底部，在P-型阱26下方附近。
[0042]除了器件10具有一個額外的外延層16形成在襯底14上方之外，其他都與圖1A所示的器件300相同。由于外延層16的摻雜濃度與襯底14相同，外延層16可以看出是襯底14的延伸物，所以器件10的性能與器件300相同。器件300現(xiàn)有的制備工藝和制備條件可以整個作為制備器件10的一個工藝模塊。
[0043]依據(jù)本發(fā)明，器件11也形成在襯底14和外延層16中。器件11包括一個形成在外延層16中的高壓器件結(jié)構(gòu)120。器件11包括輕摻雜的深N阱134，形成在外延層16的頂面上，向下延伸到襯底14的頂部。輕摻雜的深N阱134可以通過高能注入形成。還可選擇，在深N阱134的底部和周圍，制備一個η-型摻雜物的重摻雜掩埋層，也稱為深掩埋層136，深N阱134在襯底14和外延層16之間延伸，從而進一步提高器件的最大工作電壓。如下所述，制備深N阱134和掩埋層136:首先，在襯底14的頂面上注入一個深掩埋層，包括兩個不同的種類，一個重摻雜的第一 η-型部分，也稱為深掩埋重摻雜區(qū)136，以及一個輕摻雜的第二 η-型部分，也稱為深掩埋輕摻雜區(qū)(圖中沒有表示出)，第二部分包圍著第一部分136 ;然后在襯底14上方生長外延層16，在外延層16的頂部制備一個輕摻雜的深N阱。我們希望，重摻雜的第一 η-型部分136局限在襯底材料14和P-外延層16之間的交界面附近的區(qū)域。然后進行擴散過程。在指定的溫度下，第二 η-型摻雜物比第一 η-型摻雜物部分擴散地更快。在本示例中，第一 η-型摻雜物部分136中的摻雜物為銻或砷，第二 η-型摻雜物部分中的摻雜物為磷。因此，第二 η-型部分向上延伸，一部分P-型外延層16轉(zhuǎn)換成輕摻雜的N型，同時形成在外延層16頂部的輕摻雜的深N阱從外延層16的表面開始向下，與第二 η-型部分合并在一起，構(gòu)成輕摻雜的深N阱134。然后，在深N阱134上方，形成多個N-阱122和P-阱126，在深N阱134周圍的外延層16的頂部制備P-阱148。阱126和148的P-型摻雜物濃度大于外延層16和襯底14中的濃度。P-阱148作為器件120的絕緣環(huán)。還可選擇，當絕緣環(huán)必須全部密封高壓器件120時，絕緣環(huán)還包括一個與P阱148重疊的很深的P掩埋區(qū)(圖中沒有表示出)。應明確，絕緣環(huán)用作使器件120與周圍器件絕緣，其中周圍器件中的一個作為形成在襯底14和外延層16上的有源區(qū)20。
[0044]器件11需要考慮兩種擊穿電壓。其一是掩埋區(qū)134和/或掩埋區(qū)136到有源區(qū)120外部的襯底材料14的擊穿電壓，可以通過134、136和14的摻雜濃度以及134和136的摻雜分布來控制該擊穿電壓。其二是有源器件120內(nèi)部的垂直擊穿電壓，可以通過區(qū)域136和區(qū)域126之間的垂直距離51以及區(qū)域134、136和126的摻雜濃度和分布來控制該擊穿電壓。如果省去掩埋區(qū)136，那么可以通過區(qū)域126的底部和掩埋區(qū)134底部之間的垂直間距，以及區(qū)域134和126的摻雜濃度和分布來控制有源器件120內(nèi)部的垂直擊穿電壓。器件120的最大工作電壓受到第二垂直擊穿的限制。
[0045]為了在半導體芯片上制備器件10和11，提供P-型襯底14，并且如圖3_5所示，在步驟200中，在襯底14的頂面上，制備深掩埋區(qū)101。利用人們熟知的注入和掩膜工藝，注入摻雜物，獲得所需的摻雜濃度。為了制備不帶有深重摻雜掩埋區(qū)136的高壓器件，深掩埋區(qū)101僅含有η-型摻雜物(例如磷)。為了制備帶有深重摻雜掩埋區(qū)136的高壓器件，深掩埋區(qū)101含有兩種不同類型的η-型摻雜物，在指定溫度下具有不同比例的擴散系數(shù)。在本例中，第一 η-型摻雜物為鋪或砷,第二摻雜物為磷,它們通過兩步注入,都注入到襯底14上的同一個深掩埋區(qū)101中。低壓器件區(qū)被光致抗蝕劑覆蓋，阻止在此步驟中的離子注入。
[0046]參見圖3和6，在步驟202中，外延層16生長在襯底14上方，覆蓋所有的區(qū)域。我們希望，外延層16和襯底14 一樣，具有相同的P-型摻雜物和相同的摻雜濃度。在步驟204中，輕摻雜的深N阱13和103形成在外延層16上方，如圖7所示。接下來進行熱退火，在深掩埋區(qū)101中的摻雜物擴散到襯底和第一外延層16中，如圖6所示，構(gòu)成區(qū)域108和109，如圖8所示。確切地說，銻和磷之間的擴散系數(shù)之差，也就是說，磷擴散得比銻快，使得區(qū)域109包圍著區(qū)域108，如上所述。在步驟206中，參見圖8A，p_型摻雜物分別注入到很深的N阱34、134頂部中的子區(qū)26、126中，以及外延層16頂部中的子區(qū)48、148中，然后將η-型摻雜物分別注入到很深的N阱34、134中的子區(qū)22、122中。然后，利用熱循環(huán)將摻雜劑充分驅(qū)動到外延層16中，足以提供所需的摻雜濃度和布局。
[0047]就其本身而言，區(qū)域109中的輕摻雜磷向上延伸到P阱126，并且將P-型外延層16的一部分轉(zhuǎn)變成輕摻雜N型，而形成在外延層16頂部的輕摻雜的深N阱103從外延層16的表面開始向下，與區(qū)域109合并在一起，構(gòu)成輕摻雜的深N阱134。通過P阱148形成絕緣環(huán)。還可選擇，如圖SB所示，絕緣環(huán)也可以包括一個很深的P掩埋區(qū)146，當進行擴散步驟時，延伸并且與P阱148合并在一起。
[0048]參見圖2，區(qū)域136 (如果省去136的話，就是134的底部)和區(qū)域126之間的垂直間距51是可控的。因此，器件120具有較高的垂直擊穿電壓，因此，工作電壓高于器件20的工作電壓。
[0049]參見圖3和圖8Α，在步驟206中，通過離子注入到N-阱區(qū)22和P-阱區(qū)26，構(gòu)成器件10的有源區(qū)，配置器件10的特殊器件結(jié)構(gòu)，通過離子注入到N-阱區(qū)122和P-阱區(qū)126，配置器件11的特殊器件結(jié)構(gòu)。應明確，盡管為了便于討論，只介紹了一個單獨的步驟，但是在步驟206中的η-型和P-型摻雜物注入發(fā)生在傳統(tǒng)的掩膜工藝、離子注入和高溫驅(qū)動的多個步驟中。如上所述，制備器件300的成熟的工藝和條件可以整體轉(zhuǎn)移到從步驟204開始進行。應明確，具有較低額定電壓的現(xiàn)有器件以及本發(fā)明具有較高額定電壓的新增的器件，都將在同一個襯底材料上同時存在，而不會相互影響。
[0050]如圖8Α所示的工藝步驟，電壓較高的器件與電壓較低的器件集成在一個半導體芯片上。應明確，器件10或11可以是二極管、雙極晶體管、MOSFET或其他器件。還應明確，利用本發(fā)明所述工藝，任意器件組合都可以集成在一起，而不相互影響。圖9表示器件11的實施例，作為一個高壓垂直NPN晶體管(VNPN) 400，與現(xiàn)有電壓器件(圖中沒有表示出)集成在一起。除了器件400的有源區(qū)含有一個設置在高壓P-阱126中的重摻雜N+區(qū)130之夕卜，其他都與器件11相同。重摻雜N+區(qū)130、P-阱126以及P-阱126下方的深掩埋N區(qū)134構(gòu)成一個垂直NPN，N+區(qū)130作為發(fā)射極、P-阱126作為基極，HVPffl26下方的N區(qū)作為集電極。設置在HVPW126中的P+區(qū)128為基極提供接觸傳感器，而設置在HVPW126外部的外延層16頂部的N區(qū)122為集電極提供接觸傳感器?；鶚O和集電極接觸傳感器可以作為布局中的環(huán)形?；鶚O區(qū)126的底部和深掩埋重摻雜區(qū)136 (如果省去136的話，就是134的底部)的頂部之間的間距51，控制NPN晶體管的垂直集成，從而限制NPN晶體管400的工作電壓。
[0051]圖10表示器件11的一個實施例，作為一個高壓橫向PNP晶體管(LPNPM10，與現(xiàn)有的低壓器件(圖中沒有表示出)集成在一起。除了器件410的有源區(qū)配置成橫向ΡΝΡ，包括P區(qū)127作為發(fā)射極，P環(huán)125作為集電極，包圍著中心P發(fā)射極區(qū)127，N環(huán)123作為基極接觸傳感器(base contact pickup),包圍著集電極P環(huán)125和發(fā)射極P區(qū)127。基極區(qū)包括深N阱134和深掩埋重摻雜區(qū)136，圍在輕摻雜深N阱134中。P集電極區(qū)125的底部和深掩埋重摻雜區(qū)136的頂部(或者如果136省去的話，就是134的底部)之間的間距51，控制PNP晶體管的垂直擊穿，從而限制PNP晶體管410的工作電壓。[0052]圖11表示器件11的一個可選實施例，作為一個高壓PN 二極管420，與現(xiàn)有的低壓器件(圖中沒有表示出)集成在一起。除了器件420的有源區(qū)配置成一個PN 二極管之外，包括P區(qū)162作為陽極，N區(qū)160作為含有一部分深N阱134的陰極的接觸傳感器(contactpickup for the cathode),其他都與器件11相同。P陽極區(qū)162的底部和深掩埋重摻雜區(qū)136的頂部(或者如果136省去的話，就是134的底部)之間的間距51，控制二極管的垂直擊穿，從而限制二極管420的工作電壓。
[0053]圖12表示器件11的一個可選實施例，作為一個高壓N-通道橫向DMOS (LDMOS),與現(xiàn)有的低壓器件(圖中沒有表示出)集成在一起。除了器件430的有源區(qū)配置成N-通道LDMOS,包括一個設置在P-阱156中的N+源極區(qū)157以及一個設置在N-阱154中的N+漏極接觸傳感區(qū)155之外，其他都與器件11相同。P-阱156作為本體，含有N-阱154和深N阱134的N區(qū)作為漏極。場氧化物152形成在N-阱154上方，緊挨著漏極接觸傳感區(qū)155，絕緣柵極150設置在P-阱156和N-阱154上方，從重疊的一部分源極區(qū)157開始，延伸到重疊的一部分場氧化物152。P本體區(qū)156的底部和深掩埋重摻雜區(qū)136的頂部(或者如果省去136的話，就是134的底部)之間的間距51，控制N-通道LDMOS的垂直擊穿，從而限制LDM0S430的工作電壓。
[0054]如圖13所示，除了 P+源極區(qū)175設置在作為本體的N-阱174中，P+漏極接觸傳感器177設置在作為漏極的P-阱176中之外，可以利用相同的方式制備P-通道LDM0S440。P漏極區(qū)176的底部和很深的掩埋重摻雜區(qū)136的頂部(或者如果省去136的話，就是134的底部)之間的間距51，控制P-通道LDMOS的垂直擊穿，從而限制LDM0S440的工作電壓。
[0055]圖14表示器件11的一個可選實施例，作為一個電壓很高的N-通道橫向DMOS(LDM0S)，與現(xiàn)有的低壓器件(圖中沒有表示出)集成在一起。器件450中除去降低表面電場g(RESURF region) 137在深N阱134的頂部中作為很深的P-阱(De印P-Well，簡稱DPff)之外，其他都與器件430相同。DPW區(qū)137在反向偏壓下耗盡，起到三重降低表面電場的功能，從而提高上述器件430的性能。利用高能注入機，從外延層16的頂面上離子注入，在制備P阱156和N阱154之前，形成DPW區(qū)137。我們希望，浮動DPW區(qū)137在P本體區(qū)156附近。P本體區(qū)156的底部和很深的掩埋重摻雜區(qū)136的頂部(或者如果省去136的話，就是134的底部)之間的間距51，控制N-通道LDMOS的垂直擊穿，從而限制LDM0S450的工作電壓。
[0056]應明確，以上說明僅僅是本發(fā)明的一個示例，在不違背本發(fā)明意圖及范圍內(nèi)的修正，都不應讓為是對本發(fā)明范圍的局限。因此，本發(fā)明的范圍應由所附的權利要求書及其全部范圍內(nèi)的等效內(nèi)容所限定。
【權利要求】
1.一種用于在半導體襯底上制備高壓器件和低壓器件的方法，其特征在于，包括以下步驟: 提供一個第一導電類型的半導體襯底； 在襯底的頂面上，生長一個第一導電類型的外延層，其中外延層的摻雜濃度與襯底的摻雜濃度相同； 在低壓器件區(qū)和高壓器件區(qū)中，分別制備一個第二導電類型的輕摻雜阱，其中形成在低壓器件區(qū)中的第二導電類型的輕摻雜阱，其深度從外延層的頂面開始到外延層厚度的一半，形成在高壓器件區(qū)中的第二導電類型的輕摻雜阱，其深度從外延層的頂面開始一直延伸到半導體襯底； 在高壓器件區(qū)域中的輕摻雜阱的底部，制備與第一導電類型相反的第二導電類型的深掩埋重摻雜區(qū)； 并且從輕摻雜阱的頂面開始，制備多個摻雜區(qū)，在低壓器件區(qū)和高壓器件區(qū)中，分別制備低壓器件和高壓器件。
2.權利要求1所述的方法，其特征在于，在高壓器件區(qū)域中的輕摻雜阱的底部，制備與第一導電類型相反的第二導電類型的深掩埋重摻雜區(qū)，還包括在襯底的頂面上生長一個第一導電類型的外延層之前，在高壓器件的區(qū)域中半導體襯底頂部，制備一個與第一導電類型相反的第二導電類型的深掩埋重摻雜區(qū)。
3.權利要求2所述的方法，其特征在于，第二導電類型的深掩埋注入?yún)^(qū)還包括，注入第二導電類型的第一離子，以及第二導電類型的第二離子，第一離子的擴散速度大于第二離子的擴散速度。
4.權利要求3所述的方法，其特征在于，制備第二導電類型的深掩埋注入?yún)^(qū)還包括，一個或多個擴散工藝，擴散第一 離子，從而向上延伸，與形成在外延層頂面上的輕摻雜深區(qū)合并在一起，構(gòu)成一個很深的輕摻雜阱。
5.權利要求4所述的方法，其特征在于，其中一個或多個熱擴散工藝，還激活并擴散了襯底和外延層之間交界面附近的周圍區(qū)域中的第二離子，構(gòu)成一個被深掩埋輕摻雜區(qū)包圍的深掩埋重摻雜區(qū)。
6.權利要求5所述的方法，其特征在于，在低壓器件區(qū)和高壓器件區(qū)中的輕摻雜阱頂面上，形成多個摻雜區(qū)還包括，在深掩埋重摻雜區(qū)上方，形成一個第一導電類型的摻雜阱，距離深掩埋重摻雜區(qū)有一段底部距離，用于控制高壓器件的擊穿。
7.權利要求1所述的方法，其特征在于，還包括在高壓器件和低壓器件的有源區(qū)周圍，制備絕緣區(qū)。
8.一種用于在半導體芯片上制備多個器件的方法，其特征在于，包括以下步驟: 提供一個第一導電類型的襯底層； 在第一器件有源區(qū)中襯底的頂部，注入與第一導電類型相反的第二導電類型的第一和第二離子，第一離子擴散得比第二離子更快； 在襯底上方，生長一個第一導電類型的外延層； 在第一器件和第二器件有源區(qū)中各制備一個第二導電類型的輕摻雜阱，其深度從外延層的頂面開始到第一器件和第二器件有源區(qū)中的外延層厚度的一半； 在第一有源區(qū)中進行一次或多次熱擴散工藝，使第一離子擴散，向上延伸并且與形成在外延層頂面上的輕摻雜阱合并在一起，構(gòu)成一個很深的輕摻雜阱，使第二離子擴散成一個被所述的很深的輕摻雜阱包圍著的深掩埋重摻雜區(qū)；并且 從包圍著深掩埋重摻雜區(qū)所述的很深的輕摻雜阱的頂面開始，制備一個第一導電類型的第一摻雜阱。
9.權利要求8所述的方法，其特征在于，還包括調(diào)節(jié)第一導電類型的第一摻雜阱的底部和第二導電類型的深掩埋重摻雜區(qū)之間的間距，以設置第一器件的工作電壓。
10.權利要求8所述的方法，其特征在于，還包括制備一個第一導電類型的掩埋摻雜區(qū)，設置在第二導電類型的深掩埋重摻雜區(qū)上方，配置成一個降低表面電場層。
11.權利要求8所述的方法，其特征在于，還包括制備絕緣區(qū)，包圍著第一器件有源區(qū)，在第二器件有源區(qū)中的輕摻雜阱底部，制備第二導電類型的重摻雜掩埋注入?yún)^(qū)；并且在第二器件有源區(qū)中的重摻雜掩埋注入?yún)^(qū)上方，輕摻雜阱的頂面上，制備第一導電類型的第二摻雜阱。
12.一種設置有第一器件和第二器件的半導體芯片，其特征在于，所述的半導體芯片包括: 一個第一導電類型的襯底層； 一個在襯底層頂面上的第一導電類型的外延層，其中外延層的摻雜濃度與襯底層的摻雜濃度相同； 一個第二導電類型的很深的輕摻雜阱，形成于外延層的頂面，延伸到第一器件區(qū)域的襯底層的頂部；以及 一個第二導電類型的輕摻雜阱，形成于外延層的頂面，深度為第二器件區(qū)域的外延層厚度的一半；以及 一個第一導電類型的第一摻雜阱，形成在第一器件區(qū)域中很深的輕摻雜阱的頂部，以及一個第一導電類型的第二摻雜阱，形成在第二器件區(qū)域中的輕摻雜阱的頂部；其中第一器件的工作電壓高于第二器件。
13.權利要求12所述的半導體芯片，其特征在于，還包括一個與第一導電類型相反的第二導電類型的深掩埋重摻雜區(qū)，在襯底層和外延層之間的交界面處，被第一器件區(qū)域中很深的輕摻雜阱包圍著，其中第一導電類型的第一摻雜阱的底部和第二導電類型很深的重摻雜植入?yún)^(qū)之間的距離，控制著第一器件的工作電壓。
14.權利要求12或13所述的半導體芯片，其特征在于，第一器件是由一個NPN雙極晶體管構(gòu)成的，其中第一摻雜阱配置成NPN雙極晶體管的基極。
15.權利要求12或13所述的半導體芯片，其特征在于，第一器件是由一個PNP雙極晶體管構(gòu)成的，第一摻雜阱作為PNP雙極晶體管的集電極。
16.權利要求12或13所述的半導體芯片，其特征在于，第一器件是由一個PN二極管構(gòu)成的，第一摻雜阱作為PN 二極管的陽極。
17.權利要求12或13所述的半導體芯片，其特征在于，第一器件是由一個N通道DMOS晶體管構(gòu)成的，第一摻雜阱作為DMOS晶體管的基極。
18.權利要求17所述的半導體芯片，其特征在于，N通道DMOS晶體管還包括一個第一導電類型的掩埋摻雜區(qū)，設置在第二導電類型的深掩埋重摻雜區(qū)上方，作為一個降低表面電場層。
19.權利要求12或13所述的半導體芯片，其特征在于，第一器件是由一個P通道DMOS晶體管構(gòu)成的，第一摻雜阱作為DMOS晶體管的漏極。
【文檔編號】H01L21/8249GK103515324SQ201310257452
【公開日】2014年1月15日 申請日期:2013年6月25日 優(yōu)先權日:2012年6月30日
【發(fā)明者】秀明土子 申請人:萬國半導體股份有限公司