專利名稱：具有靜電放電保護模塊的半導體器件的制作方法
技術領域：
具有靜電放電保護模塊的半導體器件技術領域[0001]本實用新型的實施例涉及半導體器件，尤其涉及具有靜電保護模塊的半導體器件。
背景技術：
[0002]金屬氧化物半導體場效應晶體管(MOSFET)、結型場效應晶體管(JFET)以及雙擴散金屬氧化物半導體場效應晶體管(DMOS)等半導體器件在電子產(chǎn)業(yè)中已得到了廣泛的應用。舉幾個簡單的例子，這些半導體器件可以被用于功率放大器以及低噪聲放大器中，也可以作為功率開關管用于功率轉換電路中。為了提高這些半導體器件的工作穩(wěn)定性及安全性，通常需要為其提供靜電放電(ESD)保護模塊。[0003]以DMOS用作功率開關管時為例，在DMOS關斷的瞬態(tài)變化過程中，由于靜電放電 (ESD)產(chǎn)生的施加于DMOS的柵極和源極之間的電壓可能瞬間高達10000多伏特，而導致 DMOS的柵氧化層損壞。這將導 致應用了該DMOS的電子產(chǎn)品不能正常工作。通常，為了防止ESD對DMOS等半導體器件的柵氧化層的損害，可以在DMOS等半導體器件的柵極和源極之間耦接靜電放電(ESD)保護模塊，以在靜電放電(ESD)產(chǎn)生的電壓高于一定值(例如，該值可以設定為低于DMOS的柵氧化層的擊穿電壓值)時使該ESD保護模塊導通，從而為ESD 的能量釋放提供通路。該ESD保護模塊可以是分立的，也可以集成于半導體器件中。為了降低產(chǎn)品尺寸及生產(chǎn)成本，將ESD保護模塊集成于半導體器件中已成為一種趨勢。[0004]典型地，ESD保護模塊可以包括一組串聯(lián)的PN 二極管。這些PN 二極管可以通過在制作有半導體器件例如MOSFET本身的襯底表面上淀積多晶硅層，然后將該多晶硅層刻蝕而保留用于制造PN 二極管組的部分，再將該保留的多晶硅層進行摻雜而形成交替排列的P 型和N型摻雜區(qū)而形成。該串聯(lián)的PN 二極管組耦接于MOSFET的源電極金屬和柵電極金屬之間以為MOSFET的柵氧化層提供ESD保護。然而，這些PN二極管的串聯(lián)電阻以及電流均勻性是影響其ESD保護性能的重要因素。串聯(lián)電阻越小，電流均勻性越好，其可以提供的ESD 保護性能越高。[0005]因而希望提出一種集成有ESD保護模塊的半導體器件，使該ESD保護模塊具有較小的電阻和較好的電流均勻性，從而為該半導體器件提供更好的ESD保護。實用新型內容[0006]針對現(xiàn)有技術中的一個或多個問題，本實用新型的實施例提供一種包含有ESD保護模塊的半導體器件。[0007]在本實用新型的一個方面，提出了一種半導體器件，該半導體器件可以包括半導體襯底，具有第一導電類型，包括有效單元區(qū)域和邊緣區(qū)域；半導體晶體管，形成于所述半導體襯底的有效單元區(qū)域中，其中所述半導體晶體管包括漏區(qū)、柵區(qū)和源區(qū)；耦接所述柵區(qū)的柵極金屬和耦接所述源區(qū)的源極金屬；以及靜電放電保護模塊，形成于所述半導體襯底的邊緣區(qū)域上方，包括靜電放電保護層和第一隔離層，其中所述第一隔離層位于所述半導體襯底和所述靜電放電保護層之間，將所述靜電放電保護層與所述半導體襯底隔離；其中， 所述源極金屬位于所述有效單元區(qū)域上方，所述柵極金屬位于所述邊緣區(qū)域上方，所述源極金屬和所述柵極金屬之間具有隔離間隙，其中所述柵極金屬具有柵極金屬焊盤部分和柵極金屬走線部分；所述靜電放電保護層呈餅狀，包括第一導電類型的中心摻雜區(qū)和圍繞該中心摻雜區(qū)交替排布的多個第二導電類型摻雜區(qū)和第一導電類型摻雜區(qū)，其中所述第二導電類型與所述第一導電類型相反，所述中心摻雜區(qū)實質上布滿整個所述柵極金屬焊盤部分的下方；并且所述柵極金屬焊盤部分耦接所述靜電放電保護層的中心摻雜區(qū)，所述源極金屬耦接所述靜電放電保護層中最外圍的第一導電類型摻雜區(qū)。[0008]根據(jù)本實用新型的實施例，該半導體器件的所述靜電放電保護層可以進一步包括具有所述第二導電類型的懸浮摻雜區(qū)，環(huán)繞所述交替排布的多個第二導電類型摻雜區(qū)和第一導電類型摻雜區(qū)的外圍形成，該懸浮摻雜區(qū)電懸浮。[0009]根據(jù)本實用新型的實施例，該半導體器件的所述柵極金屬焊盤部分凹陷入所述源極金屬中，在所述柵極金屬焊盤部分和所述柵極金屬走線部分之間形成連接該柵極金屬焊盤部分與柵極金屬走線部分的柵極金屬頸；所述源極金屬具有源極金屬指，延伸至所述柵極金屬頸的兩側，以環(huán)包所述柵極金屬焊盤部分。[0010]根據(jù)本實用新型的實施例，該半導體器件中，所述靜電放電保護層的所述第一導電類型的中心摻雜區(qū)和圍繞該中心摻雜區(qū)的其它第一導電類型摻雜區(qū)具有較重的摻雜濃度。[0011]根據(jù)本實用新型的實施例，該半導體器件可以進一步包括層間介電層，該層間介電層覆蓋所述靜電放電保護層以及所述半導體襯底，將所述柵極金屬和所述源極金屬與所述靜電放電保護層以及所述半導體襯底隔開；所述中心摻雜區(qū)通過形成于所述層間介電層中的 第一通孔與所述柵極金屬焊盤部分耦接；所述靜電放電保護層中最外圍的第一導電類型摻雜區(qū)通過形成于所述層間介電層中的第二通孔與所述源極金屬耦接。[0012]根據(jù)本實用新型的實施例，該半導體器件中，所述半導體晶體管可以包括垂直型溝槽柵金屬氧化物半導體場效應晶體管。


[0013]下面的附圖有助于更好地理解接下來對本實用新型不同實施例的描述。這些附圖并非按照實際的特征、尺寸及比例繪制，而是示意性地示出了本實用新型一些實施方式的主要特征。這些附圖和實施方式以非限制性、非窮舉性的方式提供了本實用新型的一些實施例。為簡明起見，不同附圖中具有相同功能的相同或類似的組件或結構采用相同的附圖己 O[0014]圖1示出了根據(jù)本實用新型一個實施例的半導體器件100的縱向剖面示意圖；[0015]圖2示出了根據(jù)本實用新型一個實施例的對應于圖1中所示半導體器件100的平面俯視不意圖；[0016]圖3示出了根據(jù)本實用新型一個實施例的ESD保護層109的平面排布示意圖；[0017]圖4示出了對應于圖2的柵極金屬焊盤部分IOY1附近的局部放大平面示意圖；[0018]圖5A-5I示出了根據(jù)本實用新型一個實施例的制造具有ESD保護模塊的半導體器件100的制造過程縱向剖面示意圖；[0019]圖6A-6H示出了根據(jù)本實用新型另一個實施例的制造具有ESD保護模塊的半導體器件100的制造過程縱向剖面示意圖。
具體實施方式
[0020]下面將詳細說明本實用新型的一些實施例。在接下來的說明中，一些具體的細節(jié)， 例如實施例中的具體電路結構、器件結構、工藝步驟以及這些電路、器件和工藝的具體參數(shù)，都用于對本實用新型的實施例提供更好的理解。本技術領域的技術人員可以理解，即使在缺少一些細節(jié)或者與其他方法、元件、材料等結合的情況下，本實用新型的實施例也可以被實現(xiàn)。[0021]在本實用新型的說明書及權利要求書中，若采用了諸如“左、右、內、外、前、后、上、 下、頂、之上、底、之下”等一類的詞，均只是為了便于描述，而不表示組件/結構的必然或永久的相對位置。本領域的技術人員應該理解這類詞在合適的情況下是可以互換的，例如，以使得本實用新型的實施例可以在不同于本說明書描繪的方向下仍可以運作。此外，“耦接” 一詞意味著以直接或者間接的電氣的或者非電氣的方式連接?！耙粋€/這個/那個”并不用于特指單數(shù)，而可能涵蓋復數(shù)形式?！霸凇瓋取笨赡芎w“在……內/上”?！霸谝粋€實施例中/根據(jù)本實用新型的一個實施例”的用法并不用于特指同一個實施例中，當然也可能是同一個實施例中。除非特別指出，“或”可以涵蓋“和/或”的意思。若“晶體管”的實施例可以包括“場效應晶體管”或者“雙極結型晶體管”，則“柵極/柵區(qū)”、“源極/源區(qū)”、“漏極/ 漏區(qū)”分別可以包括“基極/基區(qū)”、“發(fā)射極/發(fā)射區(qū)”、“集電極/集電區(qū)”，反之亦然。本領域技術人員應該理解以上對各用詞的說明僅僅提供一些示例性的用法，并不用于限定這些詞。[0022]圖1示出了根據(jù)本實用新型一個實施例的半導體器件100的縱向剖面示意圖。圖 2示出了根據(jù)本實用新型一個實施例的對應于圖1中所示半導體器件100的平面俯視示意圖。需要說明的是，圖2示意出了半導體器件100的整個晶片的平面俯視圖(主要示意出了晶片的金屬層和ESD模塊的多晶硅層)，圖1僅為整個晶片中器件單元的部分剖面示意圖，例如圖1中右側部分和左側部分所示的縱向剖面示意圖分別對應于圖2 中AA’和BB’ 剖面線所示的部分。下面結合圖1和圖2對根據(jù)本實用新型實施例的半導體器件100進行說明。[0023]根據(jù)本實用新型的一個實施例，半導體器件100包括半導體晶體管101 (如圖1右側部分所示，示意為M0SFET)和靜電放電(ESD)保護模塊102 (如圖1左側部分所示)。在圖1所示的示例性實施例中，該半導體器件100具有襯底103，該襯底103具有第一導電類型(例如圖1中示意為N型)，并可能包括重摻雜襯底部分103J例如圖1中示意為N+ 型重摻雜襯底部分)和輕摻雜外延層部分1032 (例如圖1中示意為型輕摻雜外延層部分)。該襯底103可以劃分為有效單元區(qū)域和邊緣區(qū)域(參見圖2的示意)。半導體晶體管101 (例如M0SFET)形成于所述有效單元區(qū)域內，ESD保護模塊102形成于所述邊緣區(qū)域內。[0024]根據(jù)本實用新型的一個實施例，半導體晶體管101(圖1中示意為M0SFET)可以包括漏區(qū)(103)、柵區(qū)105、源區(qū)106以及耦接所述柵區(qū)105的柵極金屬107和耦接所述源區(qū) 106的源極金屬108。在圖1示出的示例性實施例中，襯底103的重摻雜襯底部分IOS1可以用作半導體晶體管101 (例如M0SFET)的漏區(qū)。[0025]根據(jù)本實用新型的一個實施例，半導體晶體管101 (例如M0SFET)還可以進一步包括形成于襯底103上的體區(qū)104，具有與所述第一導電類型相反的第二導電類型(例如圖1中示意為P型)。本領域的普通技術人員應該可以理解，體區(qū)104可以通過在襯底103 (襯底103的外延層部分1032)中注入具有所述第二導電類型的離子形成，體區(qū)104通常具有相對較輕的摻雜濃度。[0026]在圖1示出的示例性實施例中，柵區(qū)105包括溝槽型柵IOS1和柵氧化層1052。溝槽型柵IOS1位于柵溝槽1053中，其中柵溝槽1053從襯底103的表面縱向穿過體區(qū)104延伸至外延層1032中。柵氧化層1052布滿柵溝槽1053的側壁和底面，將溝槽型柵IOS1與襯底103和體區(qū)104隔離開。在圖1示出的示例性實施例中，源區(qū)106形成于柵區(qū)105的周圍，具有所述的第一導電類型并具有較重的摻雜濃度(例如圖1中示意為N+區(qū))。根據(jù)本實用新型的一個實施例，柵區(qū)105通過柵接觸溝槽105τ與所述柵極金屬107耦接。與柵溝槽1053類似，柵接觸溝槽105τ中填充有導電材料105。，柵接觸溝槽105τ的側壁和底面覆蓋有隔離層105D，將導電材料105。與周圍的襯底103和體區(qū)104隔離開。柵接觸溝槽105τ 一般比柵溝槽1053寬，以易于與柵極金屬107接觸。此處，寬是指從平行于襯底103的底面切線L的方向上來衡量的。柵接觸溝槽105τ中填充的導電材料105?？梢耘c形成溝槽型柵IOS1的材料相同，例如均為摻雜的多晶硅，也可以與形成溝槽型柵IOS1的材料不同。隔離層105D可以采用與柵氧化層1052相同的介電材料，例如均為硅氧化物，也可以采用與柵氧化層1052不同的介電材料。柵接觸溝槽105τ與柵溝槽1053是相互連接的，例如通過橫向的連接溝槽(圖1中未示出)相互連接。如圖1所示，此處橫向指連接溝槽可以在平行于襯底103的底面切線L的方向上形成。根據(jù)本實用新型的實施例，連接溝槽的結構可以與柵接觸溝槽105τ或者柵溝槽1053相同，例如連接溝槽可以與柵接觸溝槽105τ填充有相同的導電材料105。并具有相同的底面和側壁隔離層105D，或者連接溝槽可以與柵溝槽1053 填充有相同的形成溝槽型柵IOS1的材料并具有相同的底面和側壁柵氧化層1052。本領域的普通技術人員應該理解，圖1中對于柵區(qū)105以及柵接觸溝槽105τ等有關柵結構的表示均是示意性的， 圖1和圖2的剖面和平面對應關系也是示意性的，并不用于對本實用新型進行精確具體的限定。事實上，柵溝槽1053以及柵接觸溝槽105τ的結構和排布方式以及它們間的相互連接關系并不限于圖1所示以及以上基于圖1所描述的。[0027]在圖1和圖2所示的示例性實施例中，源極金屬108位于所述襯底103的有效單元區(qū)域上方，柵極金屬107位于所述襯底103的邊緣區(qū)域上方。源極金屬108和柵極金屬 107之間具有隔離間隙，其中柵極金屬107具有柵極金屬焊盤部分IOT1和柵極金屬走線部分1072 (參見圖2示意的俯視平面圖)。在圖2示意的示例性實施例中，柵極金屬107環(huán)繞該源極金屬108形成，將源極金屬108包圍。在另外的實施例中，柵極金屬107并不一定完全將源極金屬108包圍。[0028]根據(jù)本實用新型的一個示例性實施例，靜電放電(ESD)保護模塊102可以包括ESD 保護層109，位于襯底103的邊緣區(qū)域上方；以及第一隔離層110，將所述ESD保護層109與襯底103隔離。根據(jù)本實用新型的一個示例性實施例，ESD保護層109包括多晶硅層，具有交替排布的第一導電類型摻雜區(qū)10% (圖1中示意為N+型摻雜區(qū))和第二導電類型摻雜區(qū) 1092(圖1中示意為P型摻雜區(qū))。根據(jù)本實用新型的不同實施例，ESD保護層109也可以包括與器件制造工藝相兼容的其它半導體材料層。因此，這里的“多晶硅”意味著涵蓋了硅及除硅以外的其它類似硅的半導體材料及其組合物。[0029]根據(jù)本實用新型的一個示例性實施例，ESD保護層109呈餅狀，包括具有所述第一導電類型的中心摻雜區(qū)109i (圖1中示意為N+型摻雜區(qū))和圍繞該中心摻雜區(qū)10%交替排布的多個第二導電類型摻雜區(qū)1092 (圖1中示意為P型摻雜區(qū))和第一導電類型摻雜區(qū) Iog1 (圖1中示意為N+型摻雜區(qū))，中心摻雜區(qū)Iog1基本上布滿了整個所述柵極金屬焊盤部分107i的下方。所述柵極金屬焊盤部分107^ 接所述ESD保護層109的中心摻雜區(qū)1091; 所述源極金屬108耦接所述ESD保護層109中最外圍的第一導電類型摻雜區(qū)10% (即所述多個第二導電類型摻雜區(qū)1092和第一導電類型摻雜區(qū)Iog1中距離所述中心摻雜區(qū)Iog1 最遠的第一導電類型摻雜區(qū)Iog1)。這樣ESD保護模塊102耦接于半導體晶體管(例如 M0SFET) 101的柵極金屬107 (或柵區(qū)105)和源極金屬108 (或源區(qū)106)之間，由于ESD保護模塊102包括形成于ESD保護層109中的多個串聯(lián)耦接的PN 二極管(由交替排布的摻雜區(qū)10%和1092組成)，因而可以在因靜電放電(ESD)產(chǎn)生的電壓高于ESD保護閾值時， 使該多個串聯(lián)耦接的PN 二極管導通(即ESD保護模塊102導通)，從而保護半導體晶體管 (例如M0SFET)101的柵氧化層1052不受損害。根據(jù)本實用新型的一個示例性實施例，所述 ESD保護閾值可以設定為低于半導體晶體管(例如M0SFET)101的柵氧化層1052的擊穿電壓值。根據(jù)本實用新型的實施例，可以通過改變ESD保護層109中圍繞中心摻雜區(qū)10%交替排布的所述多個第二導電類型摻雜區(qū)1092和第一導電類型摻雜區(qū)10%的數(shù)目對所述ESD 保護閾值進行設置。因此，這里的“多個”并不用于特指多于一個，而是可以包括一個。[0030]根據(jù)本實用新型的一個示例性實施例，所述第一導電類型的中心摻雜區(qū)10%和圍繞該中心摻雜區(qū)Iog1的其它第一導電類型摻雜區(qū)Iog1具有較重的摻雜濃度，這樣可以降低 ESD保護模塊102的串聯(lián)電阻(即形成于ESD保護層109中的多個串聯(lián)耦接的PN 二極管的串聯(lián)電阻)。另外，根據(jù)本實用新型的實施例，中心摻雜區(qū)Iog1基本上布滿了整個柵極金屬焊盤部分107i的下方，具有相對較大的面積，可以進一步降低ESD保護模塊102的串聯(lián)電阻，同時增加ESD保護模塊102的電流均衡性，而且為中心摻雜區(qū)Iog1與柵極金屬焊盤部分 1(^2間提供了較大的可接觸面積，有助于降低半導體晶體管(例如M0SFET)101的柵極金屬107與ESD保護模塊102之間的金屬/半導體接觸電阻。[0031]圖3示出了 ESD保護層109的平面排布示意圖。雖然圖3中將ESD保護層109示意為圓滑的矩形狀，然而本領域的普通·技術人員應該理解，在其它的實施例中，ESD保護層 109并不一定是矩形餅狀，而可以是任何其它封閉形狀的餅，比如圓餅、橢圓餅、具有圓滑角的多邊形餅等等。因此，“餅狀”只是描述性的，并不明示或暗示ESD保護層109 —定具有圓餅形狀。[0032]根據(jù)本實用新型的一個示例性實施例，ESD保護層109還可以進一步包括具有所述第二導電類型的懸浮摻雜區(qū)1093，環(huán)繞所述交替排布的多個第二導電類型摻雜區(qū)1092和第一導電類型摻雜區(qū)Iog1的外圍形成。該懸浮摻雜區(qū)1093具有相對較輕的摻雜濃度(例如可以具有與所述第一導電類型的摻雜區(qū)I09d@同的摻雜濃度，也可以比摻雜區(qū)Iog1的摻雜濃度更小，圖1中示意為p_區(qū))，并且不有意耦接任何電勢(例如該懸浮摻雜區(qū)1093不與半導體晶體管101的源電極、柵電極及漏電極等耦接，即其具有懸浮電勢，處于電懸浮狀態(tài))。懸浮摻雜區(qū)1093在靜電放電保護模塊102外圍形成了保護勢壘，有助于阻隔來源于ESD保護模塊102外部的載流子進入該ESD保護模塊102，從而保護該ESD保護模塊102不受外部載流子侵入的損害，改善了其性能。[0033]根據(jù)本實用新型的一個示例性實施例，半導體器件100還可以進一步包括層間介電層(ILD) 111，覆蓋ESD保護層109以及半導體襯底103，用于防止源極金屬108與柵區(qū)105 之間的短接以及柵極金屬107與源區(qū)106之間的短接。根據(jù)本實用新型的一個實施例，ESD 保護層109的中心摻雜區(qū)Iog1通過形成于層間介電層111中的第一通孔III1與柵極金屬焊盤部分IOT1耦接。類似地，ESD保護層109中最外圍的第一導電類型摻雜區(qū)10%通過形成于層間介電層111中的第二通孔Ill2與所述源極金屬108耦接。本領域的普通技術人員應該理解，這里所提及的第一通孔Iii1和第二通孔Iii2并不用于特指只有“一個”，而是可以涵蓋“多個”的意思。例如，根據(jù)本實用新型的一個示例性實施例，所述第一通孔Iii1包括多個通孔，布滿了所述層間介電層111的位于所述中心摻雜區(qū)Iog1上方的部分。根據(jù)本實用新型另外的實施例，所述第一通孔Ill1也可以為一個較大的通孔，占據(jù)所述層間介電層111的位于所述中心摻雜區(qū)Iog1上方的部分。[0034]圖4示出了對應于圖2的柵極金屬焊盤部分107i附近的局部放大平面示意圖。根據(jù)本實用新型的一個示例性實施例，參見圖4，柵極金屬焊盤部分107i凹陷入源極金屬108 中，被源極金屬108環(huán)包，在柵極金屬焊盤部分107i和柵極金屬走線部分1072之間形成相對細的柵極金屬頸1073，將被源極金屬108環(huán)包的金屬焊盤部分IOT1與柵極金屬走線部分 1072相連接。相應地，源極金屬108則具有源極金屬指IOS1，延伸至柵極金屬頸1073的兩側附近，以環(huán)包柵極金屬焊盤部分107”這樣源極金屬指IOS1的部分也可以耦接至所述ESD 保護層109中最外圍的第一導電類型摻雜區(qū)IOgi，增大了源極金屬108與ESD保護層109 之間的可接觸面積，從而有助于進一步降低ESD保護模塊102 的串聯(lián)電阻和ESD保護模塊 102與源極金屬108之間的金屬/半導體接觸電阻，改善ESD保護模塊102的電流均衡性。[0035]以上基于圖1至圖4對根據(jù)本實用新型各實施例的半導體器件100進行了說明， 雖然在上述說明中，半導體器件100示例性地包括垂直型溝槽柵MOSFET 101，與ESD保護模塊102集成。然而上述對本實用新型各實施例的示例性說明并不用于對本實用新型進行限定，根據(jù)本實用新型的變形實施例及實施方式，半導體件100還可能包括其它類型的半導體晶體管101，例如雙擴散金屬氧化物半導體場效應晶體管(DMOS)、雙極型結型晶體管 (BJT)等代替前述各實施例中的MOSFET 101與所述ESD保護模塊102集成。而且，半導體晶體管101不僅僅局限于以上說明的垂直型溝槽柵晶體管，也可以是橫向晶體管以及平面柵晶體管。[0036]根據(jù)本實用新型各實施例及其變形實施方式的功率器件的有益效果不應該被認為僅僅局限于以上所述的。根據(jù)本實用新型各實施例的這些及其它有益效果可以通過閱讀本實用新型的詳細說明及研究各實施例的附圖被更好地理解。[0037]圖5A-5I示出了根據(jù)本實用新型一個實施例的制造具有ESD保護模塊的半導體器件100的制造過程縱向剖面示意圖。[0038]首先，如圖5A所示，提供具有第一導電類型(例如圖5A中示意為N型)的半導體襯底103。根據(jù)本實用新型的一個示例性實施例，該半導體襯底103可能包括重摻雜襯底部分103J例如圖5A中示意為N+型重摻雜襯底部分)和輕摻雜外延層部分1032 (例如圖5A中示意為N—型輕摻雜外延層部分)。該半導體襯底103可以劃分為有效單元區(qū)域和邊緣區(qū)域(參見圖2的示意)。需要說明的是，圖5A至圖51中，左側示意出了所述邊緣區(qū)域的形成有ESD保護模塊102的部分剖面示意圖，右側示意出了所述有效單元區(qū)域的形成有M0SFET101的部分剖面示意圖。[0039]接下來，如圖5B所示，在半導體襯底103的有效單元區(qū)域中形成柵區(qū)105。根據(jù)本實用新型的一個示例性實施例，所述柵區(qū)105包括溝槽型柵IOS1和柵氧化層1052。形成該柵區(qū)105的步驟可以包括在半導體襯底103的有效單元區(qū)域中形成柵溝槽1053 ;在所述柵溝槽1053的底部和側壁上形成覆蓋其底部和側壁的柵氧化層1052 ;以及采用導電材料填充所述柵溝槽1053從而形成溝槽型柵105”根據(jù)本實用新型的一個示例性實施例，所述柵氧化層1052可以包括二氧化硅層。根據(jù)本實用新型的一個示例性實施例，所述導電材料可以包括摻雜的多晶硅。根據(jù)本實用新型的實施例，在形成溝槽型柵區(qū)105的同時，在半導體襯底103的邊緣區(qū)域中形成柵接觸溝槽105τ，在所述柵接觸溝槽105τ的底部和側壁上形成覆蓋其底部和側壁的隔離層105d ;并采用導電材料105。填充所述柵接觸溝槽105τ。根據(jù)本實用新型的實施例，在形成溝槽型柵區(qū)105和柵接觸溝槽105τ的同時，也形成連接溝槽(圖 5Β中未示出)，將所述柵溝槽1053和所述柵接觸溝槽105:橫向連接起來。所述連接溝槽具有與所述柵溝槽1053或所述柵接觸溝槽105τ相同的結構。[0040]下一步，如圖5C所示，在半導體襯底103中進行體區(qū)離子注入，形成具有第二導電類型的體區(qū)離子摻雜層104d(圖5C中示意為P型摻雜層)，所述第二導電類型與所述第一導電類型相反。本領域的普通技術人員應該理解，圖5C所示的體區(qū)離子注入對柵IOS1的影響很小，可以忽略。本領域的普通技術人員也應該理解，在進行離子注入、離子擴散等工藝步驟的過程中，溝槽型柵IOS1通常會被氧化而在其表面形成薄氧化物層將溝槽型柵IOS1 封閉于柵溝槽1053中(如圖5C示意)。事實上，本領域的普通技術人員還應該理解，在進行離子注入、離子擴散等工藝步驟的過程中，半導體襯底103的表面通常也會被氧化而生長出薄的半導體氧化物層，為簡明起見，圖5C中未示意。[0041]接著，如圖所示，在所述半導體襯底103的上形成第一隔離層110，并在該第一隔離層Iio上淀積ESD多晶硅層10 9。[0042]然后，如圖5E所示，在該ESD多晶硅層中進行具有所述第二導電類型的ESD離子注入，形成具有所述第二導電類型的ESD離子摻雜層109d。[0043]接下來，如圖5F所示，首先例如通過退火，進行離子推進擴散，使體區(qū)離子摻雜層 104d擴散從而在襯底103中形成體區(qū)104，并使ESD離子摻雜層109d中的離子擴散至整個多晶硅層109，從而使多晶硅層109具有所述的第二導電類型。[0044]繼而，如圖5G所示，采用ESD掩膜層掩蔽多晶硅層109的用于形成ESD模塊102的部分，并將其余未掩蔽部分刻蝕掉，然后去掉ESD掩膜層，從而在襯底103的邊緣區(qū)域上方形成ESD保護模塊基礎層(包括刻蝕后的第一隔離層110和多晶硅層109)，使其呈餅狀。[0045]接下來，如圖5H所示，采用源區(qū)離子注入掩膜層作掩蔽，在所述半導體襯底103和所述多晶硅層109中進行具有第一導電類型的離子注入，以使所述半導體襯底103的有效單元區(qū)域的體區(qū)104中形成源區(qū)106，并且使所述多晶硅層109具有第一導電類型的中心摻雜區(qū)10%和圍繞該中心摻雜區(qū)10%交替排布的多個第二導電類型摻雜區(qū)1092和第一導電類型摻雜區(qū)10%。本領域的普通技術人員應該理解，這里還包括去掉源區(qū)離子注入掩膜層并進行離子擴散的步驟。[0046]接下來，如圖51所示，在多晶硅層109和襯底103上形成第二隔離層111，并在該第二隔離層111中形成第一通孔Ill1和第二通孔Ill2，其中所述第一通孔Ill1位于所述多晶硅層109的中心摻雜區(qū)10%上方，所述第二通孔Ill2位于所述多晶硅層109的最外圍的第一導電類型摻雜區(qū)Iog1上方。接著，在第二隔離層111上形成柵極金屬107和源極金屬 108，使所述柵極金屬107位于所述邊緣區(qū)域上方，所述源極金屬108位于所述有效單元區(qū)域上方，所述柵極金屬107和所述源極金屬108之間具有隔離間隙，其中所述柵極金屬107 具有柵極金屬焊盤部分IOT1和柵極金屬走線部分1072 (參見圖2)，所述柵極金屬焊盤部分 107!位于所述多晶硅層109的中心摻雜區(qū)10%上方，基本上覆蓋整個所述中心摻雜區(qū)10% 并且通過所述第一通孔Iii1耦接所述中心摻雜區(qū)Iog1，所述源極金屬108通過所述第二通孔Ill2耦接所述多晶硅層109中最外圍的第一導電類型摻雜區(qū)10%?！0047]根據(jù)本實用新型的一個實施例，在圖5H所示的步驟中，進行了具有第一導電類型的離子注入后，還使所述多晶硅層109具有所述第二導電類型的懸浮摻雜區(qū)1093，位于所述交替排布的多個第二導電類型摻雜區(qū)和第一導電類型摻雜區(qū)的外圍，該懸浮摻雜區(qū)1093不有意耦接任何電勢。[0048]根據(jù)本實用新型的一個實施例，在步驟51中，形成柵極金屬107和源極金屬108 時，還包括使所述柵極金屬焊盤部分IOT1凹陷入所述源極金屬108中，在所述柵極金屬焊盤部分107i和所述柵極金屬走線部分1072之間形成連接該柵極金屬焊盤部分107i與柵極金屬走線部分1072的柵極金屬頸1073 ；以及在所述柵極金屬頸1073的兩側形成源極金屬指 IOS1,以使所述源極金屬108環(huán)包所述柵極金屬焊盤部分IOT1 (參見圖4)。[0049]以上基于圖5A-5I對根據(jù)本實用新型實施例的制造集成有半導體晶體管101和 ESD保護模塊102的半導體器件100的制造過程的說明，并不用于將本實用新型限制在如上所描述的各具體實施方式
中。對基于圖5A-5I描述的制造過程進行變化和修改都是可能的。[0050]例如，圖6A-6H示出了根據(jù)本實用新型一個變形實施例的制造具有ESD保護模塊的半導體器件100的制造過程縱向剖面示意圖。根據(jù)該變形的實施例，在圖5A和5B所示的步驟(參見圖6A和圖6B)之后，如圖5C所示的在半導體襯底103中進行體區(qū)離子注入的步驟可以省略，而緊接著進行如圖所示的形成第一隔離層110和ESD多晶硅層109的步驟(參見圖6C)。然后，對圖5E至圖51所示的步驟進行如下調整在圖所示的步驟后進行圖5G所示的步驟，形成餅狀的第一隔離層110和多晶硅層109 (參見圖6D);在圖5G 所示的步驟后進行圖5E和圖5F所示的步驟(參見圖6E和圖6F);在圖5F所示的步驟后進行圖5H和圖51所示的步驟(參見圖6G和圖6H)。在這個變形的示例性實施例中，在進行圖5E所示的步驟之前，先對第一隔離層110和ESD多晶硅層109進行了圖5G所示的刻蝕步驟，因而刻蝕后未被第一隔離層110和ESD多晶硅層109覆蓋的襯底103中也注入了第二導電類型的ESD離子，經(jīng)過圖5F的擴散步驟而形成體區(qū)104 (參見圖6E和圖6F)。這樣可以不必單獨進行體區(qū)離子注入，因而簡化了制造步驟，同時也可節(jié)省生產(chǎn)成本。[0051]以上對根據(jù)本實用新型各實施例及其變形實施方式形成半導體器件的制造過程及方法步驟的描述僅為示例性的，并不用于對本實用新型的進行限定。另外，一些公知的制造步驟、工藝、材料及所用雜質等并未給出或者并未詳細描述，以使本實用新型清楚、簡明且便于理解。實用新型所屬技術領域的技術人員應該理解，以上各實施例中描述的方法及步驟可能可以采用不同的順序實現(xiàn)，并不僅僅局限于所描述的實施例。[0052]雖然本說明書中以集成有N溝道垂直型溝槽柵MOSFET和ESD保護模塊的半導體器件為例對根據(jù)本實用新型各實施例的集成有半導體晶體管和ESD保護模塊的半導體器件進行了示意與描述，但這并不意味著對本實用新型的限定，本領域的普通技術人員應該理解這里給出的結構及原理同樣適用于該半導體器件中集成的半導體晶體管為P溝道 MOSFET, N溝道/P溝道DMOS、BJT等晶體管器件及其它類型的半導體材料及半導體器件的情形。[0053]因此，上述本實用新型的說明書和實施方式僅僅以示例性的方式對本實用新型實施例的半導體器件進行了說明，并不用于限定本實用新型的范圍。對于公開的實施例進行變化和修改都是可能的，其 他可行的選擇性實施例和對實施例中元件的等同變化可以被本技術領域的普通技術人員所了解。本實用新型所公開的實施例的其他變化和修改并不超出本實用新型的精神和保護范圍。
權利要求1.一種半導體器件,包括 半導體襯底，具有第一導電類型，包括有效單元區(qū)域和邊緣區(qū)域； 半導體晶體管，形成于所述半導體襯底的有效單元區(qū)域中，其中所述半導體晶體管包括漏區(qū)、棚區(qū)和源區(qū)； 耦接所述柵區(qū)的柵極金屬和耦接所述源區(qū)的源極金屬；和 靜電放電保護模塊，形成于所述半導體襯底的邊緣區(qū)域上方，包括靜電放電保護層和第一隔離層，其中所述第一隔離層位于所述半導體襯底和所述靜電放電保護層之間，將所述靜電放電保護層與所述半導體襯底隔離；其特征在于， 所述源極金屬位于所述有效單元區(qū)域上方，所述柵極金屬位于所述邊緣區(qū)域上方，所述源極金屬和所述柵極金屬之間具有隔離間隙，其中所述柵極金屬具有柵極金屬焊盤部分和柵極金屬走線部分；所述靜電放電保護層呈餅狀，包括第一導電類型的中心摻雜區(qū)和圍繞該中心摻雜區(qū)交替排布的多個第二導電類型摻雜區(qū)和第一導電類型摻雜區(qū)，其中所述第二導電類型與所述第一導電類型相反，所述中心摻雜區(qū)實質上布滿整個所述柵極金屬焊盤部分的下方；并且所述柵極金屬焊盤部分耦接所述靜電放電保護層的中心摻雜區(qū)，所述源極金屬耦接所述靜電放電保護層中最外圍的第一導電類型摻雜區(qū)。
2.如權利要求1所述的半導體器件，其特征在于，所述靜電放電保護層進一步包括 具有所述第二導電類型的懸浮摻雜區(qū)，環(huán)繞所述交替排布的多個第二導電類型摻雜區(qū)和第一導電類型摻雜區(qū)的外圍形成，該懸浮摻雜區(qū)電懸浮。
3.如權利要求1所述的半導體器件，其特征在于 所述柵極金屬焊盤部分凹陷入所述源極金屬中，在所述柵極金屬焊盤部分和所述柵極金屬走線部分之間形成連接該柵極金屬焊盤部分與柵極金屬走線部分的柵極金屬頸； 所述源極金屬具有源極金屬指，延伸至所述柵極金屬頸的兩側，以環(huán)包所述柵極金屬焊盤部分。
4.如權利要求1所述的半導體器件，其特征在于，所述第一導電類型的中心摻雜區(qū)和圍繞該中心摻雜區(qū)的其它第一導電類型摻雜區(qū)具有較重的摻雜濃度。
5.如權利要求1所述的半導體器件，其特征在于，進一步包括層間介電層，覆蓋所述靜電放電保護層以及所述半導體襯底，將所述柵極金屬和所述源極金屬與所述靜電放電保護層以及所述半導體襯底隔開；所述中心摻雜區(qū)通過形成于所述層間介電層中的第一通孔與所述柵極金屬焊盤部分耦接；所述靜電放電保護層中最外圍的第一導電類型摻雜區(qū)通過形成于所述層間介電層中的第二通孔與所述源極金屬耦接。
6.如權利要求1所述的半導體器件，其特征在于，所述半導體晶體管包括垂直型溝槽柵金屬氧化物半導體場效應晶體管。
專利摘要提出了一種具有靜電放電保護模塊的半導體器件。根據(jù)本實用新型的實施例，所述靜電放電保護模塊呈餅狀，包括第一導電類型的中心摻雜區(qū)和圍繞該中心摻雜區(qū)交替排布的多個第二導電類型摻雜區(qū)和第一導電類型摻雜區(qū)，所述中心摻雜區(qū)布滿所述半導體晶體管的整個柵極金屬焊盤部分的下方并與之耦接，所述半導體晶體管的源極金屬耦接所述靜電放電保護模塊中最外圍的第一導電類型摻雜區(qū)。該靜電放電保護模塊不僅可以保護所述半導體晶體管的柵氧化層不受靜電放電的損害，而且具有較小的串聯(lián)電阻及改善的電流均衡性。
文檔編號H01L27/06GK202839611SQ201220521400
公開日2013年3月27日 申請日期2012年10月12日 優(yōu)先權日2012年10月12日
發(fā)明者馬榮耀, 李鐵生, 王懷鋒, 李恒, 銀發(fā)友 申請人:成都芯源系統(tǒng)有限公司