像素結(jié)構(gòu)的制作方法
【專利摘要】一種像素結(jié)構(gòu)，包含基板、柵極線與晶體管。柵極線包含設置于基板上的柵極。柵極包含至少一封閉開口。晶體管設置于基板上，且電性連接柵極線。晶體管包含柵極、介電層、通道層、源極、漏極與像素電極。介電層設置于柵極與基板上。通道層設置于部分的介電層上。至少一部分的通道層與至少一部分的封閉開口重疊。源極與漏極設置于通道層上，并分別位于封閉開口的二側(cè)。像素電極電性連接漏極。
【專利說明】像素結(jié)構(gòu)
【技術(shù)領域】
[0001 ] 本發(fā)明是有關于一種像素結(jié)構(gòu)。
【背景技術(shù)】
[0002]薄膜晶體管元件具有一源極、一漏極與一柵極。源極與漏極之間存在一通道層，且此通道層的位置的至少一部分與柵極重疊，但通道層與柵極之間彼此絕緣。當柵極通電時，通道層中與柵極位置重疊的區(qū)域?qū)⑹艿綎艠O的影響而帶電，因而使源極與漏極之間形成導通狀態(tài)。反之，當柵極無電流通過時，源極與漏極之間則形成斷路狀態(tài)，也因此薄膜晶體管元件被作為常見的一種開關元件。
[0003]現(xiàn)有半導體的薄膜晶體管元件包含非晶硅、復晶硅、氧化物半導體、金屬氧化物半導體等材料。當薄膜晶體管元件應用于顯示器，作為其開關元件時，會因為上述材料的關系而使得逆向漏電流過高，即在薄膜晶體管的柵極無電流通過時，源極與漏極之間仍為導通狀態(tài)。一但薄膜晶體管無法有精準的開關特性，與薄膜晶體管電性連接的像素電極便有漏電的問題，也造成像素電壓無法有較長的維持時間。

【發(fā)明內(nèi)容】

[0004]鑒于已知技術(shù)的缺失，本發(fā)明一方面提供一種像素結(jié)構(gòu)，用以改善薄膜晶體管元件的逆電流的產(chǎn)生。
[0005]一種像素結(jié)構(gòu)包含基板、柵極線與晶體管。柵極線包含設置于基板上的柵極。柵極包含至少一封閉開口。晶體管設置于基板上，且電性連接柵極線，包含柵極、介電層、通道層、源極、漏極與像素電極。介電層設置于柵極與基板上。通道層設置于部分的介電層上。至少一部分的介電層介于柵極與通道層之間。至少一部分的通道層與至少一部分的封閉開口重疊。源極與漏極設置于通道層上，并分別位于封閉開口的二側(cè)。像素電極電性連接漏極。
[0006]在一或多個實施方式中，柵極為柵極線的一部分。
[0007]在一或多個實施方式中，柵極突出于柵極線。
[0008]在一或多個實施方式中，封閉開口為四邊形，其中封閉開口的其中相對的二側(cè)相鄰源極與漏極，且封閉開口的另外二側(cè)不接觸通道層。
[0009]在一或多個實施方式中，柵極包含多個封閉開口，且源極與漏極分別位于封閉開口的相對二側(cè)。
[0010]在一或多個實施方式中，多個封閉開口于平行源極與漏極二側(cè)之間的距離總合為
1.5微米至5微米。
[0011]在一或多個實施方式中，封閉開口相鄰源極與漏極的二側(cè)相距1.5微米至5微米。
[0012]在一或多個實施方式中，晶體管還包含保護層，覆蓋通道層、源極與漏極。
[0013]在一或多個實施方式中，晶體管還包含二摻雜層，分別位于通道層與源極之間以及通道層與漏極之間。[0014]在一或多個實施方式中，晶體管的結(jié)構(gòu)為背通道蝕刻型、通道保護型、共平面型或交錯型。
【專利附圖】

【附圖說明】
[0015]圖1繪示依照本發(fā)明第一實施方式的一種像素結(jié)構(gòu)的俯視圖；
[0016]圖2繪示圖1的晶體管的俯視圖；
[0017]圖3繪示沿著圖2的線段A-A的剖面圖；
[0018]圖4繪示沿著圖2的線段B-B的剖面圖；
[0019]圖5繪示本發(fā)明第二實施方式的晶體管的俯視圖；
[0020]圖6繪示本發(fā)明第三實施方式的晶體管的俯視圖。
[0021]【主要元件符號說明】
[0022]100:柵極線110:柵極
[0023]112:封閉開口200:晶體管
[0024]210:基板
[0025]220:介電層230:通道層
[0026]240:源極245、255:摻雜層
[0027]250:漏極260:像素電極
[0028]270:保護層272:貫穿孔
[0029]A-A、B-B:線段d、dl、d2:距離
【具體實施方式】
[0030]以下將以附圖揭露本發(fā)明的多個實施方式，為明確說明起見，許多實務上的細節(jié)將在以下敘述中一并說明。然而，應了解到，這些實務上的細節(jié)不應用以限制本發(fā)明。也就是說，在本發(fā)明部分實施方式中，這些實務上的細節(jié)是非必要的。此外，為簡化附圖起見，一些已知慣用的結(jié)構(gòu)與元件在附圖中將以簡單示意的方式繪示。
[0031]圖1繪示依照本發(fā)明第一實施方式的一種像素結(jié)構(gòu)的俯視圖。像素結(jié)構(gòu)包含基板210 (如圖2所繪示)、柵極線100與晶體管200。晶體管200電性連接柵極線100。應注意的是，圖1的像素結(jié)構(gòu)的俯視設計僅用以說明，并不限于上述的附圖，該領域通常知識者可依照需求適當變化設計。
[0032]請同時參照圖2至圖4。圖2繪示圖1的晶體管200的俯視圖。圖3繪示沿著圖2的線段A-A的剖面圖。圖4繪示沿著圖2的線段B-B的剖面圖。晶體管200設置于基板210上，且晶體管200包含柵極110、介電層220、通道層230、源極240、漏極250與像素電極260。柵極110設置于基板210上，且包含至少一封閉開口 112。介電層220設置于柵極110與基板210上。通道層230設置于部分的介電層220上。至少一部分的通道層230與至少一部分的封閉開口 112重疊，且另一部分的通道層230與柵極110重疊。源極240與漏極250分別設置于通道層230上，且分別位于封閉開口 112的二側(cè)。像素電極260電性連接漏極250。
[0033]對于晶體管200而言，當柵極線100提供順向電壓于柵極110時，通過通道層230的電流量幾乎與不具有封閉開口 112的晶體管200相同；反之，當柵極線100提供逆向電壓于柵極110時，通過通道層230的電流量可遠小于不具有封閉開口 112的晶體管200，因此本發(fā)明一實施方式的像素結(jié)構(gòu)可有效抑制逆電流。
[0034]在本實施方式中，柵極110為柵極線100的一部分，即柵極110與柵極線100之間并無實質(zhì)上的界線。換言之，封閉開口 112位于柵極線100上。此種設計有利于制作像素結(jié)構(gòu)的便利性，制作者在圖案化柵極線100時，不必另外設計柵極110的圖案，只需要在柵極線100上欲完成晶體管200的指定位置形成封閉開口 112即可，不需要增加任何額外的步驟。
[0035]上述的封閉開口 112可為四邊形，如正方形或矩形，但本發(fā)明不以此為限。在一或多個實施方式中，封閉開口 112的其中相對的二側(cè)相鄰源極240與漏極250，且封閉開口112的另外二側(cè)不接觸通道層230。如此一來，能夠確保在源極240與漏極250之間的通道層230中流通的電流，尤其是自漏極250流向源極240的逆電流，勢必會經(jīng)過封閉開口 112，以達成抑制逆電流的目的。
[0036]為了能夠有效達到抑制或減少逆電流的產(chǎn)生，封閉開口 112相鄰源極240與漏極250的二側(cè)之間的距離d范圍可介于1.5微米至5微米之間。應注意的是，上述的距離d的范圍僅為例示，并非用以限制本發(fā)明。本發(fā)明所屬【技術(shù)領域】中具有通常知識者，應視實際需要，彈性設計距離d的范圍。
[0037]晶體管200可還包含保護層270。保護層270覆蓋通道層230、源極240與漏極250，用以保護晶體管200。而保護層270可包含一貫穿孔272以露出漏極250，因此像素電極260便可自貫穿孔272而與漏極250電性連接。保護層270的材質(zhì)包含氮化硅、氧化硅、氫氧化硅、氧化鋁或上述的任意組合。
[0038]晶體管200可還包含二摻雜層245與255。摻雜層245位于通道層230與源極240之間，且摻雜層255位于通道層230與漏極250之間。摻雜層245與255的材質(zhì)可為N型
摻雜非晶硅。
[0039]另外，上述的柵極110可先在基板210上形成一金屬層，之后再圖案化金屬層以形成柵極110。金屬層的材質(zhì)包含鎢化鑰、鑰、鋁、鈦、銅、銀、金或上述的任意組合。金屬層的形成方法可為物理氣相沉積法，如濺鍍法，或是化學氣相沉積法。而圖案化金屬層以形成柵極110的方法則可為微影及蝕刻法。另外源極240與漏極250的形成方式與材質(zhì)和柵極110相同，因此便不再贅述。
[0040]上述的介電層220的材質(zhì)包含氮化硅、氧化硅、氫氧化硅、氧化鋁或上述的任意組合。通道層230的材質(zhì)包含非晶硅、復晶硅、非晶鎵銦鋅氧化物(a-1GZO)、非晶銦鋅氧化物(a-1ZO)、氮化鎵或上述的任意組合。像素電極260的材質(zhì)可包含銦鋅氧化物、銦錫氧化物或上述的任意組合。應注意的是，上述各層的材質(zhì)與形成方法皆為例示，并非用以限制本發(fā)明。本發(fā)明所屬【技術(shù)領域】具有通常知識者，應視實際需要，彈性選擇各層的材質(zhì)與形成方法。
[0041]應注意的是，晶體管200的結(jié)構(gòu)并不以上述(背通道蝕刻(BackChannelEtching, BCE)型)的結(jié)構(gòu)為限。在一或多個實施方式中，只要晶體管200的柵極110包含至少一封閉開口 112，且至少一部分的通道層230設置于封閉開口 112上，晶體管200的結(jié)構(gòu)可為背通道蝕刻型、通道保護(Channel Project, CHP)型、共平面(Coplanar)型或交錯(Stagger )型。[0042]應注意的是，在下面的說明中，已在上述實施方式提過的像素結(jié)構(gòu)的細節(jié)將不再贅述，僅就下列實施方式的變化處加以詳述。
[0043]圖5繪示本發(fā)明第二實施方式的晶體管的俯視圖。在本實施方式中，晶體管電性連接柵極線100。晶體管的柵極110突出于柵極線100。柵極110包含至少一封閉開口 112。至少一部分的通道層230與至少一部分的封閉開口 112重疊，且另一部分的通道層230與柵極110重疊。源極240與漏極250分別設置于通道層230上，且分別位于封閉開口 112的二側(cè)。像素電極260電性連接漏極250。
[0044]第二實施方式與第一實施方式的差異在于柵極110與柵極線100之間的關系。在一或多個實施方式中，柵極110與柵極線100之間可不具有明顯的界線，如圖2所繪示。但是在其他實施方式中，柵極110也可突出于柵極線100，如圖5所繪示。詳細而言，柵極110可突出于柵極線100的任一側(cè)，也可同時突出于柵極線100的兩側(cè)，本發(fā)明并不以此為限。如此一來，因僅在需設計晶體管的部分柵極線100才設置柵極110，其他部分的柵極線100本身的布線面積便可有效減少，也能進一步增加像素結(jié)構(gòu)的開口率。另外，為了能夠有效達到抑制或減少逆電流的產(chǎn)生，封閉開口 112相鄰源極240與漏極250的二側(cè)之間的距離可介于1.5微米至5微米之間，但本發(fā)明并不以此為限。
[0045]上述的柵極110、源極240與漏極250的材質(zhì)包含鎢化鑰、鑰、鋁、鈦、銅、銀、金或上
述的任意組合。通道層230的材質(zhì)包含非晶硅、復晶硅、非晶鎵銦鋅氧化物(a-1GZO)、非晶銦鋅氧化物(a-1ZO)、氮化鎵或上述的任意組合。像素電極260的材質(zhì)可包含銦鋅氧化物、銦錫氧化物或上述的任意組合。應注意的是，上述各元件的材質(zhì)皆為例示，并非用以限制本發(fā)明。本發(fā)明所屬【技術(shù)領域】具有通常知識者，應視實際需要，彈性選擇各元件的材質(zhì)。至于第二實施方式的像素結(jié)構(gòu)，其余的參數(shù)或細節(jié)皆與第一實施方式相同，因此便不再贅述。
[0046]圖6繪示本發(fā)明第三實施方式的晶體管的俯視圖。在本實施方式中，晶體管電性連接像素結(jié)構(gòu)的柵極線100。柵極線100包含柵極110，且柵極110包含兩個封閉開口 112。至少二部分的通道層230分別與至少一部分的兩個封閉開口 112重疊。源極240與漏極250設置于通道層230上，并分別位于二封閉開口 112的二側(cè)。像素電極260電性連接漏極250。
[0047]第三實施方式與第一實施方式的差異在于:晶體管于源極240與漏極250之間的封閉開口 112的數(shù)量。在一或多個實施方式中，晶體管的封閉開口 112的數(shù)量并不限于一個，即晶體管的源極240與漏極250之間的柵極110部分可具有多個封閉開口 112，而源極240與漏極250分別位于這些封閉開口 112的相對二側(cè)。詳細而言，在本實施方式中，封閉開口 112例如可為兩個相鄰排列的矩形開口。通道層230的其中兩部分分別與兩個封閉開口 112重疊。兩個封閉開口 112介于源極240與漏極250之間，且兩個封閉開口 112和源極240與漏極250排成一列。封閉開口 112其中一者的一側(cè)與源極240相鄰，封閉開口 112其中另一者的一側(cè)與漏極240相鄰。因此，在源極240與漏極250之間流通的電流將會一并通過兩個封閉開口 112部分的通道層230，以達到抑制逆電流的目的。應注意的是，上述封閉開口 112的數(shù)量僅為例示，并非用以限制本發(fā)明。本發(fā)明所屬【技術(shù)領域】具有通常知識者，應視實際需要，彈性設計封閉開口 112的數(shù)量。
[0048]另一方面，為了能夠有效達到抑制或減少逆電流的產(chǎn)生，封閉開口 112于平行源極240與漏極250 二側(cè)之間的距離(于此例中為距離dl與d2)總合可為1.5微米至5微米，但本發(fā)明不以此為限。
[0049]上述的柵極110、源極240與漏極250的材質(zhì)包含鎢化鑰、鑰、鋁、鈦、銅、銀、金或上
述的任意組合。通道層230的材質(zhì)包含非晶硅、復晶硅、非晶鎵銦鋅氧化物(a-1GZO)、非晶銦鋅氧化物(a-1ZO)、氮化鎵或上述的任意組合。像素電極260的材質(zhì)可包含銦鋅氧化物、銦錫氧化物或上述的任意組合。應注意的是，上述各元件的材質(zhì)皆為例示，并非用以限制本發(fā)明。本發(fā)明所屬【技術(shù)領域】具有通常知識者，應視實際需要，彈性選擇各元件的材質(zhì)。至于第三實施方式的像素結(jié)構(gòu)，其余的參數(shù)或細節(jié)皆與第一實施方式相同，因此便不再贅述。
[0050]雖然本發(fā)明已以實施方式揭露如上，然其并非用以限定本發(fā)明，任何熟悉此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作各種的更動與潤飾，因此本發(fā)明的保護范圍當視所附的權(quán)利要求書所界定的范圍為準。
【權(quán)利要求】
1.一種像素結(jié)構(gòu)，其特征在于，該像素結(jié)構(gòu)包含: 一基板； 一柵極線，包含設置于該基板上的一柵極，該柵極包含至少一封閉開口 ； 一晶體管，設置于該基板上，且電性連接該柵極線，包含: 該柵極；一介電層，設置于該柵極與該基板上； 一通道層，設置于部分的該介電層上，至少一部分的該通道層與至少一部分的該封閉開口重疊； 一源極與一漏極，設置于該通道層上，并分別位于該封閉開口的二側(cè)；以及 一像素電極，電性連接該漏極。
2.如權(quán)利要求1所述的像素結(jié)構(gòu)，其特征在于，該柵極為該柵極線的一部分。
3.如權(quán)利要求1所述的像素結(jié)構(gòu)，其特征在于，該柵極突出于該柵極線。
4.如權(quán)利要求1所述的像素結(jié)構(gòu)，其特征在于，該封閉開口為一四邊形，其中該封閉開口的其中相對的二側(cè)相鄰該源極與該漏極，且該封閉開口的另外二側(cè)不接觸該通道層。
5.如權(quán)利要求1所述的像素結(jié)構(gòu)，其特征在于，該柵極包含多個的該封閉開口，且該源極與該漏極分別位于該些封閉開口的相對二側(cè)。
6.如權(quán)利要求5所述的像素結(jié)構(gòu)，其特征在于，該些封閉開口于平行該源極與該漏極二側(cè)的距離總合為1.5微米至5微米。
7.如權(quán)利要求1所述的像素結(jié)構(gòu)，其特征在于，該封閉開口相鄰該源極與該漏極的二側(cè)相距1.5微米至5微米。
8.如權(quán)利要求1所述的像素結(jié)構(gòu)，其特征在于，該晶體管還包含一保護層，覆蓋該通道層、該源極與該漏極。
9.如權(quán)利要求1所述的像素結(jié)構(gòu)，其特征在于，該晶體管還包含二摻雜層，分別位于該通道層與該源極之間以及該通道層與該漏極之間。
10.如權(quán)利要求1所述的像素結(jié)構(gòu)，其特征在于，該晶體管的結(jié)構(gòu)為背通道蝕刻型、通道保護型、共平面型或交錯型。
【文檔編號】H01L29/786GK103840009SQ201210486924
【公開日】2014年6月4日 申請日期:2012年11月26日 優(yōu)先權(quán)日:2012年11月26日
【發(fā)明者】張民杰, 游家華, 陳榮峰 申請人:瀚宇彩晶股份有限公司