降低ldmos器件峰值電場的版圖結構及方法
【專利摘要】本發(fā)明公開了一種降低LDMOS器件峰值電場的版圖結構及方法，所述LDMOS器件包括第一導電類型的硅襯底，在硅襯底上形成具有與第一導電類型相反的第二導電類型的深阱；深阱中形成有場氧化層，場氧化層下方形成第一導電類型的埋層，埋層位于深阱的頂部或內(nèi)部；LDMOS器件的源區(qū)由第二導電類型的第一摻雜區(qū)組成，該第一摻雜區(qū)形成于第一導電類型的阱區(qū)內(nèi)，漏端由第二導電類型的第二摻雜區(qū)組成，該第二摻雜區(qū)形成于深阱中，所述埋層至少在靠近源區(qū)的一側與深阱交替分布。本發(fā)明的埋層與深阱交錯形成若干PN結，該PN結產(chǎn)生一個自建電場，該自建電場消弱了漏端電壓產(chǎn)生的電場，降低了靠近源端的鳥嘴處的電場強度，提高了器件的耐壓水平。
【專利說明】降低LDMOS器件峰值電場的版圖結構及方法
【技術領域】
[0001]本發(fā)明涉及半導體器件結構，具體屬于一種降低LDMOS器件峰值電場的版圖結構及方法。
【背景技術】
[0002]隨著節(jié)能減排的意識逐漸深入人心，以及智能電網(wǎng)項目的開展，功率半導體(Powerlntegrated Circuit,簡稱PIC)特別是超高壓功率半導體在用電和配電領域的市場前景將非常廣闊，如LED市電照明、高效馬達驅動、配電網(wǎng)的改造、電能的AC/DC轉換等。在所有的功率半導體器件中，LDMOS (Lateral Double Diffused M0SFET，即橫向雙擴散金屬氧化物半導體場效應管)高壓器件具有工作電壓高、工藝相對簡單、開關頻率高的特性，并且LDMOS器件的漏極、源極和柵極都位于其表面，易于同低壓CMOS (ComplementaryMetal Oxide Semiconductor,即互補型金屬氧化物半導體)及 BJT (Bipolar JunctionTransistor,即雙極晶體管)等器件在工藝上相兼容，特別是在AC/DC，DC/DC轉換等電路中可以進行器件集成，因而LDMOS器件受到廣泛關注，被認為特別適合用作高壓集成電路和功率集成電路中的高壓功率器件。從1979年J.A.Appels提出著名的RESURF(ReduceSurface Field,即降低表面電場技術)原理以來，LDMOS器件得到了迅速的發(fā)展。
[0003]現(xiàn)有技術中一種常規(guī)的LDMOS器件，如圖1所示為該LDMOS器件的截面示意圖，圖2所示為該器件的橫向斷面示意圖，它是一種Double RESURF LDMOS器件，以N型為例，包括P型硅襯底1，在硅襯底I上形成N型深阱2，該N型深阱2構成漂移區(qū)；N型深阱2中形成有場氧化層7，該場氧化層7下方形成有P型埋層3，該埋層3位于N型深阱2的頂部并與場氧化層7縱向接觸。P型硅襯底I中形成有P型阱區(qū)4，P型阱區(qū)4與N型深阱2橫向接觸，P型阱區(qū)4由P+摻雜區(qū)6引出，源端由第一 N+摻雜區(qū)5形成，第一 N+第一摻雜區(qū)5和P+摻雜區(qū)6橫向相連形成位于P型阱區(qū)4內(nèi)的源區(qū)，N型深阱2中形成由N+第二摻雜區(qū)9組成的漏區(qū)?？拷﹨^(qū)一側的場氧化層7鳥嘴處和另一側場氧化層7上形成有多晶場板8。其中，靠近源區(qū)一側的多晶場板8 —部分位于P型阱區(qū)4上，其下方為溝道區(qū)，另一部分位于場氧化層7上，調(diào)節(jié)下方的電場。N+第一摻雜區(qū)5和P+摻雜區(qū)6通過金屬場板11引出源極，N+第二摻雜區(qū)9通過金屬場板11與靠近漏區(qū)一側的場氧化層7鳥嘴處的多晶場板8相連。
[0004]現(xiàn)有技術中，靠近源端的場氧化層7鳥嘴邊界的電場比較集中，容易發(fā)生擊穿，導致器件失效。并且，該處是場氧與柵氧的邊界，電場較強，在源端加入電壓時，會導致器件的熱載流子效應(Hot carrier Effect,簡稱HCE)加大,不利于器件的可靠性。因此降低該處的電場，不但可以提高器件的擊穿電壓，而且還可以提高器件的可靠性。

【發(fā)明內(nèi)容】

[0005]本發(fā)明要解決的技術問題是提供一種降低LDMOS器件峰值電場的版圖結構及方法，可以降低LDMOS器件中靠近源端的場氧鳥嘴處的峰值電場，防止擊穿，提高器件的耐壓水平。
[0006]為解決上述技術問題，本發(fā)明提供一種降低LDMOS器件峰值電場的版圖結構，所述LDMOS器件包括具有第一導電類型的娃襯底,在娃襯底上形成具有與第一導電類型相反的第二導電類型的深阱，所述深阱構成漂移區(qū)；深阱中形成有場氧化層，場氧化層下方形成具有第一導電類型的埋層，所述埋層位于深阱的頂部或內(nèi)部；所述LDMOS器件的源區(qū)由具有第二導電類型的第一摻雜區(qū)組成，該第一摻雜區(qū)形成于具有第一導電類型的阱區(qū)內(nèi)，所述阱區(qū)位于場氧化層的一側，所述漏端由具有第二導電類型的第二摻雜區(qū)組成，該第二摻雜區(qū)形成于所述深阱中且位于場氧化層的另一側，所述埋層至少在靠近源區(qū)的一側與深阱交替間隔分布。
[0007]優(yōu)選的，所述埋層為連續(xù)的條狀結構，間隔分布在深阱頂部或內(nèi)部，其一端靠近源
區(qū)，另一端靠近漏端。
[0008]優(yōu)選的，所述埋層為分段結構，間隔分布在深阱頂部或內(nèi)部。
[0009]優(yōu)選的，所述埋層靠近源區(qū)的一側為多指結構，與深阱間隔分布。
[0010]進一步的，所述第一摻雜區(qū)所在的阱區(qū)位于硅襯底中，該阱區(qū)與深阱橫向接觸。或者，所述第一摻雜區(qū)所在的阱區(qū)位于深阱中?；蛘?，所述第一摻雜區(qū)所在的阱區(qū)位于一具有第二導電類型的深阱區(qū)中，該深阱區(qū)位于硅襯底中，并與深阱橫向接觸。
[0011]在上述結構中，第一導電類型為P型，則第二導電類型為N型，相反的，第一導電類型為N型，第二導電類型則為P型。
[0012]本發(fā)明還提供了降低LDMOS器件峰值電場的方法，所述LDMOS器件包括具有第一導電類型的硅襯底，在硅襯底上形成具有與第一導電類型相反的第二導電類型的深阱，所述深阱構成漂移區(qū)；深阱中形成有場氧化層，場氧化層下方形成具有第一導電類型的埋層，所述埋層位于深阱的頂部或內(nèi)部；所述LDMOS器件的源區(qū)由具有第二導電類型的第一摻雜區(qū)組成，該第一摻雜區(qū)形成于具有第一導電類型的阱區(qū)內(nèi)，所述阱區(qū)位于場氧化層的一側，所述漏端由具有第二導電類型的第二摻雜區(qū)組成，該第二摻雜區(qū)形成于所述深阱中且位于場氧化層的另一側，所述埋層與深阱至少在靠近源區(qū)的一側(即靠近源區(qū)的場氧化層鳥嘴處)形成自建電場，該自建電場與漏端電壓所形成的電場相垂直。
[0013]本發(fā)明通過LDMOS器件的版圖設計，使埋層與深阱交錯形成若干對PN結，器件本身由于漏端電壓產(chǎn)生一個電場，該PN結產(chǎn)生一個基本垂直于該電場的自建電場，該自建電場消弱了漏端電壓產(chǎn)生的電場，從而降低了靠近源端的鳥嘴處的電場強度。本發(fā)明僅僅改善了 LDMOS器件的版圖，在沒有增加額外的制造成本前提下，有效地提高了器件的耐壓水平。
【專利附圖】

【附圖說明】
[0014]圖1是現(xiàn)有的NLDMOS器件的截面示意圖；
[0015]圖2是圖1中NLDMOS器件的橫向斷面示意圖；
[0016]圖3是本發(fā)明第一實施例的截面示意圖；
[0017]圖4是圖3所示器件的橫向斷面示意圖及電場分布圖；
[0018]圖5是本發(fā)明第二實施例的橫向斷面示意圖及電場分布圖；
[0019]圖6是本發(fā)明第三實施例的橫向斷面示意圖及電場分布圖；[0020]圖7是本發(fā)明第四實施例的橫向斷面示意圖及電場分布圖。
【具體實施方式】
[0021]下面結合附圖與【具體實施方式】對本發(fā)明作進一步詳細的說明。
[0022]本發(fā)明提供的降低LDMOS器件峰值電場的方法，所述LDMOS器件包括具有第一導電類型的硅襯底，在硅襯底上形成具有與第一導電類型相反的第二導電類型的深阱，所述深阱構成漂移區(qū)；深阱中形成有場氧化層，場氧化層下方形成具有第一導電類型的埋層，所述埋層位于深阱的頂部或內(nèi)部；所述LDMOS器件的源區(qū)由具有第二導電類型的第一摻雜區(qū)組成，該第一摻雜區(qū)形成于具有第一導電類型的阱區(qū)內(nèi)，所述阱區(qū)位于場氧化層的一側，所述漏端由具有第二導電類型的第二摻雜區(qū)組成，該第二摻雜區(qū)形成于所述深阱中且位于場氧化層的另一側，所述埋層與深阱至少在靠近源區(qū)的一側(即靠近源區(qū)的場氧化層鳥嘴處)形成自建電場，該自建電場與漏端電壓所形成的電場相垂直。
[0023]基于上述方法，降低LDMOS器件峰值電場的版圖結構，以NLDMOS器件為例,第一實施例如圖3、圖4所示，包括P型硅襯底1，在硅襯底I上形成N型深阱2，所述深阱2構成漂移區(qū)；深阱2中形成有場氧化層7，場氧化層7下方形成P型埋層3，所述埋層3位于深阱2的頂部，在縱向上與場氧化層7接觸。NLDMOS器件的源區(qū)由N型的第一摻雜區(qū)5組成，該第一摻雜區(qū)5形成于位于場氧化層7 —側的P型阱區(qū)4內(nèi)，所述阱區(qū)4形成于硅襯底I中并與深阱2橫向接觸，所述漏端由N型的第二摻雜區(qū)9組成，該第二摻雜區(qū)9形成于所述深阱2中且位于場氧化層7的另一側?？拷┒艘粋鹊膱鲅趸瘜?鳥嘴處和另一側場氧化層7上形成有多晶場板8，其中靠近源區(qū)一側的多晶場板8 一部分位于P型阱區(qū)4上，其下方為溝道區(qū)，另一部分位于場氧化層7上以調(diào)節(jié)下方的電場。定義從源區(qū)到漏端的方向為X方向，硅襯底頂面到底面的方向為Y方向，同時垂直于X方向和Y方向的則為Z方向，如圖3、圖4所示，在該實施例中，埋層3靠近源區(qū)的一側(靠近鳥嘴處)沿Z方向為多指結構，該多指結構與深阱形成交錯分布構成多對PN結，該PN結會在Z方向產(chǎn)生自建電場，這個自建電場垂直于漏端電壓產(chǎn)生的電場，因此降低了漏端電壓在靠近源區(qū)一側的鳥嘴處的電場。
[0024]第二實施例如圖5所示，該P型埋層3的版圖與第一實施例相同，區(qū)別之處在于該實施例的NLDMOS為源端隔離型結構，其源區(qū)及阱區(qū)4位于深阱2中。第三實施例與第二實施例原理相同，也為源端隔離型結構，如圖6所示，不同之處在于漏端位于N型深阱2中，而源區(qū)及阱區(qū)4則位于另一 N型深阱中，兩個深阱經(jīng)過一系列的熱過程最終連在一起。
[0025]第四實施例如圖7所示，埋層3為多個連續(xù)的條狀結構，其間隔地分布在深阱2中，該條狀結構的埋層沿X方向的長度可以相同，也可以不同，各埋層在Z方向上的間距可以相等也可以不等。當然，該埋層也可以根據(jù)實際情況設置為分段式結構。
[0026]前述結構中，采用相反的導電類型就可以得到PLDMOS器件的版圖結構。當然，上述實施例中的埋層3也可以位于深阱2的內(nèi)部，只要其與深阱2部分交錯分布形成自建電場即可。
[0027]本發(fā)明通過LDMOS器件的版圖設計，在深阱中注入埋層，并使埋層與深阱交錯形成一對對PN結，PN結在Z方向產(chǎn)生自建電場，而器件本身由于漏端電壓沿著X方向產(chǎn)生一個電場，Z方向的自建電場與X方向的電場互相垂直，消弱了 X方向的電場，從而降低了鳥嘴處的電場，有效地提高了器件的耐壓水平。[0028]以上通過具體實施例對本發(fā)明進行了詳細的說明，但這些并非構成對本發(fā)明的限制。在不脫離本發(fā)明原理的情況下，本領域的技術人員可對埋層的版圖結構做出許多變形和改進，這些也應視為本發(fā)明的保護范圍。
【權利要求】
1.一種降低LDMOS器件峰值電場的方法，所述LDMOS器件包括具有第一導電類型的硅襯底，在硅襯底上形成具有與第一導電類型相反的第二導電類型的深阱，所述深阱構成漂移區(qū)；深阱中形成有場氧化層，場氧化層下方形成具有第一導電類型的埋層，所述埋層位于深阱的頂部或內(nèi)部；所述LDMOS器件的源區(qū)由具有第二導電類型的第一摻雜區(qū)組成，該第一摻雜區(qū)形成于具有第一導電類型的阱區(qū)內(nèi)，所述阱區(qū)位于場氧化層的一側，所述漏端由具有第二導電類型的第二摻雜區(qū)組成，該第二摻雜區(qū)形成于所述深阱中且位于場氧化層的另一側，其特征在于，所述埋層與深阱至少在靠近源區(qū)的一側形成自建電場，該自建電場與漏端電壓所形成的電場相垂直。
2.一種降低LDMOS器件峰值電場的版圖結構，所述LDMOS器件包括具有第一導電類型的硅襯底，在硅襯底上形成具有與第一導電類型相反的第二導電類型的深阱，所述深阱構成漂移區(qū)；深阱中形成有場氧化層，場氧化層下方形成具有第一導電類型的埋層，所述埋層位于深阱的頂部或內(nèi)部；所述LDMOS器件的源區(qū)由具有第二導電類型的第一摻雜區(qū)組成，該第一摻雜區(qū)形成于具有第一導電類型的阱區(qū)內(nèi)，所述阱區(qū)位于場氧化層的一側，所述漏端由具有第二導電類型的第二摻雜區(qū)組成，該第二摻雜區(qū)形成于所述深阱中且位于場氧化層的另一側，其特征在于，所述埋層至少在靠近源區(qū)的一側與深阱交替間隔分布。
3.根據(jù)權利要求1所述的降低LDMOS器件峰值電場的版圖結構，其特征在于，所述埋層為連續(xù)的條狀結構，間隔分布在深阱頂部或內(nèi)部，其一端靠近源區(qū)，另一端靠近漏端。
4.根據(jù)權利要求1所述的降低LDMOS器件峰值電場的版圖結構，其特征在于，所述埋層為分段結構，間隔分布在深阱頂部或內(nèi)部。
5.根據(jù)權利要求1所述的降低LDMOS器件峰值電場的版圖結構，其特征在于，所述埋層靠近源區(qū)的一側為多指結構，與深阱間隔分布。
6.根據(jù)權利要求2至5中任一項所述的降低LDMOS器件峰值電場的版圖結構，其特征在于，所述第一摻雜區(qū)所在的阱區(qū)位于硅襯底中，該阱區(qū)與深阱橫向接觸。
7.根據(jù)權利要求2至5中任一項所述的降低LDMOS器件峰值電場的版圖結構，其特征在于，所述第一摻雜區(qū)所在的阱區(qū)位于深阱中。
8.根據(jù)權利要求2至5中任一項所述的降低LDMOS器件峰值電場的版圖結構，其特征在于，所述第一摻雜區(qū)所在的阱區(qū)位于一具有第二導電類型的深阱區(qū)中，該深阱區(qū)位于硅襯底中，并與深阱橫向接觸。
【文檔編號】H01L29/78GK103811547SQ201210460902
【公開日】2014年5月21日 申請日期:2012年11月15日 優(yōu)先權日:2012年11月15日
【發(fā)明者】寧開明 申請人:上海華虹宏力半導體制造有限公司