專利名稱：一種金屬-氧化物-金屬電容的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路制造領(lǐng)域，尤其涉及一種金屬-氧化物-金屬(metal-oxide-meter,簡(jiǎn)稱Μ0Μ)電容的制造方法。
背景技術(shù)：
在半導(dǎo)體集成電路中，與晶體管電路制作在同一芯片上的集成電容被廣泛地應(yīng)用。其形式主要有金屬_絕緣體-金屬(metal-insulator-metal,簡(jiǎn)稱MIM)和MOM電容兩種，其中，MIM電容使用上下層金屬作為電容極板，電容量主要由電容所占面積決定，因此，在需要大電容的場(chǎng)合中使用MM電容會(huì)引起成本大大增加 ；而MOM電容采用指狀結(jié)構(gòu)和疊層相結(jié)合的方法可以在相對(duì)較小的面積上制作容量更大的電容，因此，在設(shè)計(jì)大容量集成電容時(shí)設(shè)計(jì)者更青睞這類電容。MOM電容是同時(shí)利用了同一金屬層內(nèi)介質(zhì)層電容和上下層金屬層間介質(zhì)層電容，而大大地提高了面積利用率和電容量，其中，同一金屬層內(nèi)介質(zhì)層產(chǎn)生的電容與層間介質(zhì)k值、金屬層深度和金屬極板長(zhǎng)度成正比，與金屬間距成反比；上下層金屬層間介質(zhì)層產(chǎn)生的電容與層間介質(zhì)k值、上下層金屬極板重疊面積成正比，與層間介質(zhì)厚度成反比。在一般的后道互連工藝中，金屬層深度和介質(zhì)層厚度不會(huì)輕易改變，金屬間距會(huì)受到設(shè)計(jì)規(guī)則限定，因此，增加電容量的方法只有通過提高層間介質(zhì)k值和電容面積及金屬層次來實(shí)現(xiàn)。本領(lǐng)域的技術(shù)人員均知道，為達(dá)到實(shí)現(xiàn)大電容的同時(shí)還能提高芯片面積利用率的目的，采用high-k層間介質(zhì)是唯一的方法；然而，為了降低后道互連工藝中的寄生RC延遲，金屬層間介質(zhì)的k值不宜過高(一般氧化層的k值為3. 9)，并在高階制程中后道金屬層往往采用low-k (k值小于3)介質(zhì)層來降低金屬連線的寄生RC延遲。因此，如果采用一味通過采用high-k介質(zhì)來提高電容量，其與需采用low-k介質(zhì)來降低寄生RC延遲,兩者是一個(gè)矛盾的關(guān)系。因此，如何能夠在提高電容的面積利用率和電容量的同時(shí)，降低或不增加寄生RC延遲，是目前業(yè)界急需解決的問題。

發(fā)明內(nèi)容
本發(fā)明的主要目的為，針對(duì)上述問題，提出了一種具有high-k絕緣介質(zhì)層的MOM電容的制造方法，該方法只在電容區(qū)域形成high-k介質(zhì)層，而在其他的金屬連線區(qū)域最后只形成常規(guī)或low-k介質(zhì)層。為達(dá)成上述目的，本發(fā)明提供一種金屬-氧化物-金屬電容(MOM)的制造方法，其中，所述MOM電容包括采用指狀結(jié)構(gòu)，與后道金屬連線區(qū)域制作在同一金屬層中；所述MOM電容的指狀結(jié)構(gòu)，由電容第一電極和第二電極組成，并且，第一電極由多根相互平行的第一指狀極板單端相連而形成，第二電極由多根相互平行的第二指狀極板單端相連而形成；所述第一電極和第二電極之間具有第一絕緣介質(zhì)層，所述MOM電容的其他區(qū)域以及所述金屬連線區(qū)域內(nèi)部具有第二絕緣介質(zhì)層；所述的方法包括如下步驟步驟SOI :在晶圓基底上，沉積所述第一絕緣介質(zhì)層；所述晶圓基底包含襯底和制作在所述襯底之上的包含晶體管在內(nèi)的器件層，所述器件層包含N層的金屬層，其中，N為大于等于零的整數(shù)；然后，在所述第一絕緣介質(zhì)層上沉積一層第一硬掩膜介質(zhì)層，所述第一絕緣介質(zhì)層以High-K介質(zhì)作為材料；
步驟S02 :在所述硬掩膜介質(zhì)層上涂布光刻膠，通過光刻和刻蝕定義第一絕緣介質(zhì)層介質(zhì)圖形；
步驟S03 :在晶圓表面沉積所述第二絕緣介質(zhì)層；其中，所述第二絕緣介質(zhì)層以常規(guī)介質(zhì)或low-k介質(zhì)作為材料；
步驟S04 :拋光研磨所述第二絕緣介質(zhì)層和第一硬掩膜介質(zhì)層，使晶圓表面平坦化；步驟S05 :在晶圓表面涂布第二硬掩膜介質(zhì)層以及光刻膠，通過光刻和刻蝕形成位于所述第一絕緣介質(zhì)層和第二絕緣介質(zhì)層中的凹槽區(qū)域；
步驟S06 :在所述凹槽區(qū)域中填充金屬，形成金屬連線和所述MOM 電容的第一指狀極板和第二指狀極板。 優(yōu)選地，所述步驟S06中的金屬為銅。所述的第一絕緣介質(zhì)層是通過等離子體增強(qiáng)型化學(xué)氣相沉積或原子層沉積方法沉積的。優(yōu)選地，所述的第二絕緣介質(zhì)層是通過化學(xué)氣相沉積或者旋涂技術(shù)沉積的。優(yōu)選地,所述的第一絕緣介質(zhì)層的k值大于等于7,所述第二絕緣介質(zhì)層low-k介質(zhì)的k值小于3。優(yōu)選地，所述的high-k介質(zhì)的材料是A1203、Si3N4、ZrO2或Ti02。優(yōu)選地，在所述步驟S04中，拋光研磨所述第二絕緣介質(zhì)層(5)和第一硬掩膜介質(zhì)層(4)是通過化學(xué)機(jī)械研磨工藝實(shí)現(xiàn)的。優(yōu)選地，所述的第一硬掩膜介質(zhì)層的材料為氮化硅。優(yōu)選地，所述的第二硬掩膜介質(zhì)層的材料為氮化硅。從上述技術(shù)方案可以看出，本發(fā)明的一種金屬-氧化物-金屬電容(MOM)的制造方法，其只在MOM電容區(qū)域形成high-k介質(zhì),通過該high-k絕緣介質(zhì)層可以提高M(jìn)OM電容量；而在其他金屬連線區(qū)域最后只形成常規(guī)或low-k介質(zhì),使得MOM電容的high-k介質(zhì)不會(huì)對(duì)金屬連線區(qū)的RC延遲造成任何影響。因此，本發(fā)明制造方法不僅能夠提高電容的面積利用率和電容量，而且還可以降低或不增加寄生RC延遲。


圖I為本發(fā)明實(shí)施例中包含后道金屬連線區(qū)域的MOM電容器件的結(jié)構(gòu)俯視圖 圖2為本發(fā)明MOM電容制造方法的一個(gè)較佳實(shí)施例的流程示意圖
圖3 9為圖I沿AA’方向剖切用以說明本發(fā)明的制作方法具體步驟時(shí)所形成的剖面
圖
具體實(shí)施例方式體現(xiàn)本發(fā)明特征與優(yōu)點(diǎn)的一些典型實(shí)施例將在后段的說明中詳細(xì)敘述。應(yīng)理解的是本發(fā)明能夠在不同的示例上具有各種的變化，其皆不脫離本發(fā)明的范圍，且其中的說明及圖示在本質(zhì)上當(dāng)作說明之用，而非用以限制本發(fā)明。
上述及其它技術(shù)特征和有益效果，將結(jié)合實(shí)施例及附圖1-9對(duì)本發(fā)明的金屬-氧化物-金屬(metal-oxide-meter,簡(jiǎn)稱Μ0Μ)電容的制造方法進(jìn)行詳細(xì)說明。請(qǐng)參閱圖1，圖I為本發(fā)明實(shí)施例中包含后道金屬連線區(qū)域的MOM電容器件的結(jié)構(gòu)俯視圖。如圖所示，該MOM電容102采用指狀結(jié)構(gòu)，與后道金屬連線區(qū)域101制作在同一金屬層中；Μ0Μ電容102的指狀結(jié)構(gòu)，電容部分由第一電極13和第二電極14組成,并且,第一電極13由多根相互平行的第一指狀極板11單端相連而形成，第二電極14由多根相互平行的第二指狀極板12單端相連而形成。第一電極13和第二電極14之間具有第一絕緣介質(zhì)層3，MOM電容102的其他區(qū)域以及所述金屬連線區(qū)域101內(nèi)部具有第二絕緣介質(zhì)層5。需要說明的是，在本發(fā)明的實(shí)施例中，第一電極13和第二電極14以high-k介質(zhì)第一絕緣介質(zhì)層3，該第一絕緣介質(zhì)層3只存在于第一電極13和第二電極14所在區(qū)域內(nèi)，MOM電容102與金屬連線區(qū)域101以及金屬連線區(qū)域101內(nèi)部以常規(guī)介質(zhì)或low_k介質(zhì)作·為介質(zhì)隔離層。值得注意的是，對(duì)于本領(lǐng)域的技術(shù)人員來說，可以很明了的理解該圖僅僅作為示意說明，實(shí)際的金屬連線區(qū)與電容可能與圖示的比例不一致?，F(xiàn)結(jié)合附圖2 9,通過一個(gè)具體實(shí)施例對(duì)本發(fā)明形成圖I中所述的具有high-k絕緣介質(zhì)層的MOM電容的制造方法進(jìn)行逐步詳細(xì)說明。圖2為本發(fā)明MOM電容制造方法的一個(gè)較佳實(shí)施例的流程示意圖。在本實(shí)施例中，MOM電容制造方法包括步驟SOl S06，步驟SOl S06分別通過附圖3 9即圖I沿AA’方向剖切示意圖，以說明本發(fā)明圖2所述的制作方法具體步驟時(shí)所形成的剖面結(jié)構(gòu)。請(qǐng)參閱圖2，如圖所示，在本發(fā)明的該實(shí)施例中，MOM電容制造方法包括如下步驟 步驟SOl :請(qǐng)參閱圖3，在晶圓基底上，沉積第一絕緣介質(zhì)層3 ;晶圓基底包含襯底I和
制作在所述襯底I之上的包含晶體管在內(nèi)的器件層2以及N層的金屬層，其中，N為大于等于零的整數(shù)，也就是說，如果為零，則襯底I僅包括器件層2，如果為不為零，則襯底I不僅包括器件層2，還包括金屬層，即器件層2還可以包含一定層數(shù)的金屬層。然后，通過等離子體增強(qiáng)型化學(xué)氣相沉積(Plasma Enhanced Chemical VaporDeposition,簡(jiǎn)稱PECVD)或者原子層沉積(Atomic Layer Deposition,簡(jiǎn)稱ALD)的方法沉積一層第一絕緣介質(zhì)層3，在第一絕緣介質(zhì)層3上沉積一層第一硬掩膜介質(zhì)層4，第一絕緣介質(zhì)層3以High-K介質(zhì)作為材料。一般來說，第一絕緣介質(zhì)層3的k值可以大于等于4，所述第二絕緣介質(zhì)層常規(guī)介質(zhì)的k值為3. 9,所說第二絕緣介質(zhì)層low-k介質(zhì)的k值小于3。在本發(fā)明的一些實(shí)施例中，該high-k介質(zhì)的材料可以是Al203、Si3N4、Zr02或Ti02。優(yōu)選地，Al2O3的k值可以為9、Si3N4的k值可以為7. 8、ZrO2的k值可以為25以及TiO2的k值可以為80。進(jìn)一步地，第一硬掩膜介質(zhì)層4的材料可以為氮化硅。步驟S02 :請(qǐng)參閱圖4，在第一硬掩膜介質(zhì)層4上涂布光刻膠，通過光刻工藝定義第一絕緣介質(zhì)層3介質(zhì)圖形區(qū)域；并通過刻蝕工藝分別刻蝕掉多余的氮化硅第一硬掩膜介質(zhì)層4和第一絕緣介質(zhì)層3，只在MOM電容102區(qū)域留下作為絕緣介質(zhì)層的第一絕緣介質(zhì)層3。步驟S03 :請(qǐng)參閱圖5,通過化學(xué)氣相沉積或者旋涂技術(shù)沉積在晶圓表面沉積所述第二絕緣介質(zhì)層5 ;其中，第二絕緣介質(zhì)層5以常規(guī)介質(zhì)或low-k介質(zhì)作為材料。在本實(shí)施例中，該第二絕緣介質(zhì)層5 (也可以叫金屬層間介質(zhì)層5)采用PECVD的方法沉積二氧化硅材料，且第二絕緣介質(zhì)層5全部覆蓋在第一絕緣介質(zhì)層3和第一硬掩膜介質(zhì)層4之上。步驟S04 :請(qǐng)參閱圖6，通過化學(xué)機(jī)械拋光的方法研磨第一絕緣介質(zhì)層3和第一硬掩膜介質(zhì)層4，使其表面平坦化。隨后再在晶圓表面沉積第二硬掩膜介質(zhì)層7，該第二硬掩膜介質(zhì)層7可以采用與硬掩膜4同樣的材料，例如，氮化硅材料。步驟S05 :請(qǐng)參閱圖7，在晶圓表面涂布光刻膠8，通過光刻工藝將介質(zhì)凹槽的圖形定義到光刻膠8和第二硬掩膜介質(zhì)層7上，即以光刻膠8和第二硬掩膜介質(zhì)層7作為介質(zhì)凹槽的刻蝕阻擋層進(jìn)行二氧化硅材料的刻蝕，通過光刻和刻蝕定義第一絕緣介質(zhì)層3和第二絕緣介質(zhì)層5中的介質(zhì)凹槽區(qū)域，將介質(zhì)凹槽圖形轉(zhuǎn)移到層間介質(zhì)5中。
二絕緣介質(zhì)層5中的介質(zhì)凹槽全部填充銅金屬6，然后通過化學(xué)機(jī)械拋光工藝進(jìn)行平坦化，去除表面多余的銅金屬和第一硬掩膜介質(zhì)層4，在這一過程中，還會(huì)同時(shí)去除很小厚度的第二絕緣介質(zhì)層5。最后，形成了如圖9所示的包含金屬連線區(qū)域101以及具有high-k第一絕緣介質(zhì)層3的MOM電容102的結(jié)構(gòu)。其中，金屬連線區(qū)域101的金屬線條6之間以二氧化硅材料的第二絕緣介質(zhì)層5作為介質(zhì)隔離層，且金屬連線區(qū)域101與MOM電容102之間也是以二氧化硅材料的第二絕緣介質(zhì)層5作為介質(zhì)隔離層。MOM電容102的指狀極板11和12為銅金屬，并且相互之間以high-k介質(zhì)3作為絕緣介質(zhì)層。請(qǐng)?jiān)賲㈤唸D1，該MOM電容的多根第一指狀極板11相互平行并且一段連接到第一電極13上形成MOM電容的一個(gè)極板，多根第二指狀極板12相互平行并且一段連接到第二電極14上形成MOM電容的另一個(gè)極板。High-k第一絕緣介質(zhì)層3將第一極板11和第二極板12，第一電極13和第二電極14隔離開。綜上所述，通過本發(fā)明的方法，可以將具有high-k第一絕緣介質(zhì)層的MOM電容集成到采用常規(guī)或者low-k介質(zhì)的后道互連工藝中，從而在實(shí)現(xiàn)大容量集成電容的時(shí)候并不影響金屬連線的RC寄生延遲。以上所述的僅為本發(fā)明的實(shí)施例，所述實(shí)施例并非用以限制本發(fā)明的專利保護(hù)范圍，因此凡是運(yùn)用本發(fā)明的說明書及附圖內(nèi)容所作的等同結(jié)構(gòu)變化，同理均應(yīng)包含在本發(fā)明的保護(hù)范圍內(nèi)。
權(quán)利要求
1.一種金屬-氧化物-金屬電容(MOM)的制造方法，其中， 所述MOM電容(102)采用指狀結(jié)構(gòu)，與后道金屬連線區(qū)域(101)制作在同一金屬層中；所述MOM電容(102)的指狀結(jié)構(gòu)，由第一電極(13)和第二電極(14)組成，并且，第一電極(13)由多根相互平行的第一指狀極板(11)單端相連而形成，第二電極(14)由多根相互平行的第二指狀極板(12)單端相連而形成； 所述第一電極(13)和第二電極(14)之間具有第一絕緣介質(zhì)層(3),所述MOM電容(102)的其他區(qū)域以及所述金屬連線區(qū)域(101)內(nèi)部具有第二絕緣介質(zhì)層(5)； 其特征在于，所述的方法包括如下步驟 步驟SOl :在晶圓基底上，沉積所述第一絕緣介質(zhì)層(3);所述晶圓基底包含襯底(I)和制作在所述襯底(I)之上的包含晶體管在內(nèi)的器件層(2)，及N層的金屬層，其中，N為大于等于零的整數(shù)；然后，在所述第一絕緣介質(zhì)層(3)上沉積一層第一硬掩膜介質(zhì)層(4)，所述 第一絕緣介質(zhì)層(3)以High-K介質(zhì)作為材料； 步驟S02 :在所述硬掩膜介質(zhì)層上涂布光刻膠，通過光刻和刻蝕定義第一絕緣介質(zhì)層(3)介質(zhì)圖形； 步驟S03 :在晶圓表面沉積所述第二絕緣介質(zhì)層(5);其中，所述第二絕緣介質(zhì)層(5)以常規(guī)介質(zhì)或low-k介質(zhì)作為材料； 步驟S04:研磨所述第二絕緣介質(zhì)層(5)和第一硬掩膜介質(zhì)層(4)，使晶圓表面平坦化； 步驟S05 :在晶圓表面涂布第二硬掩膜介質(zhì)層(7)以及光刻膠，通過光刻和刻蝕形成位于所述第一絕緣介質(zhì)層(3)和第二絕緣介質(zhì)層(5)中的凹槽區(qū)域； 步驟S06 :在所述凹槽區(qū)域中填充金屬，形成金屬連線和所述MOM電容(102)的第一指狀極板(11)和第二指狀極板(12)。
2.根據(jù)權(quán)利要求I所述的制造方法，其特征在于，所述第一絕緣介質(zhì)層(3)是通過等離子體增強(qiáng)型化學(xué)氣相沉積或原子層沉積方法形成的。
3.根據(jù)權(quán)利要求I所述的制造方法，其特征在于，所述第二絕緣介質(zhì)層(5)是通過化學(xué)氣相沉積或者旋涂技術(shù)形成的。
4.根據(jù)權(quán)利要求I所述的制造方法，其特征在于，所述第一絕緣介質(zhì)層(3)的k值大于等于7，所述第二絕緣介質(zhì)層low-k介質(zhì)的k值小于3。
5.根據(jù)權(quán)利要求4所述的制造方法,其特征在于,所述high-k介質(zhì)的材料是A1203、Si3N4、Zr02*Ti02。
6.根據(jù)權(quán)利要求5所述的制造方法，其特征在于，在所述步驟S04中，研磨所述第二絕緣介質(zhì)層(5)和第一硬掩膜介質(zhì)層(4)是通過化學(xué)機(jī)械拋光工藝實(shí)現(xiàn)的。
7.根據(jù)權(quán)利要求I所述的制造方法，其特征在于，所述第一硬掩膜介質(zhì)層(4)的材料為氮化硅。
8.根據(jù)權(quán)利要求I所述的制造方法，其特征在于，所述第二硬掩膜介質(zhì)層(7)的材料為氮化硅。
9.根據(jù)權(quán)利要求I所述的制造方法，其特征在于，所述步驟S06中的金屬為銅。
全文摘要
本發(fā)明提供一種MOM電容的制造方法，其包括在晶圓基底上，沉積以High-K介質(zhì)作為材料的第一絕緣介質(zhì)層；通過光刻和刻蝕定義第一絕緣介質(zhì)層介質(zhì)圖形；在晶圓表面沉積以常規(guī)介質(zhì)或low-k介質(zhì)作為材料的第二絕緣介質(zhì)層；使用化學(xué)機(jī)械拋光研磨第二絕緣介質(zhì)層和第一硬掩膜介質(zhì)層；通過光刻和刻蝕定義第一絕緣介質(zhì)層和第二絕緣介質(zhì)層中的凹槽區(qū)域；在所述凹槽區(qū)域中填充金屬，形成金屬連線和MOM電容的第一指狀極板和第二指狀極板。因此，通過本發(fā)明的方法，可以將具有high-k第一絕緣介質(zhì)層的MOM電容集成到采用常規(guī)或者low-k介質(zhì)的后道互連工藝中，從而在實(shí)現(xiàn)大容量集成電容的時(shí)候并不影響金屬連線的RC寄生延遲。
文檔編號(hào)H01L21/02GK102903612SQ20121035080
公開日2013年1月30日 申請(qǐng)日期2012年9月19日 優(yōu)先權(quán)日2012年9月19日
發(fā)明者全馮溪, 周偉, 蔣賓 申請(qǐng)人:上海集成電路研發(fā)中心有限公司