一種雙大馬士革結(jié)構(gòu)的制備方法
【專利摘要】本發(fā)明涉及一種雙大馬士革結(jié)構(gòu)的制備方法，包括提供半導(dǎo)體襯底；在所述襯底上依次形成蝕刻停止層，介電層、硬掩膜疊層、金屬硬掩膜層；蝕刻所述金屬硬掩膜層、所述硬掩膜疊層形成錐形開(kāi)口；在所述金屬掩膜層上形成圖案化的通孔掩膜層；蝕刻所述介電層，形成多個(gè)溝槽和通孔；采用金屬材料填充所述多個(gè)溝槽和通孔，執(zhí)行化學(xué)機(jī)械平坦化步驟。本發(fā)明中為了在填充通孔時(shí)獲得更好的效果，首先在金屬硬掩膜以及氧化物硬掩膜層、低K材料硬掩膜層上形成錐形的開(kāi)口，以獲得頂部較大的開(kāi)口，利用所述錐形開(kāi)口填充通孔，能獲得更好的填充效果，克服了現(xiàn)有技術(shù)中容易出現(xiàn)空洞和空隙的問(wèn)題。
【專利說(shuō)明】一種雙大馬士革結(jié)構(gòu)的制備方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體領(lǐng)域，具體地，本發(fā)明涉及一種雙大馬士革結(jié)構(gòu)的制備方法。
【背景技術(shù)】
[0002]隨著半導(dǎo)體集成電路工藝技術(shù)的不斷進(jìn)步，當(dāng)半導(dǎo)體器件縮小至深亞微米的范圍時(shí)，互聯(lián)中的電阻(R)和電容(C)易產(chǎn)生寄生效應(yīng)，導(dǎo)致金屬連線傳遞的時(shí)間延遲(RCtimedelay)。為了克服互聯(lián)中的寄生效應(yīng)，越來(lái)越多的人在超大規(guī)模集成電路后段互聯(lián)的集成工藝中，采用低阻值材料(銅)或低介電常數(shù)(low k dielectric)的隔離物質(zhì)來(lái)減少因寄生電阻與寄生電容引起的RC延遲時(shí)間。然而，當(dāng)金屬導(dǎo)線的材料由鋁轉(zhuǎn)換成電阻率更低的銅的時(shí)候，由于銅很快擴(kuò)散進(jìn)氧化硅和硅，且銅的蝕刻較為困難，因此，現(xiàn)有技術(shù)通過(guò)轉(zhuǎn)變到雙大馬士革結(jié)構(gòu)，然后填入銅來(lái)實(shí)現(xiàn)銅互聯(lián)，以促使低阻值材料如銅或低介電常數(shù)材料在集成電路生產(chǎn)工藝中的應(yīng)用。
[0003]現(xiàn)有比較通用的一種雙大馬士革工藝(dual damascene),是以晶片制造后段制程(Back-end of line, BE0L)中金屬硬掩膜(Metal Hard mask, MHM)工藝集成方法，特別是當(dāng)器件尺寸降至28nm以下，當(dāng)選用光刻膠形成開(kāi)口圖案后，便被蝕刻去除，位于下方的MHM可以作為蝕刻保護(hù)層，選用所述MHM的優(yōu)點(diǎn)是可以降低蝕刻過(guò)程中超低K材料的損壞，消除該損害引起的介電常數(shù)的漂移，現(xiàn)有技術(shù)中通過(guò)Cu進(jìn)行互聯(lián)時(shí)，如圖la，所示，首先在介質(zhì)層中形成通孔10，露出所述金屬互聯(lián)結(jié)構(gòu)101，然后再采用導(dǎo)電材料填充所述通孔，由于器件尺寸的進(jìn)一步縮小，在選用Cu填充所述通孔時(shí)，很容易在所述溝槽側(cè)壁或者形成空洞(void)或者縫隙，如圖lb，平坦化后得到含有空洞的互聯(lián)結(jié)構(gòu)，如圖1c所示。為了解決該問(wèn)題，現(xiàn)有技術(shù)中也有在所述溝槽中形成傾斜側(cè)壁的溝槽解決所述問(wèn)題，但是在半導(dǎo)體器件后端制程中需要垂直的溝槽側(cè)壁以或者更好的VBD、TDDB性能，這與選用傾斜側(cè)壁從而獲得更好的填充效果相矛盾。
[0004]目前并沒(méi)有很好溝槽填充方法，能夠使填充過(guò)程中不再出現(xiàn)空洞以及縫隙，同時(shí)使半導(dǎo)體器件的VBD、TDDB性能更好。

【發(fā)明內(nèi)容】

[0005]在
【發(fā)明內(nèi)容】
部分中引入了一系列簡(jiǎn)化形式的概念，這將在【具體實(shí)施方式】部分中進(jìn)一步詳細(xì)說(shuō)明。本發(fā)明的
【發(fā)明內(nèi)容】
部分并不意味著要試圖限定出所要求保護(hù)的技術(shù)方案的關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護(hù)的技術(shù)方案的保護(hù)范圍。
[0006]本發(fā)明為了克服目前存在問(wèn)題，本發(fā)明提供了一種雙大馬士革結(jié)構(gòu)的制備方法，包括:
[0007]提供半導(dǎo)體襯底；
[0008]在所述襯底上依次形成蝕刻停止層，介電層、硬掩膜疊層、金屬硬掩膜層；
[0009]蝕刻所述金屬硬掩膜層、所述硬掩膜疊層形成錐形開(kāi)口 ；
[0010]在所述金屬掩膜層上形成圖案化的通孔掩膜層；[0011]蝕刻所述介電層，形成多個(gè)溝槽和通孔；
[0012]采用金屬材料填充所述多個(gè)溝槽和通孔，執(zhí)行化學(xué)機(jī)械平坦化步驟。
[0013]作為優(yōu)選，所述通孔掩膜層包括依次沉積的ODL層、S1-BARC層以及圖案化的光刻月父層O
[0014]作為優(yōu)選，蝕刻所述介電層形成多個(gè)溝槽和通孔的同時(shí)去除所述ODL層、所述S1-BARC層以及所述光刻膠層。
[0015]作為優(yōu)選，所述蝕刻方法為干法蝕刻。
[0016]作為優(yōu)選，所述硬掩膜疊層包括依次層疊的低K材料硬掩膜層和氧化物硬掩膜層。
[0017]作為優(yōu)選，所述低K材料硬掩膜層為BD材料層，所述BD材料層的介電常數(shù)小于或等于2.7。
[0018]作為優(yōu)選，所述氧化物硬掩膜層為TEOS材料層。
[0019]作為優(yōu)選，蝕刻至所述介電層形成所述錐形開(kāi)口，所述錐形開(kāi)口在介電層中的深度為 10-200A。
[0020]作為優(yōu)選，所述錐形開(kāi)口的側(cè)壁與所述錐形開(kāi)口的上水平面之間的夾角為77-83。。
[0021]作為優(yōu)選，所述金屬硬掩膜層為TiN、TaN、Ti和Ta中的一種或多種組合。
[0022]作為優(yōu)選，所述金屬硬掩膜層的厚度為100-450埃。
[0023]作為優(yōu)選，所述平坦化步驟中至少終止于所述錐形開(kāi)口的下方，以完全去除所述錐形開(kāi)口。
[0024]作為優(yōu)選，在所述半導(dǎo)體襯底和蝕刻停止層之間依次沉積層間介質(zhì)材料層、另一蝕刻停止層、另一介電層。
[0025]作為優(yōu)選，在所述層間介質(zhì)材料層、所述另一介電層中形成鑲嵌的金屬互連結(jié)構(gòu)。
[0026]本發(fā)明中為了在填充通孔時(shí)獲得更好的效果，首先在金屬硬掩膜以及氧化物硬掩膜層、低K材料硬掩膜層上形成錐形的開(kāi)口，以獲得頂部較大的開(kāi)口，利用所述錐形開(kāi)口填充所述通孔，能獲得更好的填充效果，最后進(jìn)行平坦化步驟，去除所述錐形開(kāi)口，得到側(cè)壁垂直的互連結(jié)構(gòu)，克服了現(xiàn)有技術(shù)中容易出現(xiàn)空洞和空隙的問(wèn)題，而且半導(dǎo)體器件的VBD、TDDB性能更好。
【專利附圖】

【附圖說(shuō)明】
[0027]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實(shí)施例及其描述，用來(lái)解釋本發(fā)明的裝置及原理。在附圖中，
[0028]圖1a-C為現(xiàn)有技術(shù)中形成雙大馬士革結(jié)構(gòu)的示意圖；
[0029]圖2a_d為本發(fā)明形成雙大馬士革結(jié)構(gòu)的示意圖；
[0030]圖3為本發(fā)明形成雙大馬士革結(jié)構(gòu)的流程示意圖。
【具體實(shí)施方式】
[0031]在下文的描述中，給出了大量具體的細(xì)節(jié)以便提供對(duì)本發(fā)明更為徹底的理解。然而，對(duì)于本領(lǐng)域技術(shù)人員而言顯而易見(jiàn)的是，本發(fā)明可以無(wú)需一個(gè)或多個(gè)這些細(xì)節(jié)而得以實(shí)施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對(duì)于本領(lǐng)域公知的一些技術(shù)特征未進(jìn)行描述。
[0032]為了徹底理解本發(fā)明，將在下列的描述中提出詳細(xì)的描述，以說(shuō)明本發(fā)明所述雙大馬士革結(jié)構(gòu)的制備方法。顯然，本發(fā)明的施行并不限于半導(dǎo)體領(lǐng)域的技術(shù)人員所熟習(xí)的特殊細(xì)節(jié)。本發(fā)明的較佳實(shí)施例詳細(xì)描述如下，然而除了這些詳細(xì)描述外，本發(fā)明還可以具有其他實(shí)施方式。 [0033]應(yīng)予以注意的是，這里所使用的術(shù)語(yǔ)僅是為了描述具體實(shí)施例，而非意圖限制根據(jù)本發(fā)明的示例性實(shí)施例。如在這里所使用的，除非上下文另外明確指出，否則單數(shù)形式也意圖包括復(fù)數(shù)形式。此外，還應(yīng)當(dāng)理解的是，當(dāng)在本說(shuō)明書(shū)中使用術(shù)語(yǔ)“包含”和/或“包括”時(shí)，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個(gè)或多個(gè)其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0034]現(xiàn)在，將參照附圖更詳細(xì)地描述根據(jù)本發(fā)明的示例性實(shí)施例。然而，這些示例性實(shí)施例可以多種不同的形式來(lái)實(shí)施，并且不應(yīng)當(dāng)被解釋為只限于這里所闡述的實(shí)施例。應(yīng)當(dāng)理解的是，提供這些實(shí)施例是為了使得本發(fā)明的公開(kāi)徹底且完整，并且將這些示例性實(shí)施例的構(gòu)思充分傳達(dá)給本領(lǐng)域普通技術(shù)人員。在附圖中，為了清楚起見(jiàn)，夸大了層和區(qū)域的厚度，并且使用相同的附圖標(biāo)記表示相同的元件，因而將省略對(duì)它們的描述。
[0035]下面結(jié)合附圖對(duì)本發(fā)明所述基于金屬硬掩膜的傾斜溝槽的方法做進(jìn)一步說(shuō)明，首先，參照?qǐng)D2a，首先提供半導(dǎo)體襯底，所述襯底并沒(méi)有在該圖中示出，所述半導(dǎo)體襯底可以是以下所提到的材料中的至少一種:硅、絕緣體上硅(SOI)、絕緣體上層疊硅(SS0I)、絕緣體上層疊鍺化硅(S-SiGeOI)、絕緣體上鍺化硅(SiGeOI)以及絕緣體上鍺(GeOI)等。在該半導(dǎo)體襯底中還可以進(jìn)一步形成柵極以及位于柵極兩側(cè)的源漏區(qū)以及形成其他有源器件。
[0036]然后在所述襯底上形成層間介質(zhì)材料層201 (interlayer dielectric, ILD),用作集成電路封裝中多層金屬布線間的層間絕緣，本發(fā)明中可以選用先進(jìn)封裝用聚合物ILD材料，例如聚酰亞胺(PI)、聚苯并噁唑(PBO)以及苯并環(huán)丁烯(BCB)等材料，但不局限于上述示例。在該層間介質(zhì)材料層中形成接觸孔，具體形成方法為蝕刻所述層間介質(zhì)材料層，形成溝道然后填充導(dǎo)電材料從而形成接觸塞222，用于后續(xù)過(guò)程中的電連接。
[0037]在所述層間介質(zhì)材料層201上形成第一蝕刻停止層202，在蝕刻過(guò)程中用于保護(hù)位于下方的各種有源器件以及襯底材料等，所述第一蝕刻停止層可以是SiN、SiC, NDC中的一種，在一個(gè)實(shí)施例中使用CVD的方法來(lái)形成具有100-1000埃的SiN層。
[0038]在所述刻第一蝕停止層202上具有第一介電層203，所述第一介電層可以使用低K材料或超低K材料，例如氟氧化硅(310?)、氫化的硅碳氧化物(310)!0、碳氧化硅(310))、摻氮的碳化硅(BLoK )等無(wú)機(jī)材料，或者芳香族碳?xì)浠衔铩⒍妆剿芰系扔袡C(jī)化合物，形成具有厚度為1000-6000埃的低k介電層，在本發(fā)明中優(yōu)選為BD (black diamond)材料。在所述第一介電層形成金屬材料的通孔，該通孔與位于層間介質(zhì)材料層中的接觸塞222電連接，形成金屬互連結(jié)構(gòu)。
[0039]在所述第一介電層203上形成蝕刻停止層204，所述蝕刻停止層可以是SiN、SiC、聚酰胺NDC中的一種，在一個(gè)實(shí)施例中使用CVD的方法來(lái)形成具有100-1000埃的NDC層。
[0040]然后在所述蝕刻停止層204上形成介電層205，所述介電層選用低K或者超低K材料的材料層，在本發(fā)明中所述第二介電層優(yōu)選為介電常數(shù)為2.0-2.75BD材料層或者為拉伸應(yīng)力的SiN層，該介電層的厚度可以根據(jù)需要進(jìn)行選擇，在本發(fā)明的一實(shí)施例中，該介電層的形成方法可以選用化學(xué)氣相沉積(CVD)法、物理氣相沉積(PVD)法或原子層沉積(ALD)法中的一種。
[0041]在所述介電層上方形成硬掩膜疊層，所述硬掩膜疊層可以為低K材料硬掩膜層206、氧化物硬掩膜層207中的一種或者多種，其中，所述氧化物硬掩膜層可以為氮化物或氧化物，可以選用等離子增強(qiáng)氮化硅層PESIN層、等離子增強(qiáng)正硅酸乙酯PETEOS層、SiN層以及正硅酸乙酯TEOS層中的一種或多種的組合，在本發(fā)明的優(yōu)選實(shí)施方式中，所述硬掩膜疊層優(yōu)選為BD材料硬掩膜層和TEOS層的組合，所述BD材料硬掩膜層的厚度為400-2000埃，其介電常數(shù)等于或者小于2.7，所述TEOS層的厚度為400-2000埃；作為優(yōu)選，所述硬掩膜疊層的沉積方法可以選用化學(xué)氣相沉積(CVD)法、物理氣相沉積(PVD)法或原子層沉積(ALD)法等形成的低壓化學(xué)氣相沉積(LPCVD)、激光燒蝕沉積(LAD)以及選擇外延生長(zhǎng)(SEG)中的一種。本發(fā)明中優(yōu)選化學(xué)氣相沉積(CVD)法。所述硬掩膜在之后的蝕刻步驟中保護(hù)所述介電層部分不受損傷。
[0042]在所述硬掩膜疊層上方為金屬硬掩膜208，所述金屬硬掩膜可以為TiN、TaN, Ti和Ta中的一種或者多種的組合，在本發(fā)明中該金屬硬掩膜層的厚度為50-600埃，優(yōu)選100-450埃，在本發(fā)明的一個(gè)實(shí)施例中使用CVD或PVD的方法來(lái)形成所述金屬硬掩膜層。
[0043]然后在所述金屬硬掩膜上形成抗反射層，在所述抗反射層上形成光刻膠層，為了簡(jiǎn)化所述圖形，在圖中沒(méi)有標(biāo)示所述抗反射層以及光刻膠層，圖案化所述光刻膠層，定義出所述開(kāi)口的圖形，并以所述光刻膠圖案為掩膜層，蝕刻所述抗反射層、金屬硬掩膜層、氧化物硬掩膜層以及低K材料硬掩膜層，形成側(cè)壁傾斜的錐形開(kāi)口，所述錐形開(kāi)口的上面直徑較大，下面開(kāi)直徑較小，作為優(yōu)選，在該蝕刻步驟中，蝕刻穿透所述低K硬掩膜層，至所述介電層，進(jìn)一步，在所述介電層中所形成的凹陷的深度為10-200埃，優(yōu)選為10-100埃，在該步驟中所形成的側(cè)壁傾斜開(kāi)口更有利于后面進(jìn)行導(dǎo)電材料的填充，作為優(yōu)選，該傾斜側(cè)壁與頂部水平面之間的夾角為77-83°，如圖2a所示的角度，然后去除所述抗反射層以及光刻月父層O
[0044]參照?qǐng)D2b在暴露的硬掩膜疊層以及金屬硬掩膜上沉積有機(jī)分布層(Organicdistribution layer, ODL) 211,含娃的底部抗反射涂層(S1-BARC) 209,在所述含娃的底部抗反射涂層(S1-BARC)209上沉積圖案化了的光刻膠層210，其中所述光刻膠上的圖案定義了所要形成溝槽的圖形。
[0045]參照?qǐng)D2c，蝕刻所述介電層、蝕刻停止層、第一介電層，形成多個(gè)溝槽30和通孔20，露出所述第一介電層中金屬互連結(jié)構(gòu)，該蝕刻步驟同時(shí)全部去除所述有機(jī)分布層(Organic distribution layer, 0DL),含娃的底部抗反射涂層(S1-BARC)以及光刻膠層；形成所述多個(gè)溝槽和通孔以及去除所述抗反射層、光刻膠層是一步完成的，與現(xiàn)有技術(shù)中多步完成蝕刻不同，在該步驟中選用干法蝕刻實(shí)現(xiàn)所述目的，并且在干法蝕刻中可以選用CF4, CHF3另外加上N2、CO2, O2中的一種作為蝕刻氣氛，其中氣體流量為CF410-200sccm，CHF310-200sccm, N2 或 CO2 或 0210_400sccm，所述蝕刻壓力為 30_150mTorr，蝕刻時(shí)間為5-120s，優(yōu)選為5-60s，更優(yōu)選為5-30s。
[0046]參照?qǐng)D2d，采用金屬材料對(duì)圖2c中的多個(gè)溝槽和通孔進(jìn)行填充，并與鑲嵌于所述第一介電層中的金屬互聯(lián)結(jié)構(gòu)形成電連接，在該步驟中所填充的導(dǎo)電材料可以是Cu或其他金屬，優(yōu)選的使用Cu。由于上述步驟中形成的開(kāi)口為錐形，開(kāi)口較大，因此在該步驟中更加容易填充，解決了現(xiàn)有技術(shù)中容易出現(xiàn)空洞和空隙的問(wèn)題。
[0047]填充完導(dǎo)電材料后還包括一平坦化步驟，在該步驟中至少去除所述錐形開(kāi)口，露出側(cè)壁垂直的接觸孔，以形成電連接。
[0048]本發(fā)明中為了在填充通孔時(shí)獲得更好的效果，首先在金屬硬掩膜以及氧化物硬掩膜層、低K材料硬掩膜層上形成錐形的開(kāi)口，以獲得頂部較大的開(kāi)口，利用所述錐形開(kāi)口填充蝕刻得到的通孔，能獲得更好的填充效果，最后進(jìn)行平坦化步驟，去除所述錐形開(kāi)口，得到側(cè)壁垂直的互連結(jié)構(gòu)，克服了現(xiàn)有技術(shù)中容易出現(xiàn)空洞和空隙的問(wèn)題，而且半導(dǎo)體器件的VBD、TDDB性能更好。
[0049]圖3為本發(fā)明中制備雙大馬士革結(jié)構(gòu)的工藝流程圖，包括以下步驟:
[0050]301提供半導(dǎo)體襯底；
[0051]302在所述襯底上依次形成蝕刻停止層，介電層、硬掩膜疊層、金屬硬掩膜層；
[0052]303蝕刻所述金屬硬掩膜層、所述硬掩膜疊層形成錐形開(kāi)口 ；
[0053]304在所述金屬硬掩膜層上沉積ODL、S1-BARC以及圖案化的光刻膠層；
[0054]305蝕刻所述介電層，形成多個(gè)溝槽和通孔；
[0055]306采用金屬材料填充所述多個(gè)溝槽和通孔，然后執(zhí)行化學(xué)機(jī)械平坦化步驟，去除所述錐形開(kāi)口。
[0056]本發(fā)明已經(jīng)通過(guò)上述實(shí)施例進(jìn)行了說(shuō)明，但應(yīng)當(dāng)理解的是，上述實(shí)施例只是用于舉例和說(shuō)明的目的，而非意在將本發(fā)明限制于所描述的實(shí)施例范圍內(nèi)。此外本領(lǐng)域技術(shù)人員可以理解的是，本發(fā)明并不局限于上述實(shí)施例，根據(jù)本發(fā)明的教導(dǎo)還可以做出更多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護(hù)的范圍以內(nèi)。本發(fā)明的保護(hù)范圍由附屬的權(quán)利要求書(shū)及其等效范圍所界定。
【權(quán)利要求】
1.一種雙大馬士革結(jié)構(gòu)的制備方法，包括: 提供半導(dǎo)體襯底； 在所述襯底上依次形成蝕刻停止層，介電層、硬掩膜疊層、金屬硬掩膜層； 蝕刻所述金屬硬掩膜層、所述硬掩膜疊層形成錐形開(kāi)口 ； 在所述金屬掩膜層上形成圖案化的通孔掩膜層； 蝕刻所述介電層，形成多個(gè)溝槽和通孔； 采用金屬材料填充所述多個(gè)溝槽和通孔，執(zhí)行化學(xué)機(jī)械平坦化步驟。
2.根據(jù)權(quán)利要求1所述方法，其特征在于，所述通孔掩膜層包括依次沉積的ODL層、S1-BARC層以及圖案化的光刻膠層。
3.根據(jù)權(quán)利要求2所述方法，其特征在于，蝕刻所述介電層形成多個(gè)溝槽和通孔的同時(shí)去除所述ODL層、所述S1-BARC層以及所述光刻膠層。
4.根據(jù)權(quán)利要求3所述方法，其特征在于，所述蝕刻方法為干法蝕刻。
5.根據(jù)權(quán)利要求1所述方法，其特征在于，所述硬掩膜疊層包括依次層疊的低K材料硬掩膜層和氧化物硬掩膜層。
6.根據(jù)權(quán)利要求5所述方法，其特征在于，所述低K材料硬掩膜層為BD材料層。
7.根據(jù)權(quán)利要求6所述方法，其特征在于，所述BD材料層的介電常數(shù)小于或等于2.7。
8.根據(jù)權(quán)利要求5所述方法，其特征在于，所述氧化物硬掩膜層為TEOS材料層。
9.根據(jù)權(quán)利要求1所述方法，其特征在于，蝕刻至所述介電層形成所述錐形開(kāi)口，所述錐形開(kāi)口在介電層中的深度為10-200A。
10.根據(jù)權(quán)利要求1所述方法，其特征在于，所述錐形開(kāi)口的側(cè)壁與所述錐形開(kāi)口的上水平面之間的夾角為77-83°。
11.根據(jù)權(quán)利要求1所述方法，其特征在于，所述金屬硬掩膜層為TiN、TaN、Ti和Ta中的一種或多種組合。
12.根據(jù)權(quán)利要求1所述方法，其特征在于，所述金屬硬掩膜層的厚度為100-450埃。
13.根據(jù)權(quán)利要求1所述方法，其特征在于，所述平坦化步驟中至少終止于所述錐形開(kāi)口的下方，以完全去除所述錐形開(kāi)口。
14.根據(jù)權(quán)利要求1所述方法，其特征在于，在所述半導(dǎo)體襯底和蝕刻停止層之間依次沉積層間介質(zhì)材料層、另一蝕刻停止層、另一介電層。
15.根據(jù)權(quán)利要求14所述方法，其特征在于，在所述層間介質(zhì)材料層、所述另一介電層中形成鑲嵌的金屬互連結(jié)構(gòu)。
【文檔編號(hào)】H01L21/768GK103681463SQ201210337282
【公開(kāi)日】2014年3月26日 申請(qǐng)日期:2012年9月12日 優(yōu)先權(quán)日:2012年9月12日
【發(fā)明者】王新鵬, 胡敏達(dá), 周俊卿 申請(qǐng)人:中芯國(guó)際集成電路制造(上海)有限公司