專利名稱：匹配器件中的納米線電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體納米線場效晶體管。
背景技術(shù)：
納米線場效晶體管(FET)包括納米線的摻雜部分，其接觸溝道區(qū)并作為器件的源極區(qū)與漏極區(qū)。FET可用互補金屬氧化物半導(dǎo)體方法制造以形成多種集成電路。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個實施例，反向器器件包括連接至電壓源節(jié) 點與接地節(jié)點的第一納米線；具有設(shè)置在所述第一納米線上的柵極的第一 P型場效晶體管(PFET)器件；以及具有設(shè)置在所述第一納米線上的柵極的第一 η型場效晶體管(nFET)器件。根據(jù)本發(fā)明的替代實施例，形成反向器器件的方法包括形成第一納米線；形成具有設(shè)置在所述第一納米線上的柵極的第一 P型場效晶體管(PFET)器件；形成具有設(shè)置在所述第一納米線上的柵極的第一 η型場效晶體管(nFET)器件；以及電連接所述第一 pFET器件的所述柵極至所述第一 nFET器件的所述柵極。根據(jù)本發(fā)明的另一替代實施例，存儲器器件包括連接至第一位線節(jié)點與接地節(jié)點的第一納米線；具有設(shè)置在所述第一納米線上的柵極的第一場效晶體管(FET);具有設(shè)置在所述第一納米線上的柵極的第二 FET ;連接至電壓源節(jié)點與第一輸入節(jié)點的第二納米線；具有設(shè)置在所述第二納米線上的柵極的第三FET ;連接至所述電壓源節(jié)點與第二輸入節(jié)點的第三納米線；具有設(shè)置在所述第三納米線上的柵極的第四FET ;連接至第二位線節(jié)點與所述接地節(jié)點的第四納米線；具有設(shè)置在所述第四納米線上的柵極的第五FET ;以及具有設(shè)置在所述第四納米線上的柵極的第六FET。根據(jù)本發(fā)明又另一替代實施例，形成存儲器器件的方法包括形成連接至第一位線節(jié)點與接地節(jié)點的第一納米線；形成具有設(shè)置在所述第一納米線上的柵極的第一場效晶體管(FET);形成具有設(shè)置在所述第一納米線上的柵極的第二 FET;形成連接至電壓源節(jié)點與第一儲存節(jié)點的第二納米線；形成具有設(shè)置在所述第二納米線上的柵極的第三FET ;形成連接至所述電壓源節(jié)點與第二儲存節(jié)點的第三納米線；形成具有設(shè)置在所述第三納米線上的柵極的第四FET ;形成連接至第二位線節(jié)點與所述接地節(jié)點的第四納米線；形成具有設(shè)置在所述第四納米線上的柵極的第五FET;以及形成具有設(shè)置在所述第四納米線上的柵極的第六FET。透過本發(fā)明的技術(shù)可實現(xiàn)其它特征與優(yōu)點。本說明書內(nèi)詳細描述本發(fā)明的其它實施例與方面，且這些實施例與方面視為所主張發(fā)明的一部分。為了更加了解本發(fā)明的優(yōu)點與特征，請參閱說明與附圖。


在本說明書結(jié)論處的權(quán)利要求中特別指出并要求保護認(rèn)為是本發(fā)明的主旨。從下列搭配附圖的詳細說明中，可了解本發(fā)明的上述與其它特征和優(yōu)點，其中圖I例示反向器電路的現(xiàn)有技術(shù)實例的附圖。圖2例示靜態(tài)隨機存取存儲器(SRAM)電路的現(xiàn)有技術(shù)實例的附圖。圖3例示納米線反向電路的示范實施例。圖4例示納米線SRAM電路的示范實施例。
具體實施方式
集成電路可包括由納米線溝道FET形成的許多不同類型場效應(yīng)晶體管。納米線溝道FET包括連接至源極區(qū)與漏極區(qū)的硅納米線，以及完全(或部分)包圍納米線的柵極。溝道形成于柵極之下的納米線的表面上(或在直徑小于約5nm的納米線的納米線體內(nèi))。柵極完全包圍納米線時，該器件稱的為環(huán)繞柵極(GAA)FET。柵極部分包圍納米線時，如同納米線固定至絕緣體的情況，該器件稱的為歐米伽柵極FET。納米線FET可制造來形成例如nFET和pFET器件。nFET和pFET器件可相連，以形成多種集成電路器件，例如反向器以及靜態(tài)隨機存取存儲器(SRAM)。在電路器件中，多個FET—般需要通過例如相似的閾值電壓與驅(qū)動電流而匹配。晶片上形成的納米線FET器件可包括任意數(shù)量的納米線。該制造工藝可包括例如使用各向同性蝕刻工藝在掩埋氧化物襯底上形成硅納米線。該蝕刻工藝產(chǎn)生橢圓(包括圓柱)形狀的納米線，其可懸浮在襯底之上方或可部分置于襯底上。在該納米線上形成金屬或多晶硅柵極結(jié)構(gòu)。鄰近該柵極結(jié)構(gòu)形成源極與漏極區(qū)，并且可形成接觸，以將源極、漏極和柵極結(jié)構(gòu)連接至其它器件。該工藝特別可產(chǎn)生具有不同性質(zhì)的納米線，像是例如由于晶片上特定納米線的位置，晶片上納米線的直徑可能與另一納米線的直徑不同。雖然在晶片上的兩條不同納米線的直徑會改變，不過每一特定納米線的直徑通常維持不變，并且在所需的容差范圍內(nèi)。像是例如SRAM和反向器的這類集成電路器件都包含許多pFET和nFET器件，其置于設(shè)置在晶片上的納米線上。由于這些納米線的性質(zhì)(例如納米線直徑)實現(xiàn)器件的操作，因此需要設(shè)置器件，使得納米線性質(zhì)差異的影響能降低。圖I例示反向器的現(xiàn)有技術(shù)實例的附圖，該反向器包括連接至nFET器件103的pFET器件101。器件101連接至電壓源節(jié)點(Vdd) 106、輸入節(jié)點(A) 102和輸出節(jié)點(Q) 104。器件102連接至接地節(jié)點(Vss) 108、A和Q。圖2例示靜態(tài)隨機存取存儲器(SRAM)電路的現(xiàn)有技術(shù)實例的附圖。SRAM包括連接至第一位線節(jié)點(BL) 202、第一輸出節(jié)點(Q)204和字線節(jié)點(WL) 206的第一 nFET器件(M6)201。第二 nFET器件(M3) 203連接至Q節(jié)點204、接地節(jié)點(Vss) 208和第二輸出節(jié)點
(( )210。第一 PFET器件(M4) 2O5連接至Q節(jié)點204、g節(jié)點210和電壓源節(jié)點(Vdd)2H第二 pFET器件(M2) 207連接至Vdd節(jié)點212、Q節(jié)點204和g節(jié)點210。第三nFET器件(Ml) 209連接至Vss節(jié)點208、Q節(jié)點204和&節(jié)點210。第四nFET器件(M5) 211連接至第二位線節(jié)點(瓦)213、WL節(jié)點206和&節(jié)點210。如上討論，晶片上的納米線可具有不同直徑，影響置于納米線上的柵極的性能特性。當(dāng)器件內(nèi)特定FET具有類似特性時，包括例如圖I和圖2現(xiàn)有技術(shù)實例的集成電路的性能可獲得改善。因此，通過在共公線(common wire)內(nèi)使用更好匹配的器件,設(shè)計集成電路使得特定FET分享公共納米線可改善電路的性能。圖3例示納米線反向電路300的示范實施例,其如上述用襯底上形成的娃納米線器件所制造。電路300包括連接至電壓源節(jié)點(Vdd) 306與接地節(jié)點(Vss) 308的第一納米線320。pFET器件301和nFET器件303具有設(shè)置在第一納米線320上的柵極區(qū)(G)。器件301和303的漏極區(qū)⑶連接至輸出節(jié)點(Q) 304。器件301的源極區(qū)⑶連接至Vdd節(jié)點306，且器件303的源極區(qū)(S)連接至Vss節(jié)點308。器件301和303的柵極都連接至輸入節(jié)點(A)302。例示的實施例包括類似于反向電路300的第二反向電路350。反向電路350形成于第二納米線321上。第二反向電路350的A節(jié)點302通過硅構(gòu)件352連接至Q節(jié)點304。通過將FET器件301和303置于相同納米線，導(dǎo)致具有類似性能特性的FET器件301和303，第一納米線320上反向電路300的設(shè)置改善電路300的性能。利用第二反向電路350的設(shè)置，可獲得類似的優(yōu)點。
圖4例示納米線SRAM電路400的示范實施例，其以上述類似方式用硅納米線器件所制造。電路400包括連接至位線節(jié)點(BL) 402與第一接地節(jié)點(Vss) 408a的第一納米線420。第一 nFET器件(M6) 401形成于第一納米線420上，并連接至BL節(jié)點402、第一輸出節(jié)點(Q) 404和第一字線節(jié)點(WL) 406a。第二 nFET器件(M3) 403形成于第一納米線420上，
并且連接至Q節(jié)點404、第一 Vss節(jié)點408a和第二輸出節(jié)點(1)410。第二納米線421連接至Q節(jié)點404和第一電壓源節(jié)點(Vdd) 412a。第一 pFET器件(M4) 405形成于第二納米線421上，并且連接至Q節(jié)點404、&節(jié)點410和Vdd節(jié)點412a。第三納米線422連接至第二Vdd節(jié)點412b和g節(jié)點410。第二 pFET器件(M2) 407形成于第三納米線422上，并且連接至Vdd節(jié)點412b、Q節(jié)點404和&節(jié)點410。第四納米線423連接至第二 Vss節(jié)點408b和位線節(jié)點(瓦)412。第三nFET器件(Ml) 409連接至第二 Vss節(jié)點408b、Q節(jié)點404和&節(jié)點410。第四nFET器件(M5)411連接至位線節(jié)點(瓦)412、第二 WL節(jié)點406b和&節(jié)點410?？尚纬晒铇?gòu)件452，以將第一納米線420連接至Q節(jié)點404，并且可形成硅構(gòu)件453，以將第四納米線423連接至^節(jié)點410。雖然所例示的實施例包括在集成電路內(nèi)實施匹配FET的兩個實例，但是，通過將特定FET器件設(shè)置在特定納米線上，上述方法可應(yīng)用于任何一種集成電路，以改善電路性能，使得相同納米線的FET器件具有類似性能特性。此處所使用的術(shù)語僅為說明特定實施例，并非用于限制本發(fā)明。如此處所使用，除非上下文有明確指示，否則該單數(shù)形式“一”和“該”也包含復(fù)數(shù)形式。將更了解，說明書中使用的術(shù)語“包含”和/或“包括”指明所陳述的特征、整體、步驟、操作、元件和/或部件的存在，但是不排除還有一或多個其它特征、整體、步驟、操作、元件、部件和/或其群組的存在或添加。對應(yīng)的結(jié)構(gòu)、材料、動作以及以下權(quán)利要求內(nèi)所有裝置或步驟加功能元件的同等物，都旨在包含任何結(jié)構(gòu)、材料或動作，以結(jié)合特別主張的其它主張元件來執(zhí)行該功能。本發(fā)明的描述已經(jīng)為了例示與描述的目的而呈現(xiàn)，而非要將本發(fā)明毫無遺漏地限制在所揭示形式中。在不脫離本發(fā)明的范圍與精神的前提下，本領(lǐng)域一般技術(shù)者將了解許多修正以及變化。實施例經(jīng)過選擇與說明來最佳闡述本發(fā)明原理及實際應(yīng)用，并且使其它本領(lǐng)域的一般技術(shù)者了解用于各種實施例的本發(fā)明，這些實施例具有適合于所考慮的特定用途的各種修改。本說明書內(nèi)說明的附圖只是一個實例，在不悖離本發(fā)明精神的情況下，本說明書內(nèi)說明的附圖或步驟(或操作)可有許多變化。例如，步驟可用不同順序執(zhí)行，或可增加、刪減或修改步驟。所有這些變化都視為所要求保護的發(fā)明的一部分。
雖然已經(jīng)說明本發(fā)明的優(yōu)選實施例，但精通此技術(shù)的人員可了解，目前與未來可在所附權(quán)利要求范圍的范圍內(nèi)進行各種改善與增強。這些權(quán)利要求應(yīng)被視為對首先描述的本發(fā)明維持適當(dāng)保護。
權(quán)利要求
1.一種反向器器件，包括 第一納米線，連接至電壓源節(jié)點和接地節(jié)點； 第一 P型場效晶體管(PFET)器件，具有設(shè)置在所述第一納米線上的柵極；以及 第一 η型場效晶體管(nFET)器件，其具有設(shè)置在所述第一納米線上的柵極。
2.根據(jù)權(quán)利要求I的器件，其中所述器件還包括連接到所述第一pFET器件的所述柵極和所述第一 nFET器件的所述柵極的第三節(jié)點。
3.根據(jù)權(quán)利要求I的器件，其中所述器件還包括 第二納米線,連接至所述電壓源節(jié)點與所述接地節(jié)點； 第二 P型場效晶體管(PFET)器件，具有設(shè)置在所述第二納米線上的柵極；以及 第二 η型場效晶體管(nFET)器件，具有設(shè)置在所述第二納米線上的柵極。
4.根據(jù)權(quán)利要求2的器件，其中所述器件還包括連接至所述第二pFET器件的所述柵極與所述第二 nFET器件的所述柵極的第四節(jié)點。
5.根據(jù)權(quán)利要求4的器件，其中所述器件包括所述第四節(jié)點與所述第一pFET器件的漏極區(qū)和所述第一 nFET器件的漏極區(qū)之間的連接。
6.根據(jù)權(quán)利要求I的器件，其中所述第一納米線為硅納米線。
7.根據(jù)權(quán)利要求I的器件，其中所述第一納米線懸浮在襯底之上。
8.ー種形成反向器器件的方法，所述方法包括 形成第一納米線； 形成第一 P型場效晶體管(PFET)器件，其具有設(shè)置在所述第一納米線上的柵極； 形成第一 η型場效晶體管(nFET)器件，其具有設(shè)置在所述第一納米線上的柵極；以及 電連接所述第一 PFET器件的所述柵極至所述第一 nFET器件的所述柵扱。
9.根據(jù)權(quán)利要求8的方法，其中所述方法還包括 形成第二納米線； 形成第二 P型場效晶體管(PFET)器件，其具有設(shè)置在所述第二納米線上的柵極； 形成第二 η型場效晶體管(nFET)器件，其具有設(shè)置在所述第二納米線上的柵極；以及電連接所述第二 PFET器件的所述柵極至所述第二 nFET器件的所述柵極、所述第一PFET器件的漏極區(qū)以及所述第一 nFET器件的漏極區(qū)。
10.根據(jù)權(quán)利要求8的方法，其中所述方法還包括將所述第一pFET器件的源極區(qū)連接至電壓源節(jié)點，
11.根據(jù)權(quán)利要求8的方法，其中所述方法還包括將所述第一nFET器件的源極區(qū)至接地節(jié)點。
12.—種存儲器器件，包括 第一納米線，連接至第一位線節(jié)點與接地節(jié)點； 第一場效晶體管(FET)，具有設(shè)置在所述第一納米線上的柵極； 第二 FET，具有設(shè)置在所述第一納米線上的柵極； 第二納米線,連接至電壓源節(jié)點與第一輸入節(jié)點； 第三FET，具有設(shè)置在所述第二納米線上的柵極； 第三納米線，連接至所述電壓源節(jié)點與第二輸入節(jié)點； 第四FET，具有設(shè)置在所述第三納米線上的柵極；第四納米線，連接至第二位線節(jié)點與所述接地節(jié)點； 第五FET，具有設(shè)置在所述第四納米線上的柵極；以及 第六FET，具有設(shè)置在所述第四納米線上的柵極。
13.根據(jù)權(quán)利要求12的器件，其中所述第一FET的柵極端子連接至字線節(jié)點，所述第ニ FET的柵極端子連接至所述第二輸入節(jié)點，所述第三FET的柵極端子連接至所述第二輸入節(jié)點，所述第四FET的柵極端子連接至所述第一輸入節(jié)點，所述第五FET的柵極端子連接至所述第一輸入節(jié)點，以及所述第六FET的柵極端子連接至所述字線節(jié)點。
14.根據(jù)權(quán)利要求12的器件，其中所述第一FET為η型FET (nFET)，所述第二 FET為nFET,所述第三FET為P型FET (pFET)，所述第四FET為pFET，所述第五FET為nFET，以及所述第六FET為nFET。
15.根據(jù)權(quán)利要求12的器件，其中所述第一納米線為硅納米線
16.根據(jù)權(quán)利要求12的器件，其中所述第一納米線懸浮在襯底之上。
17.根據(jù)權(quán)利要求12的器件，其中所述第一納米線的一部分連接至所述第一輸入節(jié)點，并且所述第四納米線的一部分連接至所述第二輸入節(jié)點。
18.ー種形成存儲器器件的方法，所述方法包括 形成連接至第一位線節(jié)點與接地節(jié)點的第一納米線； 形成第一場效晶體管(FET)，其具有設(shè)置在所述第一納米線上的柵極； 形成第二 FET，其具有設(shè)置在所述第一納米線上的柵極； 形成連接至電壓源節(jié)點與第一儲存節(jié)點的第二納米線； 形成第三FET，其具有設(shè)置在所述第二納米線上的柵極； 形成連接至所述電壓源節(jié)點與第二儲存節(jié)點的第三納米線； 形成第四FET，其具有設(shè)置在所述第三納米線上的柵極； 形成連接至第二位線節(jié)點與所述接地節(jié)點的第四納米線； 形成第五FET，其具有設(shè)置在所述第四納米線上的柵極；以及 形成第六FET，其具有設(shè)置在所述第四納米線上的柵極。
19.根據(jù)權(quán)利要求18的方法，其中所述第一納米線為用各向同性蝕刻方法形成的硅納米線
20.根據(jù)權(quán)利要求18的方法，其中所述第一納米線懸浮在襯底之上。
全文摘要
一種反向器器件，包括第一納米線，其連接至電壓源節(jié)點與接地節(jié)點；第一p型場效晶體管(pFET)器件，其具有設(shè)置在所述第一納米線上的柵極；以及第一n型場效晶體管(nFET)器件，其具有設(shè)置在所述第一納米線上的柵極。
文檔編號H01L29/775GK102844870SQ201180018658
公開日2012年12月26日 申請日期2011年3月22日 優(yōu)先權(quán)日2010年4月13日
發(fā)明者S·邦薩倫提普, G·科恩, A·馬宗達, J·W·斯雷特 申請人:國際商業(yè)機器公司