專利名稱：半導體芯片的柱狀凸塊打線構(gòu)造的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及ー種半導體芯片的柱狀凸塊打線構(gòu)造，特別是有關(guān)于ー種在半導體封裝打線エ藝中利用芯片上的柱狀凸塊作為打線接合的第一焊接點的半導體芯片的柱狀凸塊打線構(gòu)造。
背景技術(shù)：
現(xiàn)有半導體封裝構(gòu)造制造過程中，打線接合(wire bonding)技術(shù)已廣泛地應用于半導體芯片與封裝基板或基板之間的電性連接上。以半導體芯片與基板之電性連接為例，其目的是利用極細的導線(小于50微米)將芯片上的接點連接到基板上之接墊上，進而將芯片之電路訊號傳輸?shù)酵饨?。當基板被移送至打線位置后，應用電子影像處理技術(shù)來確定芯片上各個接點以及每一接點所相對應之接墊上之接點的位置，然后做打線接合的動作。請參照圖I所示，其掲示一種現(xiàn)有的半導體封裝打線エ藝中的打線接合示意圖。當進行一基板91與ー芯片92打線接合吋，以芯片92上的焊墊921為第一焊接點，以基板91的接墊911為第二焊接點。首先，提供ー焊針(capillary)(未繪示)用以輸出ー導線93，以及提供ー電子火焰點火桿(electronicflame off wand)(未繪示)用以在導線93的端部形成焊球，而后將焊球壓焊在芯片92的焊墊921上第一焊接點(此稱為第一接合，firstbond)。接著，依照設計好之路徑移動焊針，最后焊針將導線93壓焊在基板91的接墊911第ニ焊接點上(此稱為第二接合，second bond)。接著,拉斷焊針在第二焊接點處的導線93,從而完成一條導線93的打線接合動作。接著，焊針上的導線93又再一次重新熔結(jié)形成焊球，以開始下一條導線93之打線接合動作。然而，在上述的現(xiàn)有的半導體芯片打線接合的エ藝中，由于芯片92上的焊墊921在同一水平高度上，而基板91上的接墊911也都在同一水平高度上，因此導線的拉線方式要能避免交錯。例如，所述導線93在所述芯片92的俯視方向上看來，數(shù)個導線93之間是不能呈線交錯狀的。也就是說，數(shù)個導線93幾乎只能在一個ニ維的空間中進行布線，以確保所有的導線93不會彼此碰觸而形成短路。并且，不論是芯片92的焊墊921或是基板91的接墊911都不能設計的太過于密集，以進一歩避免導線93間的短路。因此，在現(xiàn)有的半導體芯片打線接合的エ藝中，所述導線93在布線方式上受到很大的限制，不利于半導體芯片小型化的發(fā)展。故，有必要提供一種半導體芯片的柱狀凸塊打線構(gòu)造，以解決現(xiàn)有技術(shù)所存在的問題。

實用新型內(nèi)容有鑒于此，本實用新型提供一種半導體芯片的柱狀凸塊打線構(gòu)造，以解決現(xiàn)有半導體芯片打線技術(shù)為避免導線間過于接近而產(chǎn)生短路，在導線布線方式上受到很大的限制的問題。本實用新型的主要目的在于提供一種半導體芯片的柱狀凸塊打線構(gòu)造，其是預先、在半導體芯片上制作柱狀凸塊，并且利用柱狀凸塊作為打線接合的第一焊接點，并以基板的接墊或?qū)Ь€架的內(nèi)引腳部作為打線接合的第二焊接點，以完成一打線接合作業(yè)。由于相鄰的柱狀凸塊具有不同的高度，能使相鄰的數(shù)個導線的第一焊接點的水平高度不同，從而使第一焊接點的位置被錯開及間隔被加大。因此，數(shù)個導線可具有較大的設計彈性在ー個三維的空間中進行布線，并確保所有的導線不會彼此碰觸而形成短路。并且，芯片的焊墊也可以被設計的更為密集，有利于半導體芯片小型化的發(fā)展。為達成本實用新型的前述目的，本實用新型提供一種半導體芯片的柱狀凸塊打線構(gòu)造，其包含ー載板，具有一上表面，所述上表面設有數(shù)個焊接點；以及ー芯片，所述芯片設于所述載板上，并具有一朝上的有源表面，所述有源表面上設有數(shù)個焊墊，部分的所述焊墊上設有數(shù)個柱狀凸塊，至少一部分相鄰的所述柱狀凸塊具有 不同高度；以及數(shù)條導線，電性連接在所述芯片的柱狀凸塊及所述載板的焊接點之間。在本實用新型的一實施例中，所述載板是一基板，及所述焊接點分別是ー接墊；或者所述載板是ー導線架，及所述焊接點分別是ー內(nèi)引腳部。在本實用新型的一實施例中，至少一部分所述數(shù)個柱狀凸塊的高度呈漸增排列；或者至少一部分所述數(shù)個柱狀凸塊的高度呈高低交互排列。在本實用新型的一實施例中，所述芯片上的數(shù)個焊墊呈數(shù)組狀排列。在本實用新型的一實施例中，所述芯片上靠內(nèi)側(cè)的所述柱狀凸塊的高度大于靠外側(cè)的所述焊墊或所述柱狀凸塊。在本實用新型的一實施例中，部分所述導線在所述芯片的俯視方向上呈交錯狀且彼此不碰觸。在本實用新型的一實施例中，所述載板上的數(shù)個焊接點呈數(shù)組狀排列。在本實用新型的一實施例中，所述柱狀凸塊選自銅柱凸塊或鎳柱凸塊。在本實用新型的一實施例中，另包含一封裝膠體，用以包覆保護所述芯片、所述數(shù)個柱狀凸塊及所述數(shù)個導線。為達成本實用新型的前述目的，本實用新型另提供一種半導體芯片的柱狀凸塊打線構(gòu)造，其包含ー載板，具有一上表面，所述上表面設有數(shù)個焊接點，部分的所述焊接點上設有數(shù)個柱狀凸塊；ー芯片，所述芯片設于所述載板上，并具有一朝上的有源表面，所述有源表面上設有數(shù)個焊墊，部分的所述焊墊上設有數(shù)個柱狀凸塊，至少一部分相鄰的所述柱狀凸塊具有不同高度；以及數(shù)條導線，電性連接在所述芯片的柱狀凸塊及所述載板的柱狀凸塊之間。

圖I是ー現(xiàn)有的半導體封裝打線エ藝中的打線接合示意圖。圖2是本實用新型第一實施例半導體芯片的柱狀凸塊打線構(gòu)造的示意圖。圖3是本實用新型第二實施例半導體芯片的柱狀凸塊打線構(gòu)造的示意圖。[0027]圖4是本實用新型第三實施例半導體芯片的柱狀凸塊打線構(gòu)造的示意圖。圖5是本實用新型第四實施例半導體芯片的柱狀凸塊打線構(gòu)造的示意圖。圖6是本實用新型第五實施例半導體芯片的柱狀凸塊打線構(gòu)造的示意圖。
具體實施方式
·[0030]為讓本實用新型上述目的、特征及優(yōu)點更明顯易懂，下文特舉本實用新型較佳實施例，并配合附圖，作詳細說明如下。再者，本實用新型所提到的方向用語，例如「上」、「下」、「前」、「后」、「左」、「右」、「內(nèi)」、「外」、「側(cè)面」等，僅是參考附加圖式的方向。因此，使用的方向用語是用以說明及理解本實用新型，而非用以限制本實用新型。本實用新型的所述半導體芯片的柱狀凸塊打線構(gòu)造主要是用于一半導體芯片與ー載板(基板或?qū)Ь€架)的打線接合，其是預先在半導體芯片上制作柱狀凸塊(例如銅柱凸塊Cu pillar bumps)，并且利用柱狀凸塊作為打線接合的第一焊接點，并以基板的接墊或?qū)Ь€架的內(nèi)引腳的接點作為打線接合的第二焊接點，以完成一打線接合作業(yè)。下文中將詳細說明本實用新型各實施例的所述半導體芯片的柱狀凸塊打線構(gòu)造，特別說明的是，基于說明上的方便，所有的附圖都是以示意圖的方式來呈現(xiàn)，與說明較無關(guān)的細節(jié)因此被省略(例如沒有繪出所有的焊接點與導線)。請參照圖2所示，本實用新型第一實施例半導體芯片的柱狀凸塊打線構(gòu)造的示意圖。本實用新型第一實施例的半導體芯片的柱狀凸塊打線構(gòu)造的制造方法首先是提供一基板10，其上表面設有數(shù)個接墊11 ;以及提供ー芯片20，其具有一有源表面(即上表面)，所述有源表面朝上并設有數(shù)個焊墊21，并且部分所述數(shù)個焊墊21上設有數(shù)個柱狀凸塊22。所述焊墊21上優(yōu)選具有一凸塊底金屬層(UBM)(未繪示)，以便使所述焊墊21能順利的與所述柱狀凸塊22形成良好的焊接結(jié)構(gòu)。在本實施例中，所述凸塊底金屬層可以為鈦/鎳/銅復合層(Ti/Ni/Cu)、鈦/鎳釩/銅復合層(Ti/Ni (V) /Cu)、鋁/鎳/銅復合層(Al/Ni/Cu)或鋁/鎳釩/銅復合層(Al/Ni (V) /Cu)，但并不限于此。如圖2所示，當進行所述基板10與所述芯片20打線接合時，先將所述芯片20的有源表面朝上的設于所述載板上10，再以所述芯片20上的所述焊墊21為第一焊接點，以所述基板10的所述接墊11為第二焊接點進行打線接合作業(yè)。首先，提供ー焊針(capillary)(未繪示)用以輸出ー導線30，以及提供一電子火焰點火桿(electronic flame off wand)(未繪示)用以在導線30的端部形成焊球,而后將焊球壓焊在芯片20的焊墊21上第一焊接點(此稱為第一接合，firstbond)。接著，依照設計好之路徑移動焊針，最后焊針將導線30壓焊在基板10的接墊11第二焊接點上(此稱為第二接合，second bond)。接著,拉斷焊針在第二焊接點處的導線30,從而完成一條導線30的打線接合動作。接著，焊針上的導線30又再一次重新熔結(jié)形成焊球，以開始下一條導線30之打線接合動作。最后，利用一封裝膠體(未繪示)包覆保護所述芯片20、所述數(shù)個柱狀凸塊21及所述數(shù)個導線30。所述封裝膠體主要的絕緣基材為環(huán)氧樹脂(epoxy)，其用以保護封裝構(gòu)造內(nèi)部的組件免于受到外界溫度、濕度或大氣的影響。通過上述封裝打線過程，本實用新型第一實施例半導體芯片的柱狀凸塊打線構(gòu)造包含一基板10及ー芯片20。所述基板10具有一上表面，所述上表面設有數(shù)個接墊11 ;所述芯片20具有一朝上的有源表面，所述有源表面上設有數(shù)個焊墊21，部分的所述焊墊21上設有數(shù)個柱狀凸塊22。其中，所述芯片20設于所述載板上10。其中，所述柱狀凸塊22是可選擇的設于所述芯片20上的所述焊墊21上，也就是說部分的所述焊墊21設有所述柱狀凸塊22，部分的所述焊墊21則沒設有所述柱狀凸塊22。所述芯片20上的數(shù)個焊墊21或數(shù)個所 述柱狀凸塊22的頂面通過數(shù)條導線30電性連接于所述載板10上的所述接墊11。再者，如圖2所示，優(yōu)選的，所述柱狀凸塊22選自銅柱凸塊或鎳柱凸塊；并且所述柱狀凸塊22可具有不同的高度，其高度介于100至120微米(ym)之間；另外，相鄰的所述柱狀凸塊22可有不同的高度的排列方式。在本實施例中，部分的所述柱狀凸塊22的高度是呈漸增排列的方式，所述芯片20上的第一焊接點被設計在不同的水平高度上，相鄰的所述數(shù)個導線30的第一焊接點(焊墊21或柱狀凸塊22的頂部)的水平高度不同且呈漸增(或漸減)排列。因此相鄰的所述數(shù)個導線30的第一焊接點的間隔被加大了，以確保所有的導線30彼此不會碰觸而形成短路。并且，所述芯片20的焊墊21可以被設計的更為密集，有利于半導體芯片小型化的發(fā)展。請參照圖3所示，本實用新型第二實施例的半導體芯片的柱狀凸塊打線構(gòu)造相似于本實用新型第一實施例，并大致沿用相同組件名稱及圖號，但第二實施例的差異特征在于所述第二實施例的半導體芯片的柱狀凸塊打線構(gòu)造進ー步變化所述柱狀凸塊22的排列設計例如部分的所述柱狀凸塊22的高度是呈一高低交互的排列方式。如此，相鄰的所述數(shù)個導線30的第一焊接點的水平高度也不相同，因此相鄰的所述數(shù)個導線30的第一焊接點的間隔被加大了，以確保所有的導線30不會彼此碰觸而形成短路。請參照圖4所示，本實用新型第三實施例的半導體芯片的柱狀凸塊打線構(gòu)造相似于本實用新型第一實施例，并大致沿用相同組件名稱及圖號，但第三實施例的差異特征在于所述第二實施例的半導體芯片的柱狀凸塊打線構(gòu)造進ー步變化所述芯片20上的焊墊21及所述基板10上的接墊11的設計例如所述芯片20上的數(shù)個焊墊21呈ー數(shù)組狀排列，并且所述基板10上的數(shù)個焊接點11也可呈ー數(shù)組狀排列。如圖4所示，所述芯片20上靠內(nèi)側(cè)的焊墊21設有所述柱狀凸塊22，所述芯片20上靠外側(cè)的焊墊21上沒有設所述柱狀凸塊22，并且所述芯片20上靠外側(cè)的焊墊21上的導線30連接于所述基板10上靠內(nèi)側(cè)的所述焊接點11 ;所述芯片20上靠內(nèi)側(cè)的焊墊21上的導線30連接于所述基板10上靠外側(cè)的所述焊接點11。因此，圖4中所示的ニ個導線30在水平面(由所述芯片20的俯視方向上看來)上可能是重疊的，但由在垂直面(由所述芯片20的側(cè)視方向上看來)上是沒有重疊的。也就是說，所述ニ個導線30在三維的空間上是錯開的，所述導線30間不會彼此碰觸而形成短路。另外，本實施例也可以變化為所述芯片20上靠外側(cè)的焊墊21上也設置有所述柱狀凸塊22 (未繪示)，但所述芯片20上靠內(nèi)側(cè)的所述柱狀凸塊22的高度大于靠外側(cè)的所述柱狀凸塊22的高度。請參照圖5所示，本實用新型第四實施例的半導體芯片的柱狀凸塊打線構(gòu)造相似于本實用新型第一、第二及第三實施例，并大致沿用相同組件名稱及圖號，但第四實施例的差異特征在于除了所述芯片20上的數(shù)個焊墊21呈數(shù)組狀排列及所述基板10上的數(shù)個焊接點11呈數(shù)組狀排列之外，所述數(shù)個柱狀凸塊22的設置及所述數(shù)個導線30的布線具有更多的變化。如圖5所示，使用者可依需要設計所述數(shù)個柱狀凸塊22的高度及設置的位置(高低交錯排列或漸增)，并且所述數(shù)個導線30也能在三維空間中進行交錯布線而不會彼此碰觸產(chǎn)生短路。[0040]請參照圖6所示，本實用新型第五實施例的半導體芯片的柱狀凸塊打線構(gòu)造相似于本實用新型第一實施例，并大致沿用相同組件名稱及圖號，但第五實施例的差異特征在于本實施例的所述半導體芯片的柱狀凸塊打線構(gòu)造主要是用于一半導體芯片20與ー導線架10’的打線接合，所述芯片20是設置于所述導線架10’上，并以所述導線架10上的內(nèi)引腳部的接點11’作為打線接合的第二焊接點，以完成打線接合作業(yè)。另外，上述圖3至圖5的各實施例所掲示的技術(shù)特征亦能被應用于本實施例中，使本實施例的所述導線30在布線方式上具有更大的弾性。[0041]再者，在本實用新型的另一可能的實施例中(未繪示)，所述載板的上表面的數(shù)個焊接點上也可選擇性的設有數(shù)個柱狀凸塊。并且，所述數(shù)條導線可電性連接在所述芯片的柱狀凸塊及所述載板的柱狀凸塊之間。如上所述，相較于現(xiàn)有半導體芯片打線技術(shù)為避免導線間過于接近而產(chǎn)生短路，在導線布線方式上受到很大的限制，圖2至6的本實用新型是提供一種半導體芯片的柱狀凸塊打線構(gòu)造，其是預先在半導體ー芯片20的焊墊21上制作數(shù)個柱狀凸塊22，并且利用所述柱狀凸塊22作為打線接合的第一焊接點，并以基板10或?qū)Ь€架10’上的接墊11或接點11’作為打線接合的第二焊接點，以完成一打線接合作業(yè)。由于相鄰的所述柱狀凸塊22具有不同的高度，使相鄰的所述數(shù)個導線30的第一焊接點(焊墊21或柱狀凸塊22的頂部)的水平高度不同，從而使所述第一焊接點的間隔被加大。因此，所述導線30可具有較大的設計彈性在一個三維的空間中進行布線，并確保所有的導線30不會彼此碰觸而形成短路。并且，所述芯片20的焊墊21也可以被設計的更為密集，有利于半導體芯片小型化的發(fā)展。本實用新型已由上述相關(guān)實施例加以描述，然而上述實施例僅為實施本實用新型的范例。必需指出的是，已公開的實施例并未限制本實用新型的范圍。相反地，包含于權(quán)利要求書的精神及范圍的修改及均等設置均包括于本實用新型的范圍內(nèi)。
權(quán)利要求1.一種半導體芯片的柱狀凸塊打線構(gòu)造，其特征在于所述柱狀凸塊打線構(gòu)造包含 ー載板，具有一上表面，所述上表面設有數(shù)個焊接點； ー芯片，所述芯片設于所述載板上，并具有一朝上的有源表面，所述有源表面上設有數(shù)個焊墊，部分的所述焊墊上設有數(shù)個柱狀凸塊，至少一部分相鄰的所述柱狀凸塊具有不同高度；以及 數(shù)條導線，電性連接在所述芯片的柱狀凸塊及所述載板的焊接點之間。
2.如權(quán)利要求I所述的柱狀凸塊打線構(gòu)造，其特征在于所述載板是一基板，及所述焊接點分別是ー接墊；或者所述載板是ー導線架，及所述焊接點分別是ー內(nèi)引腳部。
3.如權(quán)利要求I所述的柱狀凸塊打線構(gòu)造，其特征在于至少一部分所述數(shù)個柱狀凸塊的高度呈漸增排列；或者至少一部分所述數(shù)個柱狀凸塊的高度呈高低交互排列。
4.如權(quán)利要求I所述的柱狀凸塊打線構(gòu)造，其特征在于所述芯片上的數(shù)個焊墊呈數(shù)組狀排列。
5.如權(quán)利要求4所述的柱狀凸塊打線構(gòu)造，其特征在于所述芯片上靠內(nèi)側(cè)的所述柱狀凸塊的高度大于靠外側(cè)的所述焊墊或所述柱狀凸塊。
6.如權(quán)利要求4所述的柱狀凸塊打線構(gòu)造，其特征在于部分所述導線在所述芯片的俯視方向上呈交錯狀但彼此不碰觸。
7.如權(quán)利要求I所述的柱狀凸塊打線構(gòu)造，其特征在于所述載板上的數(shù)個焊接點呈數(shù)組狀排列。
8.如權(quán)利要求I所述的柱狀凸塊打線構(gòu)造，其特征在于所述柱狀凸塊選自銅柱凸塊或鎳柱凸塊。
9.如權(quán)利要求I所述的柱狀凸塊打線構(gòu)造，其特征在干另包含一封裝膠體，用以包覆保護所述芯片、所述數(shù)個柱狀凸塊及所述數(shù)個導線。
10.一種半導體芯片的柱狀凸塊打線構(gòu)造，其特征在于所述柱狀凸塊打線構(gòu)造包含 ー載板，具有一上表面，所述上表面設有數(shù)個焊接點，部分的所述焊接點上設有數(shù)個柱狀凸塊； ー芯片，所述芯片設于所述載板上，并具有一朝上的有源表面，所述有源表面上設有數(shù)個焊墊，部分的所述焊墊上設有數(shù)個柱狀凸塊，至少一部分相鄰的所述柱狀凸塊具有不同高度；以及 數(shù)條導線，電性連接在所述芯片的柱狀凸塊及所述載板的柱狀凸塊之間。
專利摘要本實用新型公開一種半導體芯片的柱狀凸塊打線構(gòu)造，其包含一載板及一芯片。所述芯片設于所述載板上，所述芯片上具有數(shù)個柱狀凸塊，所述數(shù)個柱狀凸塊通過數(shù)條導線電性連接于所述載板上的焊接點。由于相鄰的所述柱狀凸塊具有不同的高度，能使相鄰的所述數(shù)個導線的第一焊接點的水平高度不同，從而使所述第一焊接點的位置被錯開及間隔被加大。因此，所述導線可具有較大的設計彈性在一個三維的空間中進行布線，并確保所有的導線不會彼此碰觸而形成短路。并且，所述芯片的焊墊也可以被設計的更為密集，有利于半導體芯片小型化的發(fā)展。
文檔編號H01L23/488GK202423264SQ20112051310
公開日2012年9月5日 申請日期2011年12月9日 優(yōu)先權(quán)日2011年12月9日
發(fā)明者方仁廣 申請人:日月光半導體(上海)股份有限公司