專利名稱：一種金屬互連層制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體制造方法，特別涉及一種金屬互連層制作方法。
背景技術(shù)：
當(dāng)今半導(dǎo)體工藝制造的半導(dǎo)體芯片的面積越來越小，同時(shí)，同一半導(dǎo)體芯片上集成的半導(dǎo)體器件的尺寸越來越小，數(shù)量越來越多。半導(dǎo)體器件由金屬互連層連接形成半導(dǎo)體電路，實(shí)現(xiàn)所述半導(dǎo)體器件之間的信號(hào)傳輸。所述金屬互連層是由高密度的金屬線路和所述金屬線路之間的層間介質(zhì)(Inter-Layer Dielectric, ILD)共同組成。金屬互連層的電阻電容延遲現(xiàn)象(Resistance Capacitance Delay,RC Delay)使得半導(dǎo)體電路的信號(hào)傳輸速率下降，降低半導(dǎo)體器件的工作速度。
半導(dǎo)體電路的信號(hào)傳輸速率取決于金屬互連層的寄生電阻(Parasitic Resistance, R)與寄生電容(Parasitic Capacitance, C)兩者乘積。其中，寄生電阻問題在于金屬鋁作為金屬線路的電阻大，因此必須使用低電阻、高傳導(dǎo)率的材料作為金屬線路。 現(xiàn)有技術(shù)中，普遍采用金屬銅取代金屬鋁作為金屬線路，因?yàn)榻饘巽~比金屬鋁有更高的傳導(dǎo)性、更低的電阻，可以解決寄生電阻問題。
寄生電容與ILD的介電系數(shù)k成正比，當(dāng)k越小，寄生電容就越小。半導(dǎo)體工藝中一直作為ILD的二氧化硅 (SiO2)的介電系數(shù)約為3. 9 4. 5。隨著半導(dǎo)體工藝的不斷進(jìn)步， 二氧化硅逐漸接近應(yīng)用極限，為了減小通過金屬線路傳輸?shù)碾娏飨嗷プ饔靡l(fā)的半導(dǎo)體器件相互間的信號(hào)干擾，互相干擾，提升半導(dǎo)體電路的信號(hào)傳輸速度和半導(dǎo)體器件的工作速度，開始用低介電系數(shù)材料的ILD(low-k ILD)取代傳統(tǒng)二氧化硅的ILD?，F(xiàn)有技術(shù)普遍采用二氧化硅中摻雜碳原子的方法，增大二氧化硅原子間空隙，使二氧化硅的晶格結(jié)構(gòu)變得疏松，將其介電系數(shù)降低到3以下，或者用介電系數(shù)小于3的黑鉆石(BD)材料作為low-k ILD0
現(xiàn)有技術(shù)中采用大馬士革工藝法制作金屬互連層，先在某一金屬互連層100上方沉積low-k ILD 101，在low-k ILD 101中分別刻蝕出溝槽103和通孔102，其中，溝槽103 位于通孔102上方，然后在溝槽103和通孔102表面沉積擴(kuò)散阻擋層和銅籽晶層(圖中未畫出)，最后將金屬銅填充于溝槽103和通孔102中并對(duì)金屬銅表面進(jìn)行拋光，以溝槽103 中形成金屬襯墊和通孔102形成的金屬線共同作為金屬線路，如圖1所示。
眾所周知low-k ILD材料所具有的低介電系數(shù)特性很大程度上是由其晶體結(jié)構(gòu)決定的，low-k ILD相比高介電系數(shù)ILD的晶格結(jié)構(gòu)較為疏松，其密度和硬度都要小于高介電系數(shù)ILD。因此，對(duì)采用low-k ILD的金屬互連層制造工藝，刻蝕溝槽103所用的干法刻蝕中，對(duì)low-k ILD 101的離子轟擊，以及在溝槽103中物理氣象沉積(PVD)擴(kuò)散阻擋層和銅籽晶層的步驟，都會(huì)造成溝槽103底部的low-k ILD 101損傷和微型凹陷104，如圖1所示， 這些low-k ILD101損傷和微型凹陷104減小溝槽103底部到low_k ILD 101底部之間的距離，實(shí)驗(yàn)表明，溝槽103底部到low-k ILD101底部之間的距離減小會(huì)加重芯片集成交感 (chip package interaction CPI)效應(yīng)，影響半導(dǎo)體器件的可靠性。如果增加low_k ILD101厚度的方法加大溝槽103底部到low-kILD 101底部之間的距離，則會(huì)由于low_k ILD 101厚度變大導(dǎo)致電遷移失效(EM failure)。因此，如何在避免電遷移失效的同時(shí)改善由于刻蝕和PVD過程在溝槽103底部的low-k ILD 101損傷和微型凹陷104，成為采用low_kILD 的金屬互連層制作的難點(diǎn)。發(fā)明內(nèi)容
有鑒于此，本發(fā)明解決的技術(shù)問題是采用低介電系數(shù)層間介質(zhì)的金屬互連層制作中，如何在避免電遷移失效的同時(shí)改善溝槽底部低介電系數(shù)層間介質(zhì)損傷和微型凹陷問題。
為解決上述問題，本發(fā)明的技術(shù)方案具體是這樣實(shí)現(xiàn)的
一種金屬互連層制作方法，應(yīng)用于采用低介電系數(shù)層間介質(zhì)的金屬互連層，提供具有的金屬互連層的晶片，其特征在于，該方法還包括
所述金屬互連層上依次沉積由第一低介電系數(shù)層間介質(zhì)、高介電系數(shù)層間介質(zhì)和第二低介電系數(shù)層間介質(zhì)組成的層間介質(zhì)，所述高介電系數(shù)層間介質(zhì)的介電系數(shù)大于第一和第二低介電系數(shù)層間介質(zhì)；
第一刻蝕所述第二低介電系數(shù)層間介質(zhì)、高介電系數(shù)層間介質(zhì)和第一低介電系數(shù)層間介質(zhì)形 成通孔；
第二刻蝕所述第二低介電系數(shù)層間介質(zhì)，以所述高介電系數(shù)層間介質(zhì)為刻蝕停止層，在所述第二低介電系數(shù)層間介質(zhì)中形成溝槽；
在所述溝槽和通孔中沉積擴(kuò)散阻擋層和銅籽晶層后，填充生長(zhǎng)金屬銅；
化學(xué)機(jī)械研磨所述金屬銅、擴(kuò)散阻擋層和銅籽晶直到露出所述第二低介電系數(shù)介質(zhì)層表面。
所述第一、第二低介電系數(shù)層間介質(zhì)的介電系數(shù)范圍是1. O到3. O ;所述高介電系數(shù)層間介質(zhì)的介電系數(shù)范圍是大于3. O。
所述高介電系數(shù)層間介質(zhì)是二氧化硅或氮化硅。
所述層間介質(zhì)的厚度范圍是500埃到5000埃。
所述高介電系數(shù)層間介質(zhì)的厚度范圍是所述層間介質(zhì)總厚度的二十分之一到十分之一。
所述第二刻蝕是干法刻蝕。
所述第二刻蝕的終點(diǎn)用終點(diǎn)檢測(cè)法確定。
所述第二刻蝕部分刻蝕所述高介電系數(shù)層間介質(zhì)。
由上述的技術(shù)方案可見，本發(fā)明提出的金屬互連層制作方法在形成溝槽的第二 low-k ILD下方加入高介電系數(shù)ILD，利用高介電系數(shù)ILD的晶格結(jié)構(gòu)較為緊密，密度和硬度都大于low-k ILD的性質(zhì)，在避免增加第一 low-k ILD高度并造成EM failure問題的前提下，改善了由于刻蝕和PVD過程在溝槽底部low-k ILD損傷和微型凹陷的問題。


圖1為現(xiàn)有技術(shù)中金屬互連層的剖面結(jié)構(gòu)示意圖2為本發(fā)明先刻蝕通孔的大馬士革法金屬互連層制作工藝流程圖3 圖9為本發(fā)明先刻蝕通孔的大馬士革法金屬互連層制作的剖面示意圖。
具體實(shí)施方式
為使本發(fā)明的目的、技術(shù)方案、及優(yōu)點(diǎn)更加清楚明白，以下參照附圖并舉實(shí)施例， 對(duì)本發(fā)明進(jìn)一步詳細(xì)說明。
眾所周知，現(xiàn)有的大馬士革法金屬互連層制作工藝按照通孔和溝槽的刻蝕先后順序，分為先刻蝕通孔(via first)和先刻蝕溝槽(trench first)兩種不同工藝流程。下面具體實(shí)施例一以先刻蝕通孔的大馬士革法金屬互連層制作工藝為例，對(duì)本發(fā)明提出的金屬互連層制作方法進(jìn)行詳細(xì)說明。
具體實(shí)施例一
本發(fā)明先刻蝕通孔的大馬士革法金屬互連層制作的工藝流程圖如圖2所示，下面結(jié)合圖3 圖9所示本發(fā)明先刻蝕通孔的大馬士革法金屬互連層制作的剖面示意圖每個(gè)步驟進(jìn)行詳細(xì)說明。
步驟201、圖3為本發(fā)明金屬互連層制作方法的步驟201的剖面結(jié)構(gòu)示意圖，如圖 3所不,在第一金屬互連層300之上依次沉積氮化娃層301、第一 low-k ILD 302、高介電系數(shù) ILD 303 和第三 low-k ILD 304。
圖3中，最下方的第一金屬互連層300為銅線，在此，僅以第一金屬互連層300上方制作金屬互連層為例對(duì)本發(fā)明提出的金屬互連層刻蝕方法進(jìn)行說明，所示第一金屬互連層300在實(shí)際應(yīng)用中可為任意一層金屬互連層。第一金屬互連層300上方的氮化硅層 (Si3N4) 301作為刻蝕停止層，其上方依次沉積的第一 low-k ILD 302，高介電系數(shù)ILD 303 和第二 low-k ILD304，三者共同組成層間介質(zhì)，后續(xù)步驟將在層間介質(zhì)中制作金屬互連層； 第一 low-kILD 302和第二 low-k ILD 304是介電系數(shù)小于3的材料，例如摻雜碳原子的二氧化硅或BD。
本發(fā)明中沉積的第一 low-k ILD 302、高介電系數(shù)ILD 303和第三low-klLD 304 之間的位置關(guān)系和相對(duì)厚度的說明如下第一 low-k ILD 302位于最下方，后續(xù)步驟在第一 low-k ILD 302中形成通孔和金屬互連層,第二 low-klLD 304位于最上方,后續(xù)步驟 在第二 low_k ILD 304中形成溝槽和金屬襯塾；第一 low_k ILD 302和第二 low_k ILD 304 之間是中間ILD303，中間ILD303的厚度范圍是第一 low-k ILD 302、高介電系數(shù)ILD 303 和第三low-k ILD 304三者共同組成的層間介質(zhì)總厚度的二十分之一到十分之一；層間介質(zhì)的厚度范圍是500埃到5000埃，例如500埃、2000?；?000埃；第一 low-k ILD302和第二 low-k ILD 304的介電系數(shù)范圍是1. 5到3. O之間，例如，1. 5、2. O或3.0 ;高介電系數(shù) ILD 303是氮化硅或二氧化硅，所述高介電系數(shù)ILD 303的介電系數(shù)大于3. O。
步驟202，圖4為本發(fā)明金屬互連層刻蝕方法的步驟202的剖面結(jié)構(gòu)示意圖，如圖 4所示，在第二 low-k ILD 304之上涂覆第一底部光阻層(Bottom Photoresist, BPR) 405和沉積氧化硅層406作為掩膜層，在氧化硅層406表面涂覆第一 BARC和第一光阻膠(PR)，并對(duì)第一 PR進(jìn)行曝光、顯影，從而形成第一光刻圖案407。
本步驟中在第二 low-k ILD 304上方依次形成第一 BPR 405、氧化硅層406和第一 BARC(圖中未畫出)，最后在第一 BARC上涂覆第一 PR。其中，第一 BARC用于減少在曝光過程中的光反射，在實(shí)際應(yīng)用中可以省略。所述第一 BPR 405和所述氧化硅層406作為掩膜層，共同用于在后續(xù)刻蝕過程中作為刻蝕溝槽的掩膜，傳遞第一光刻圖案407，氧化硅層 406用于保護(hù)第一 BPR 405不受到曝光和顯影過程的影響，保證第一 BPR 405的完整性；此外掩膜層并不局限于所述第一 BPR 405和所述氧化硅層406組成的結(jié)構(gòu)，還可以用金屬掩膜，例如氮化鈦，或者正娃酸乙酯(tetraethyl orthosilicate, TE0S)硬掩膜。
本步驟中的第一光刻圖案407用來定義后續(xù)步驟中形成溝槽的位置和開口寬度。
步驟203，圖5為本發(fā)明金屬互連層制作方法的步驟203的剖面結(jié)構(gòu)示意圖，如圖 5所示，以第一光刻圖案407為掩膜刻蝕依次刻蝕氧化硅層406和第一 BPR 405組成的掩膜層，將第一光刻圖案407傳遞到掩膜層,形成打開的掩膜層。
本步驟中，未被第一光刻圖案407覆蓋的氧化硅層406和第一 BPR 405部分被去除，露出部分第二 low-k ILD 304。
步驟204，圖6為本發(fā)明金屬互連層制作方法的步驟204的剖面結(jié)構(gòu)示意圖，如圖 6所示，將第一光刻圖案407剝離后涂覆第二 PR，對(duì)第二 PR進(jìn)行曝光、顯影，從而形成第二光刻圖案601。
具體來說,主要采用兩種方法剝離第一光刻圖案407也就是去除PR,第一,采用氧氣(O2)進(jìn)行干法刻蝕，氧氣與PR發(fā)生化學(xué)反應(yīng)，可將PR去除；第二，還可采用濕法去膠法， 例如，采用硫酸和雙氧水的混合溶液可將PR去除。本步驟中，涂覆的第二 PR的一部分位于掩膜層之上，第二 PR的其他部分填充在露出的第二 low-k ILD 304表面。
第二光刻圖案601用來定義后續(xù)步驟中形成通孔的開口寬度。
步驟205，圖7為本發(fā)明金屬互連層制作方法的步驟205的剖面結(jié)構(gòu)示意圖，如圖 7所示，按照第二光刻圖案601第一刻蝕層間介質(zhì)形成通孔701。
本步驟中，氮化硅層301作為刻蝕的停止層，在第一刻蝕之后，通孔701底部的氮化硅層301并沒有完全刻蝕掉，其殘 留部分會(huì)在后續(xù)步驟中去除。其中，所述第一刻蝕為干法刻蝕，第一刻蝕過程以第二光刻圖案601為掩膜依次穿透第二 low-k ILD 304，高介電系數(shù)ILD 303和第一 low-k ILD302，最終停留在氮化硅層301上。第一刻蝕完成后還有剝離殘留第二光刻圖案601的步驟，具體方法可參照步驟204中關(guān)于剝離第一光刻圖案的相關(guān)描述。
步驟206，圖8為本發(fā)明金屬互連層制作方法的步驟206的剖面結(jié)構(gòu)示意圖，如圖 8所示，將第二光刻圖案601剝離后，以被傳遞了第一光刻圖案的打開的掩膜層為掩膜，第二刻蝕第二 low-k ILD 304直到露出高介電系數(shù)ILD 303，在第二 low_k ILD 304中形成溝槽 801。
本步驟中，第二刻蝕第二 low-k ILD 304為干法刻蝕，以高介電系數(shù)ILD303為第二刻蝕的停止層，根據(jù)第二 low-k ILD 304和高節(jié)點(diǎn)系數(shù)ILD 303的材料不同，可以用用終點(diǎn)檢測(cè)法確定第二刻蝕的終點(diǎn)，此為現(xiàn)有技術(shù)，不再贅述。高介電系數(shù)ILD303位于第二 low-k ILD 304下方，在第二刻蝕第二 low-k ILD304時(shí)，由于高介電系數(shù)ILD 303相比第一 low-k ILD 302的晶格結(jié)構(gòu)更為緊密，其密度和硬度都更大，所以不容易在高介電系數(shù)ILD 303中形成損傷和微型凹陷，同時(shí)由于高介電系數(shù)ILD 303在層間介質(zhì)中的比例僅有十分之一到二十分之一，對(duì)整體層間介質(zhì)的介電系數(shù)的影響可以忽略。本步驟中，也可以在刻蝕穿透第二 low-k ILD 304的基礎(chǔ)上部分刻蝕高介電系數(shù)ILD 303，在兩者之中形成溝槽 801。
其中，第二刻蝕完成后還有去除殘留掩膜層的步驟，具體方法為現(xiàn)有技術(shù)，此不再贅述。
步驟207，在通孔701和溝槽801中沉積擴(kuò)散阻擋層后，在擴(kuò)散阻擋層之上沉積銅籽晶層。
為了防止在后續(xù)步驟中溝槽801和通孔701中所沉積的金屬銅落擴(kuò)散至第二 low-k ILD 304中，采用物理氣相沉積(PVD)工藝沉積擴(kuò)散阻擋層和銅籽晶層。
本步驟與步驟205同理，由于高介電系數(shù)ILD 303相比第一 low_k ILD302的晶格結(jié)構(gòu)更為緊密，其密度和硬度都更大，PVD的離子轟擊也不容易在高介電系數(shù)ILD 303中形成損傷和微型凹陷。
步驟208，采用化學(xué)電鍍工藝(ECP)在溝槽801和通孔701中生長(zhǎng)金屬銅。
步驟209，圖9為本發(fā)明金屬互連層制作方法的步驟209的剖面結(jié)構(gòu)示意圖，如圖 9所示，采用化學(xué)機(jī)械研磨工藝(CMP)將金屬銅、銅籽晶層和擴(kuò)散阻擋層(擴(kuò)散阻擋層和銅籽晶層在圖中未畫出)拋光至第二 low-k ILD304表面，在通孔701中形成金屬互連層901， 溝槽801中形成金屬襯墊902。
至此，本發(fā)明提出的金屬互連層制作流程結(jié)束。
由具體實(shí)施例一可見，本發(fā)明提出的金屬互連層制作方法在形成溝槽的第二 low-k ILD下方加入高介電系數(shù)ILD，利用高介電系數(shù)ILD的晶格結(jié)構(gòu)較為緊密，密度和硬度都大于low-k ILD的性質(zhì)，在避免增加第一 low-k ILD高度并造成EM failure問題的前提下，改善了由于刻蝕和PVD過程在溝槽底部low-k ILD損傷和微型凹陷的問題。
以上所述僅為本發(fā)明的較佳實(shí)施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替·換、改進(jìn)等，均應(yīng)包含在本發(fā)明保護(hù)的范圍之內(nèi)。
權(quán)利要求
1.一種金屬互連層制作方法，應(yīng)用于采用低介電系數(shù)層間介質(zhì)的金屬互連層，提供具有的金屬互連層的晶片，其特征在于，該方法還包括 所述金屬互連層上依次沉積由第一低介電系數(shù)層間介質(zhì)、高介電系數(shù)層間介質(zhì)和第二低介電系數(shù)層間介質(zhì)組成的層間介質(zhì)，所述高介電系數(shù)層間介質(zhì)的介電系數(shù)大于第一和第二低介電系數(shù)層間介質(zhì)； 第一刻蝕所述第二低介電系數(shù)層間介質(zhì)、高介電系數(shù)層間介質(zhì)和第一低介電系數(shù)層間介質(zhì)形成通孔； 第二刻蝕所述第二低介電系數(shù)層間介質(zhì)，以所述高介電系數(shù)層間介質(zhì)為刻蝕停止層，在所述第二低介電系數(shù)層間介質(zhì)中形成溝槽； 在所述溝槽和通孔中沉積擴(kuò)散阻擋層和銅籽晶層后，填充生長(zhǎng)金屬銅； 化學(xué)機(jī)械研磨所述金屬銅、擴(kuò)散阻擋層和銅籽晶直到露出所述第二低介電系數(shù)介質(zhì)層表面。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述第一、第二低介電系數(shù)層間介質(zhì)的介電系數(shù)范圍是1. O到3. O ;所述高介電系數(shù)層間介質(zhì)的介電系數(shù)范圍是大于3. O。
3.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述高介電系數(shù)層間介質(zhì)是二氧化硅或氮化硅。
4.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述層間介質(zhì)的厚度范圍是500埃到5000 埃。
5.根據(jù)權(quán)利要求1或4所述的方法，其特征在于，所述高介電系數(shù)層間介質(zhì)的厚度范圍是所述層間介質(zhì)總厚度的二十分之一到十分之一。
6.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述第二刻蝕是干法刻蝕。
7.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述第二刻蝕的終點(diǎn)用終點(diǎn)檢測(cè)法確定。
8.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述第二刻蝕部分刻蝕所述高介電系數(shù)層間介質(zhì)。
全文摘要
本發(fā)明提供了一種金屬互連層制作方法，該方法在形成溝槽的第二low-k ILD下方加入高介電系數(shù)ILD，利用高介電系數(shù)ILD的晶格結(jié)構(gòu)較為緊密，密度和硬度都大于low-k ILD的性質(zhì)，在避免增加第一low-k ILD高度并造成EM failure問題的前提下，改善了由于刻蝕和PVD過程在溝槽底部low-k ILD損傷和微型凹陷的問題。
文檔編號(hào)H01L21/321GK103000568SQ20111027387
公開日2013年3月27日 申請(qǐng)日期2011年9月15日 優(yōu)先權(quán)日2011年9月15日
發(fā)明者張海洋, 周俊卿 申請(qǐng)人:中芯國(guó)際集成電路制造(上海)有限公司