專利名稱：一種低寄生電容的雙向scr靜電放電保護(hù)結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于電子技術(shù)領(lǐng)域，涉及半導(dǎo)體集成電路芯片的ESD保護(hù)電路設(shè)計(jì)技術(shù)，尤其涉及一種SCR結(jié)構(gòu)的ESD保護(hù)電路結(jié)構(gòu)。
背景技術(shù)：
ESD是直接接觸或靜電場(chǎng)感應(yīng)引起的兩個(gè)不同靜電勢(shì)的物體之間靜電荷的傳輸。當(dāng)ESD現(xiàn)象發(fā)生時(shí),會(huì)產(chǎn)生一個(gè)上升時(shí)間很短(約IOOps IOns)、峰值電流很大的電流脈沖，并會(huì)伴隨幾百微焦耳能量。當(dāng)ESD脈沖出現(xiàn)在集成電路(Integrated Circuit,簡稱IC)產(chǎn)品的輸入輸出端(Input and Output,簡稱I/O)時(shí),造成內(nèi)部電路的柵氧化層擊穿或pn結(jié)熱擊穿，最終導(dǎo)致集成電路產(chǎn)品的失效。通常柵氧化層的擊穿電壓要低于Pn結(jié)的熱擊 穿電壓，所以CMOS集成電路越來越薄的柵氧化層已成為整個(gè)芯片中最容易發(fā)生ESD損傷的區(qū)域。對(duì)ESD損傷的防護(hù)手段可以分為兩個(gè)方面一方面是外部因素，即改善器件和電路的生產(chǎn)、工作、存儲(chǔ)環(huán)境和規(guī)范；另一方面是內(nèi)部因素，即提高片內(nèi)ESD保護(hù)電路的性能，這方面也是目前提高集成電路抗ESD性能的主要手段。在ESD防護(hù)設(shè)計(jì)中，二極管、三極管、MOS管和SCR通常提供ESD保護(hù)電路中關(guān)鍵的ESD電流泄放路徑，其中SCR結(jié)構(gòu)具有很小的維持電壓，很小的導(dǎo)通內(nèi)阻，因此SCR結(jié)構(gòu)的ESD保護(hù)電路具有很強(qiáng)的ESD電流泄放能力，也就是SCR結(jié)構(gòu)的ESD保護(hù)電路，單位面積的ESD防護(hù)效率很高。射頻信號(hào)的頻率很高，對(duì)ESD保護(hù)電路的寄生電容很敏感，過大的ESD保護(hù)電路的寄生電容不僅會(huì)降低射頻電路的性能，還可能誤觸發(fā)ESD保護(hù)電路，因此SCR結(jié)構(gòu)的ESD保護(hù)電路脫穎而出，在提供很好的ESD保護(hù)的同時(shí)它的寄生電容也能滿足射頻信號(hào)的要求。圖I所示是一種變形的SCR結(jié)構(gòu),稱為低觸發(fā)的SCR(Low-Voltage Trigger SCR,LVTSCR)，圖2是它的等效電路圖。陽極(30) —般連接信號(hào)端口，陰極(31) —般連接被保護(hù)集成電路的地線，在正向ESD脈沖下，LVTSCR器件中的第二 N+注入?yún)^(qū)(26)、第三N+注入?yún)^(qū)(27)和第二 P+注入?yún)^(qū)(29)組成的NMOS的源漏區(qū)會(huì)發(fā)生擊穿，觸發(fā)橫向的NPN晶體管(NW/PW/N+)，進(jìn)而觸發(fā)垂直方向的PNP晶體管(P+/NW/P_sub)，這兩個(gè)晶體管形成正反饋，提供一條低阻通路，泄放ESD電流。在負(fù)向ESD脈沖下，SCR器件利用寄生的NW/P-sub 二極管泄放ESD電流。但是如果陽極(30)的信號(hào)為負(fù)壓，就會(huì)形成陽極(30)到陰極(31)的倒灌，影響被保護(hù)集成電路的正常工作。如果陽極(30)的信號(hào)頻率很高，LVTSCR保護(hù)器件的寄生電容較大，可能會(huì)誤觸發(fā)ESD保護(hù)電路，不便應(yīng)用于射頻電路，另一方面，LVTSCR的觸發(fā)電壓不對(duì)稱，難以應(yīng)用于混合電壓接口電路的ESD防護(hù)。

發(fā)明內(nèi)容
通過本發(fā)明的實(shí)施方式可以解決上述提到的問題，本發(fā)明中，公開了一種低寄生電容的雙向SCR靜電放電保護(hù)結(jié)構(gòu)，該靜電放電保護(hù)結(jié)構(gòu)包括了一種基于CMOS工藝的NPNPN型雙向SCR器件，該雙向SCR器件連接于射頻信號(hào)端口和地之間，能夠?qū)π盘?hào)端口提供對(duì)稱的、可調(diào)的、低觸發(fā)電壓的ESD防護(hù)，并且可以接收負(fù)壓信號(hào)。調(diào)節(jié)NMOS的器件類型和寬度能夠得到合適的觸發(fā)電壓，該雙向SCR器件的ESD防護(hù)能力取決于它的長度。如圖3，圖4所示，所述SCR包括P型襯底⑴內(nèi)設(shè)有深N阱(2)，深N阱⑵上設(shè)有P阱，P阱包括對(duì)稱的第一 P阱(5a)和第二 P阱(5b)，第三P阱(7)和第四P阱(8)，其中第一 P講(5a)和第二 P講(5b)位于外側(cè),第三P講(7)和第四P講⑶位于內(nèi)側(cè),P講側(cè)面注有與P阱結(jié)深相同的N阱，其中第一 P阱(5a)和第三P阱(7)間是第一 N阱(6a)，第二 P阱(5b)和第四P阱⑶間是第二 N阱(6b)，第三P阱(7)和第四P阱⑶間是第三N阱(6c)，為了隔離P型襯底⑴和深N阱⑵內(nèi)的P阱，在P型襯底⑴和深N阱⑵間設(shè)置環(huán)形N阱(4)，環(huán)形N阱(4)外側(cè)設(shè)有環(huán)形P阱(3);第三P阱(7)內(nèi)設(shè)有第一 P+注入?yún)^(qū)(11)、第一 N+注入?yún)^(qū)(13)和第二 N+注入?yún)^(qū)(15)，第一 N+注入?yún)^(qū)(13)和第二 N+注入?yún)^(qū)(15)之間的第三P阱(7)上方具有第一多晶硅區(qū)(17)，第一多晶硅區(qū)(17)和第三P阱⑵之間具有絕緣層，其中第二 N+注入?yún)^(qū)(15) 位于內(nèi)側(cè)，第一 N+注入?yún)^(qū)(13)位于外側(cè)，第一 P+注入?yún)^(qū)(11)位于第一 N+注入?yún)^(qū)(13)的夕卜側(cè)，第二 N+注入?yún)^(qū)(15)位于第三P阱(7)頂部和第三N阱(6c)頂部相連接的區(qū)域；第四P阱⑶內(nèi)設(shè)有第二 P+注入?yún)^(qū)(12)、第三N+注入?yún)^(qū)(14)和第四N+注入?yún)^(qū)(16)，第三N+注入?yún)^(qū)(14)和第四N+注入?yún)^(qū)(16)之間的第四P阱⑶上方具有第二多晶硅區(qū)(18)，第二多晶硅區(qū)(18)和第四P阱⑶之間具有絕緣層，其中第四N+注入?yún)^(qū)(16)位于內(nèi)偵牝第三N+注入?yún)^(qū)(14)位于外側(cè)，第二 P+注入?yún)^(qū)(12)位于第三N+注入?yún)^(qū)(14)的外側(cè)，其中第四N+注入?yún)^(qū)(16)位于第四P阱⑶頂部和第三N阱(6c)頂部相連接的區(qū)域；環(huán)形N阱
(4)頂部設(shè)有第五N+注入?yún)^(qū)(10)，第五N+注入?yún)^(qū)(10)通過金屬和芯片中的高電位相連；第一 P+注入?yún)^(qū)(11)、第一 N+注入?yún)^(qū)(13)和第一多晶硅區(qū)(17)通過金屬導(dǎo)線與被保護(hù)的集成電路芯片的端口(19)相連；第二 P+注入?yún)^(qū)(12)、第三N+注入?yún)^(qū)(14)和第二多晶硅區(qū)(18)通過金屬導(dǎo)線與被保護(hù)的集成電路芯片的地線(20)相連；環(huán)形P阱(3)頂部和環(huán)形N阱(4)頂部相連的區(qū)域，第一 P+注入?yún)^(qū)(11)和第五N+注入?yún)^(qū)(10)之間，第二 N+注入?yún)^(qū)(15)和第四N+注入?yún)^(qū)(16)之間，第二 P+注入?yún)^(qū)(12)和第五N+注入?yún)^(qū)(10)之間覆蓋淺槽隔離層。上述技術(shù)方案還可以有一些變形方案如圖5所示，在圖3的基礎(chǔ)上，去掉第二 N+注入?yún)^(qū)(15)和第四N+注入?yún)^(qū)(16)之間的STI，連接第二 N+注入?yún)^(qū)(15)和第四N+注入?yún)^(qū)(16)形成新的N+注入?yún)^(qū)(33)。上述方案中，所述一種低寄生電容的雙向SCR靜電放電保護(hù)結(jié)構(gòu)，提供PS模式(I/O管腳接受正向ESD脈沖，地管腳接地)和NS模式(I/O管腳接受負(fù)向ESD脈沖，地管腳接地)的ESD防護(hù)。本發(fā)明提供的一種低寄生電容的雙向SCR靜電放電保護(hù)結(jié)構(gòu)具有以下特點(diǎn)使用雙向SCR器件的靜電放電保護(hù)結(jié)構(gòu)，寄生電容比常規(guī)LVTSCR的小50%，對(duì)電路的影響很小，適合于射頻電路。使用雙向SCR具有較低的，對(duì)稱的，并且可調(diào)的觸發(fā)電壓，適合于低壓電路，能有效的保護(hù)集成電路的內(nèi)部電路。因?yàn)殡p向SCR使用深N阱，因此可以接收負(fù)壓信號(hào)，適合于有負(fù)壓信號(hào)的集成電路。


圖I為常規(guī)LVTSCR ESD保護(hù)電路結(jié)構(gòu)的剖面示意圖。圖2為常規(guī)LVTSCR ESD保護(hù)電路結(jié)構(gòu)的等效電路圖。圖3為本發(fā)明提供的第一種雙向SCR ESD保護(hù)電路結(jié)構(gòu)的剖面示意圖。圖4為本發(fā)明提供的第一種雙向SCR ESD保護(hù)電路結(jié)構(gòu)的等效電路圖。
圖5為本發(fā)明提供的第二種雙向SCR ESD保護(hù)電路結(jié)構(gòu)的剖面示意圖。
具體實(shí)施例方式一種低寄生電容的雙向SCR靜電放電保護(hù)結(jié)構(gòu)，如圖3所示，包括兩個(gè)對(duì)稱的在深N阱上的NMOS管，由于這兩個(gè)NMOS管的漏區(qū)通過N阱相連，形成對(duì)稱的SCR結(jié)構(gòu)，所述對(duì)稱的SCR保護(hù)結(jié)構(gòu)與它們保護(hù)的集成電路集成在同一芯片上。如圖3，圖4所示，雙向SCR器件包括P型襯底(I)，P型襯底⑴內(nèi)設(shè)有深N阱
(2)，深N阱⑵上設(shè)有P阱，P阱包括對(duì)稱的第一 P阱(5a)和第二 P阱(5b)，第三P阱(7)和第四P阱(8)，其中第一 P阱(5a)和第二 P阱(5b)位于外側(cè)，第三P阱⑵和第四P阱
(8)位于內(nèi)側(cè)，P阱側(cè)面注有與P阱結(jié)深相同的N講，其中第一 P阱(5a)和第三P阱⑵間是第一 N阱(6a)，第二 P阱(5b)和第四P阱⑶間是第二 N阱(6b)，第三P阱⑵和第四P阱⑶間是第三N阱(6c)，為了隔離P型襯底⑴和深N阱⑵內(nèi)的P阱，在P型襯底(I)和深N阱⑵間設(shè)置環(huán)形N阱(4)，環(huán)形N阱(4)外側(cè)設(shè)有環(huán)形P阱(3);第三P阱(7)內(nèi)設(shè)有第一 P+注入?yún)^(qū)(11)、第一 N+注入?yún)^(qū)(13)和第二 N+注入?yún)^(qū)
(15)，第一 N+注入?yún)^(qū)(13)和第二 N+注入?yún)^(qū)(15)之間的第三P阱(7)上方具有第一多晶硅區(qū)(17)，第一多晶硅區(qū)(17)和第三P阱⑵之間具有絕緣層，其中第二 N+注入?yún)^(qū)(15)位于內(nèi)側(cè)，第一 N+注入?yún)^(qū)(13)位于外側(cè)，第一 P+注入?yún)^(qū)(11)位于第一 N+注入?yún)^(qū)(13)的外側(cè)，第二 N+注入?yún)^(qū)(15)位于第三P阱(7)頂部和第三N阱(6c)頂部相連接的區(qū)域；第四P阱⑶內(nèi)設(shè)有第二 P+注入?yún)^(qū)(12)、第三N+注入?yún)^(qū)(14)和第四N+注入?yún)^(qū)(16)，第三N+注入?yún)^(qū)(14)和第四N+注入?yún)^(qū)(16)之間的第四P阱(8)上方具有第二多晶硅區(qū)(18)，第二多晶硅區(qū)(18)和第四P阱⑶之間具有絕緣層，其中第四N+注入?yún)^(qū)(16)位于內(nèi)偵牝第三N+注入?yún)^(qū)(14)位于外側(cè)，第二 P+注入?yún)^(qū)(12)位于第三N+注入?yún)^(qū)(14)的外側(cè)，其中第四N+注入?yún)^(qū)(16)位于第四P阱⑶頂部和第三N阱(6c)頂部相連接的區(qū)域；環(huán)形N阱
(4)頂部設(shè)有第五N+注入?yún)^(qū)(10)，第五N+注入?yún)^(qū)(10)通過金屬和芯片中的高電位相連；第一 P+注入?yún)^(qū)(11)、第一 N+注入?yún)^(qū)(13)和第一多晶硅區(qū)(17)通過金屬導(dǎo)線與被保護(hù)的集成電路芯片的端口(19)相連；第二 P+注入?yún)^(qū)(12)、第三N+注入?yún)^(qū)(14)和第二多晶硅區(qū)(18)通過金屬導(dǎo)線與被保護(hù)的集成電路芯片的地線(20)相連；環(huán)形P阱(3)頂部和環(huán)形N阱(4)頂部相連的區(qū)域，第一 P+注入?yún)^(qū)(11)和第五N+注入?yún)^(qū)(10)之間，第二 N+注入?yún)^(qū)(15)和第四N+注入?yún)^(qū)(16)之間，第二 P+注入?yún)^(qū)(12)和第五N+注入?yún)^(qū)(10)之間覆蓋淺槽隔離層。如圖5所示，在圖3的基礎(chǔ)上，去掉第二 N+注入?yún)^(qū)(15)和第四N+注入?yún)^(qū)(16)之間的STI，連接第二 N+注入?yún)^(qū)(15)和第四N+注入?yún)^(qū)(16)形成新的N+注入?yún)^(qū)(33)。上述方案中，所述一種低寄生電容的雙向SCR靜電放電保護(hù)結(jié)構(gòu)，提供PS模式和NS模式的ESD防護(hù)。以圖3所示的技術(shù)方案為例說明本發(fā)明提供的低寄生電容的雙向SCR靜電放電保護(hù)結(jié)構(gòu)的工作原理(圖5所示的實(shí)施方式2和圖3所示的實(shí)施方式I的工作原理基本一樣)。SCRl由第一 N+注入?yún)^(qū)(13)，第三P阱(7)，第三N阱(6c)和第二 P+注入?yún)^(qū)(12)組成，SCR2由第三N+注入?yún)^(qū)(14)，第四P阱(8)，第三N阱(6c)和第一 P+注入?yún)^(qū)(11)組成。當(dāng)被保護(hù)的集成電路芯片的端口(19)出現(xiàn)正向ESD脈沖時(shí)，第三N+注入?yún)^(qū)(14)和第四N+注入?yún)^(qū)(16)之間發(fā)生擊穿，導(dǎo)致第四P阱⑶電位提高，垂直方向的NPN(N+/PW/NW)開啟，垂直方向的NPN的發(fā)射極向第三N阱(6c)發(fā)射電子，導(dǎo)致橫向PNP(PW/NW/PW)開啟，開啟后的PNP又向第四P阱(8)注入空穴，形成正反饋，最終形成端口 19到端口 20的低阻 通路，利用SCR2泄放端口 19出現(xiàn)的正的ESD電荷。雙向SCR ESD保護(hù)器件是完全對(duì)稱的，當(dāng)端口 20出現(xiàn)正向ESD脈沖時(shí)，第一 N+注入?yún)^(qū)(13)和第二 N+注入?yún)^(qū)(15)之間發(fā)生擊穿，導(dǎo)致第三P阱(7)電位提高，垂直方向的NPN(N+/PW/NW)開啟，垂直方向的NPN的發(fā)射極向第三N阱(6c)發(fā)射電子，導(dǎo)致橫向PNP(Pff/NW/Pff)開啟，開啟后的PNP又向第三P阱(7)注入空穴，形成正反饋，最終形成端口20到端口 19的低阻通路，利用SCRl泄放端口 20出現(xiàn)的正的ESD電荷。綜上所述，本發(fā)明提供的一種低寄生電容的雙向SCR靜電放電保護(hù)結(jié)構(gòu)，由于在深N阱上實(shí)現(xiàn)，可以接收負(fù)壓信號(hào)，ESD能力很好，在寄生電容小于等于IOOfF時(shí)，依然可以達(dá)到HBM 2kV的ESD防護(hù)能力，調(diào)節(jié)多晶硅的寬度和絕緣層的厚度可以調(diào)整觸發(fā)電壓，本發(fā)明適合于低壓射頻接口電路的ESD防護(hù)應(yīng)用。
權(quán)利要求
1.一種雙向SCR靜電放電保護(hù)結(jié)構(gòu)，對(duì)集成電路芯片提供ESD保護(hù)，其特征在于雙向SCR靜電放電保護(hù)結(jié)構(gòu)包括雙向SCR器件，其中，所述雙向SCR器件包括P型襯底(1)，P型襯底(I)內(nèi)設(shè)有深N阱(2)，深N阱(2)上設(shè)有P阱，P阱包括對(duì)稱的第一 P阱(5a)和第二P阱(5b)，第三P阱(7)和第四P阱(8)，其中第一 P阱(5a)和第二 P阱(5b)位于外側(cè)，第三P阱⑵和第四P阱⑶位于內(nèi)側(cè)，P阱側(cè)面注有與P阱結(jié)深相同的N阱，其中第一 P阱(5a)和第三P阱(7)間是第一 N阱(6a)，第二 P阱(5b)和第四P阱⑶間是第二 N阱(6b)，第三P阱(7)和第四P阱⑶間是第三N阱(6c)，為了隔離P型襯底(I)和深N阱(2)內(nèi)的P阱，在P型襯底⑴和深N阱⑵間設(shè)置環(huán)形N阱(4)，環(huán)形N阱(4)外側(cè)設(shè)有環(huán)形P阱⑶； 第三P阱⑵內(nèi)設(shè)有第一 P+注入?yún)^(qū)(11)、第一 N+注入?yún)^(qū)(13)和第二 N+注入?yún)^(qū)(15)，第一 N+注入?yún)^(qū)(13)和第二 N+注入?yún)^(qū)(15)之間的第三P阱(7)上方具有第一多晶硅區(qū)(17)，第一多晶硅區(qū)(17)和第三P阱⑵之間具有絕緣層，其中第二N+注入?yún)^(qū)(15)位于內(nèi)偵牝第一 N+注入?yún)^(qū)(13)位于外側(cè)，第一 P+注入?yún)^(qū)(11)位于第一 N+注入?yún)^(qū)(13)的外側(cè)，第二 N+注入?yún)^(qū)(15)位于第三P阱(7)頂部和第三N阱(6c)頂部相連接的區(qū)域；第四P阱(8)內(nèi)設(shè)有第二 P+注入?yún)^(qū)(12)、第三N+注入?yún)^(qū)(14)和第四N+注入?yún)^(qū)(16)，第三N+注入?yún)^(qū)(14)和第四N+注入?yún)^(qū)(16)之間的第四P阱⑶上方具有第二多晶硅區(qū)(18)，第二多晶硅區(qū)(18)和第四P阱⑶之間具有絕緣層，其中第四N+注入?yún)^(qū)(16)位于內(nèi)側(cè)，第三N+注入?yún)^(qū)(14)位于外側(cè)，第二 P+注入?yún)^(qū)(12)位于第三N+注入?yún)^(qū)(14)的外側(cè)，其中第四N+注入?yún)^(qū)(16)位于第四P阱(8)頂部和第三N阱(6c)頂部相連接的區(qū)域；環(huán)形N阱(4)頂部設(shè)有第五N+注入?yún)^(qū)(10)，第五N+注入?yún)^(qū)(10)通過金屬和芯片中的高電位相連； 第一 P+注入?yún)^(qū)(11)、第一 N+注入?yún)^(qū)(13)和第一多晶硅區(qū)(17)通過金屬導(dǎo)線與被保護(hù)的集成電路芯片的端口(19)相連； 第二 P+注入?yún)^(qū)(12)、第三N+注入?yún)^(qū)(14)和第二多晶硅區(qū)(18)通過金屬導(dǎo)線與被保護(hù)的集成電路芯片的地線(20)相連； 環(huán)形P阱⑶頂部和環(huán)形N阱(4)頂部相連的區(qū)域，第一 P+注入?yún)^(qū)(11)和第五N+注入?yún)^(qū)(10)之間，第二 N+注入?yún)^(qū)(15)和第四N+注入?yún)^(qū)(16)之間，第二 P+注入?yún)^(qū)(12)和第五N+注入?yún)^(qū)(10)之間覆蓋淺槽隔離層。
2.根據(jù)權(quán)利要求I所述的雙向SCR靜電放電保護(hù)結(jié)構(gòu)，其特征在于第一多晶硅區(qū)(17)和第二多晶硅區(qū)(18)的寬度根據(jù)觸發(fā)電壓的需要進(jìn)行調(diào)節(jié)。
3.根據(jù)權(quán)利要求I所述的雙向SCR靜電放電保護(hù)結(jié)構(gòu)，其特征在于第一多晶硅區(qū)(17)和第三P阱⑵之間的絕緣層，以及第二多晶硅區(qū)(18)和第四P阱⑶之間的絕緣層厚度根據(jù)觸發(fā)電壓的需要進(jìn)行調(diào)節(jié)。
4.根據(jù)權(quán)利要求I所述的雙向SCR靜電放電保護(hù)結(jié)構(gòu)，其特征在于第三P阱⑵和第四P阱(8)位于深N阱(2)之上，被保護(hù)的集成電路芯片的端口(19)能夠接收負(fù)壓信號(hào)。
5.根據(jù)權(quán)利要求I所述的雙向SCR靜電放電保護(hù)結(jié)構(gòu)，其特征在于去掉第二N+注入?yún)^(qū)(15)和第四N+注入?yún)^(qū)(16)之間的淺槽隔離層，連接第二 N+注入?yún)^(qū)(15)和第四N+注入?yún)^(qū)(16)形成新的N+注入?yún)^(qū)(33)。
全文摘要
本專利公開了一種基于SCR(Silicon Controlled Rectifier)的靜電放電(Electrostatic Discharge，ESD)保護(hù)結(jié)構(gòu)，這種ESD保護(hù)結(jié)構(gòu)保護(hù)電子電路免受ESD損壞。該ESD保護(hù)結(jié)構(gòu)包括一種NPNPN形式的雙向SCR器件，此雙向SCR器件包括兩個(gè)對(duì)稱的NMOS管，這兩個(gè)NMOS的漏區(qū)通過N阱相連接，這兩個(gè)NMOS管分別形成于被深N阱隔離出的P阱中，其中一個(gè)NMOS的柵、源區(qū)和襯底連接被保護(hù)的電子電路的一端，另外一個(gè)NMOS的柵、源區(qū)和襯底連接被保護(hù)的電子電路的另外一端，這兩個(gè)NMOS管和連接它們漏區(qū)的N阱形成NPNPN形式的雙向SCR，提供這兩端之間的ESD防護(hù)。
文檔編號(hào)H01L29/06GK102956632SQ201110255639
公開日2013年3月6日 申請(qǐng)日期2011年8月31日 優(yōu)先權(quán)日2011年8月31日
發(fā)明者孫磊, 張穎, 潘亮, 沈紅偉 申請(qǐng)人:北京中電華大電子設(shè)計(jì)有限責(zé)任公司