專利名稱：薄膜晶體管陣列基板及其制造方法
技術領域：
本發(fā)明的示范性實施例涉及一種能夠減少由于氧化物半導體圖案的退化引起的器件退化的薄膜晶體管陣列基板及其制造方法。
背景技術：
液晶顯示器(IXD)是最廣泛使用的平板顯示器(FPD)之一。IXD可以包括其上形成電極的兩個基板以及插設在這兩個基板之間的液晶層。電壓可以施加到電極以改變液晶層的液晶分子的取向從而控制被LCD透射的光的量。通常，IXD可以包括用于控制像素的薄膜晶體管(TFT)。TFT可以包括施加有開關信號的柵極電極、施加有數(shù)據(jù)電壓的源極電極以及用于輸出數(shù)據(jù)電壓的漏極電極，從而形成具有三個端子的開關元件。TFT可以包括形成在柵極電極與源極電極之間以及柵極電極與漏極電極之間的有源層。包括在TFT中的有源層可以通常由非晶硅層形成。由于對具有大顯示尺寸的高性能器件的增大的需求，正在研究在TFT中使用氧化物半導體。如果使用氧化物半導體制造TFT，則TFT的退化會由于氧化物半導體層在蝕刻和沉積工藝期間的退化而發(fā)生。因此，需要能夠減少由于氧化物半導體層的退化而引起TFT 退化的結(jié)構和方法。

發(fā)明內(nèi)容
本發(fā)明的示范性實施例提供一種能夠減少由氧化物半導體圖案的退化引起的器件退化的薄膜晶體管陣列基板。本發(fā)明的示范性實施例還提供能夠減少由氧化物半導體圖案的退化引起的器件退化的薄膜晶體管陣列基板的制造方法。本發(fā)明的其它特征將在以下的描述中闡述，并將部分地從該描述而顯然，或者可以通過實踐本發(fā)明而習知。本發(fā)明的示范性實施例提供一種薄膜晶體管陣列基板，其包括柵極電極、柵極絕緣膜、氧化物半導體圖案、抗蝕刻圖案、源極電極和漏極電極。柵極電極設置在基板上。柵極絕緣膜設置在基板上。氧化物半導體圖案設置在柵極絕緣膜上。抗蝕刻圖案設置在氧化物半導體圖案上。源極電極和漏極電極設置在抗蝕刻圖案上。氧化物半導體圖案包括邊緣部分，該邊緣部分包括導電區(qū)域和不導電區(qū)域。本發(fā)明的示范性實施例還提供一種薄膜晶體管陣列基板，其包括柵極電極、柵極絕緣膜、氧化物半導體圖案、抗蝕刻圖案、鈍化膜和柱狀間隔物。柵極電極設置在基板上。 柵極絕緣膜設置在基板上。氧化物半導體圖案設置在柵極絕緣膜上?？刮g刻圖案設置在氧化物半導體圖案上。鈍化膜設置在抗蝕刻圖案上。柱狀間隔物穿過鈍化膜和柵極絕緣膜形成。柱狀間隔物包括第一側(cè)壁和第二側(cè)壁，第一側(cè)壁與鈍化膜、抗蝕刻圖案、氧化物半導體圖案和柵極絕緣膜接觸，第二側(cè)壁與鈍化膜和柵極絕緣膜接觸。本發(fā)明的示范性實施例提供一種制造薄膜晶體管陣列基板的方法，該方法包括在包括柵極電極的基板上依次形成柵極絕緣膜、氧化物半導體層和抗蝕刻膜；通過圖案化抗蝕刻膜形成初始抗蝕刻圖案；以及在氧化物半導體層和初始抗蝕刻圖案上形成源極電極和與源極電極間隔開的漏極電極。該方法還包括通過使用初始抗蝕刻圖案、源極電極和漏極電極作為掩模來圖案化氧化物半導體層而形成初始氧化物半導體圖案；在初始抗蝕刻圖案、源極電極和漏極電極上形成鈍化膜；以及形成穿過鈍化膜的至少一個柱狀間隔物開口。 形成至少一個柱狀間隔物開口包括通過蝕刻初始抗蝕刻圖案的一部分以及初始氧化物半導體圖案的交疊初始抗蝕刻圖案的一部分的區(qū)域，形成抗蝕刻圖案和氧化物半導體圖案。將理解，以上概括的描述和以下具體的描述是示范性和解釋性的，旨在提供對所要求保護的本發(fā)明的進一步解釋。


附圖被包括以提供對本發(fā)明進一步的理解，包括在本說明書中并構成本說明書的一部分，附圖示出了本發(fā)明的示范性實施例，并與描述一起用于解釋本發(fā)明的原理。圖IA示出根據(jù)本發(fā)明示范性實施例的薄膜晶體管陣列基板的布局圖。圖IB是根據(jù)本發(fā)明示范性實施例的圖IA中的圓X的放大圖。圖2A示出根據(jù)本發(fā)明示范性實施例的沿圖IB的線A-A’和B_B’截取的截面圖。圖2B是根據(jù)本發(fā)明示范性實施例的圖2A中的圓Y的放大圖。圖3是根據(jù)本發(fā)明示范性實施例的沿圖IB的線C-C’截取的截面圖。圖4、圖5、圖6和圖7示出截面圖，其示出根據(jù)本發(fā)明示范性實施例的制造薄膜晶體管陣列基板的方法的順序步驟。圖8示出根據(jù)本發(fā)明示范性實施例的薄膜晶體管陣列基板的截面圖。圖9A示出根據(jù)本發(fā)明示范性實施例的薄膜晶體管陣列基板的布局圖。圖9B示出根據(jù)本發(fā)明示范性實施例的沿圖9A的線A-A’和B_B’截取的截面圖。圖IOA示出根據(jù)本發(fā)明示范性實施例的薄膜晶體管陣列基板的布局圖。圖IOB是根據(jù)本發(fā)明示范性實施例的圖IOA中的圓Y的放大圖。圖11示出根據(jù)本發(fā)明示范性實施例的薄膜晶體管陣列基板的布局圖。圖12A示出根據(jù)本發(fā)明示范性實施例的薄膜晶體管陣列基板的布局圖。圖12B是根據(jù)本發(fā)明示范性實施例的圖12A中的圓Z的放大圖。圖12C是根據(jù)本發(fā)明示范性實施例的沿圖12B的線C_C’截取的截面圖。
具體實施例方式通過參照以下對示范性實施例的詳細描述和附圖，本發(fā)明的示范性實施例的優(yōu)點和特征以及實現(xiàn)其的方法可以更容易地理解。然而，本發(fā)明可以以多種不同的形式實施，而不應被解釋為限于這里闡述的示范性實施例。而是，提供這些示范性實施例使得本公開透徹和完整，并將本發(fā)明的范圍充分傳達給本領域技術人員。在附圖中，為了清晰，層和區(qū)域的尺寸及相對尺寸可以被夸大。將理解，當稱一個元件或一層在另一元件或?qū)印吧稀睍r，該元件或?qū)涌梢灾苯釉诹硪辉驅(qū)由?，或者還可以存在插入的元件或?qū)?。相反，當稱一個元件“直接在”另一元件或?qū)由蠒r，不存在插入的元件或?qū)印Ｈ绱颂幩玫?，術語“和/或”包括一個或多個所列相關項目的任何及所有組合。為便于描述這里可以使用諸如“在...之下”、“在...下面”、“下(lower)”、 “在...之上”、“上(upper)”等空間相對性術語以描述如附圖所示的一個元件或特征與另一個(些)元件或特征之間的關系。將理解，空間相對性術語旨在包括除附圖所示取向之外器件在使用或操作中的不同取向。在整個說明書始終，附圖中相似的附圖標記指代相似的元件。在下文，將參照圖1A、圖1B、圖2A、圖2B和圖3來描述根據(jù)本發(fā)明示范性實施例的薄膜晶體管陣列基板1。圖IA示出根據(jù)本發(fā)明示范性實施例的薄膜晶體管陣列基板的布局圖。圖IB是圖IA中的圓X的放大圖。圖2A示出沿圖IB的線A-A’和B-B’截取的截面圖。圖2B是圖2A中的圓Y的放大圖。圖3是沿圖IB的線C-C’截取的截面圖。參照圖1A、圖1B、圖2A、圖2B和圖3，柵極布線22和M可以傳輸柵極信號并可以形成在絕緣基板10上。絕緣基板10可以由包括例如玻璃(諸如鈉鈣玻璃和硼硅酸鹽玻璃)或塑料的任何適當?shù)牟牧闲纬?。柵極布線22和M可以包括在水平方向上延伸的柵極線22以及薄膜晶體管的柵極電極M。柵極電極M可以連接到柵極線22并形成為突出的形狀。柵極電極M可以包括柵極電極開口 26。柱狀間隔物94可以布置在柵極電極開口 26中，這將在以下更詳細地描述。存儲布線28和四可以供應存儲電壓并可以形成在絕緣基板10上。存儲布線28 和四可以包括橫跨像素區(qū)域形成的存儲線觀以及從存儲線觀分支的存儲電極四。存儲線觀可以平行于柵極線22延伸，存儲電極四可以平行于數(shù)據(jù)線62延伸。存儲電極四可以形成為沿數(shù)據(jù)線62的矩形環(huán)形(見圖1A)。例如，開口區(qū)域可以形成在存儲電極四的中央部分中使得數(shù)據(jù)線62位于該開口區(qū)域中。存儲電極四的環(huán)部可以至少部分交疊像素電極80，從而形成存儲電容器以提高像素的電荷存儲容量。此外，存儲電極四可以用作能夠防止像素電極80與數(shù)據(jù)線62之間的耦合的阻擋電極。存儲電極四和存儲線觀的形狀和布置不限于附圖中示出的那些，可以以各種方式修改。例如，如果由像素電極80與柵極線22的交疊產(chǎn)生的存儲電容是足夠的，則可以不形成存儲電極四和存儲線28。柵極絕緣膜30可以形成在絕緣基板10以及柵極布線22和M上。柵極絕緣膜 30可以由任何適當?shù)牟牧闲纬桑ɡ绻柩趸?SiOx)、硅氮化物(SiNx)、硅氮氧化物 (SiON)等，但本發(fā)明不限于此。氧化物半導體圖案42可以形成在柵極絕緣膜30上。氧化物半導體圖案42可以形成薄膜晶體管的溝道區(qū)域。溝道區(qū)域可以由于氧化物半導體圖案42交疊柵極電極而形成。氧化物半導體圖案42可以形成為與數(shù)據(jù)線62和抗蝕刻圖案52交疊，這將在以下更詳細地描述。如圖2A所示，抗蝕刻圖案52的側(cè)壁可以與鈍化膜70的側(cè)壁和氧化物半導體圖案 42的側(cè)壁豎直地布置。例如，鈍化膜70、抗蝕刻圖案52和氧化物半導體圖案42的側(cè)壁可以沿柱狀間隔物92和94的一個側(cè)壁豎直地布置，這將在以下更詳細地描述。此外，如圖2B所示，氧化物半導體圖案42的一部分可以從抗蝕刻圖案52向內(nèi)形成。例如，氧化物半導體圖案42的側(cè)壁可以形成在離抗蝕刻圖案52的側(cè)壁距離D處。因而，抗蝕刻圖案52的側(cè)壁可以從氧化物半導體圖案42的側(cè)壁突出距離D。盡管鈍化膜70可以形成在抗蝕刻圖案52的突出部分下面，但是在一些情形下，空的空間會由于底切而存在于抗蝕刻圖案52的突出部分下面。如果氧化物半導體圖案42通過濕法蝕刻形成，則底切會在抗蝕刻圖案52下面產(chǎn)生。氧化物半導體圖案42可以包含任何適當?shù)牟牧?，包括例如具有化學式AxBxOx 或AxBxCxOx的化合物，其中χ大于零；A、B和C不同；0為氧。在一些情形下，A可以是鋅 (Zn)或鎘(Cd) ；B可以是鎵(Ga)、錫(Sn)或銦(In) ；C可以是SuCcUfeu In、鉭(Ta)或鉿 (Hf)。氧化物半導體圖案 42 可以包括 haiOJnfeiOJnSnO、SiSnO、(kiSnO、(;aaiO、(;aaiSnO、 &Jnai0、Hnnai0、TahSn0、Zn0和其任意組合中的至少一種。這樣的氧化物半導體具有包括電荷有效遷移率的優(yōu)良的半導體特性，該電荷有效遷移率為氫化非晶硅的電荷有效遷移率的約2倍至約100倍。氧化物半導體圖案42可以具有非晶相、晶體相、或者非晶相和晶體相的混合相。參照圖IB和圖2A，氧化物半導體圖案42可以包括位于源極電極65與漏極電極 66之間的邊緣部分42Ec和42En。邊緣部分42Ec和42En可以包括至少一個導電區(qū)42Ec 和至少一個不導電區(qū)42En。邊緣部分42Ec和42En可以是位于源極電極65與漏極電極66 之間且沿氧化物半導體圖案42的側(cè)壁設置的區(qū)域。例如，如圖IB所示，從氧化物半導體圖案42的邊緣到沿氧化物半導體圖案42的邊緣定義的虛擬邊緣線EL的區(qū)域可以定義為氧化物半導體圖案42的邊緣區(qū)域42Ec和42En。如上所述，氧化物半導體圖案42的邊緣部分可以包括至少一個不導電區(qū)42En和至少一個導電區(qū)42Ec。薄膜晶體管陣列基板1可以構造為具有鄰近源極電極65的導電區(qū) 42Ec、鄰近漏極電極66的導電區(qū)42Ec以及在這兩個導電區(qū)42Ec之間的不導電區(qū)42En。該構造在邊緣部分相對于源極電極65和漏極電極66的上部和下部中相同。如圖IB和圖3所示，氧化物半導體圖案42可以包括導電區(qū)42Ec (在第三區(qū)域111 中)的在源極電極65和漏極電極66與柱狀間隔物92和94之間的邊緣部分。氧化物半導體圖案42可以包括不導電區(qū)42En (在第四區(qū)域IV中)的鄰近柱狀間隔物92和94的邊緣部分。初始氧化物半導體圖案42a(見圖幻的邊緣部分將在以下更詳細地描述，其可以由于在形成鈍化膜70的工藝中的損傷而具有導電性。如圖IA和圖IB所示，用于形成柱狀間隔物92和94的柱狀間隔物開口 93和95 中的陰影區(qū)域可以是其中初始抗蝕刻圖案5 和初始氧化物半導體圖案4 交疊柱狀間隔物開口 93和95的區(qū)域。初始氧化物半導體圖案42a的邊緣部分中的導電部分可以與該陰影部分交疊。該陰影部分可以在形成柱狀間隔物開口 93和95的工藝中去除。因而，鄰近柱狀間隔物92和94的第四區(qū)域IV的氧化物半導體圖案42可以包括不導電區(qū)42En的邊緣部分。如上所述，至少氧化物半導體圖案42的邊緣部分的不與柱狀間隔物92和94接觸的部分可以是導電區(qū)42Ec，至少氧化物半導體圖案42的邊緣部分的與柱狀間隔物92和94 接觸或相鄰的部分可以是不導電區(qū)42En。由于氧化物半導體圖案42的邊緣部分的一部分可以包括不導電區(qū)42En，所以源極電極65不會沿著氧化物半導體圖案42的邊緣部分電連接到漏極電極66，即使氧化物半導體圖案42的邊緣部分的其余區(qū)域可以是導電區(qū)42Ec。
抗蝕刻圖案52可以形成在氧化物半導體圖案42上。如圖3所示，薄膜晶體管陣列基板1可以包括其中抗蝕刻圖案52與柵極電極M交疊的第一區(qū)域I和其中抗蝕刻圖案 52不與柵極電極M交疊的第二區(qū)域II。第二區(qū)域II可以由一個或多個第二區(qū)域形成，至少一個第二區(qū)域可以形成在柵極電極開口 26中。如圖IA和圖IB所示，第二區(qū)域II可以對應于抗蝕刻圖案52的從柵極電極M的末端突出的部分以及抗蝕刻圖案52的延伸到柵極電極開口沈的內(nèi)側(cè)的部分，該柵極電極M從柵極線22延伸?？刮g刻圖案52可以具有任何適當?shù)某叽绾?或形狀。在一些情形下，抗蝕刻圖案 52可以具有第一寬度Wl和小于第一寬度Wl的第二寬度W2，并可以形成為T形。例如，布置在柵極電極開口 26中的第二區(qū)域II的抗蝕刻圖案52可以具有第二寬度W2，布置在柵極電極開口沈外側(cè)的抗蝕刻圖案52可以具有第一寬度W1。如圖2A和圖3所示，第二區(qū)域II的抗蝕刻圖案52的側(cè)壁的至少一部分可以和氧化物半導體圖案42的側(cè)壁豎直地布置。圖IB中示出的陰影區(qū)域可以是初始氧化物半導體圖案4 和初始抗蝕刻圖案5 在用于形成柱狀間隔物開口 93和95的蝕刻工藝中被去除的部分區(qū)域。例如，初始氧化物半導體圖案4 和初始抗蝕刻圖案52a的與定義為柱狀間隔物開口 93和95的區(qū)域交疊的部分在蝕刻工藝中被去除，使得抗蝕刻圖案52的側(cè)壁和氧化物半導體圖案42的側(cè)壁可以垂直地布置。在一些情形下，如圖2B所示，第一區(qū)域I的抗蝕刻圖案52的側(cè)壁的一部分可以從氧化物半導體圖案42的側(cè)壁突出。初始抗蝕刻圖案52a的側(cè)壁可以由于氧化物半導體層的蝕刻工藝而從初始氧化物半導體圖案42a的側(cè)壁突出預定距離D，氧化物半導體層的蝕刻工藝將在下面更詳細地描述。然而，不同于第二區(qū)域II，第一區(qū)域I的抗蝕刻圖案52可以不包括與柱狀間隔物開口 93和95交疊的區(qū)域。因而，即使在氧化物半導體層的蝕刻工藝之后，第一區(qū)域I的抗蝕刻圖案52的側(cè)壁可以保持從氧化物半導體圖案42的側(cè)壁突出?？刮g刻圖案52可以包括從由SiOx和SiNx組成的組中選出的任何材料，其中Si 為硅，N為氮，χ為大于0的數(shù)字。由于氧化物半導體圖案42以及數(shù)據(jù)布線62、65和66可以使用單個蝕刻掩模來圖案化，所以氧化物半導體圖案42可以被圖案化為與數(shù)據(jù)布線62、65和66基本相同的形狀， 除了在薄膜晶體管的溝道區(qū)域中之外。數(shù)據(jù)布線62、65和66可以形成在柵極絕緣膜30、氧化物半導體圖案42和抗蝕刻圖案52上。數(shù)據(jù)布線62、65和66可以包括豎直形成以交叉柵極線22的數(shù)據(jù)線62，從而定義像素。數(shù)據(jù)布線62、65和66還可以包括源極電極65，從數(shù)據(jù)線62分支以延伸到氧化物半導體圖案42的上部；和漏極電極66，與源極電極65分離并形成在氧化物半導體圖案 42和抗蝕刻圖案52上以面對柵極電極M周圍的源極電極65或薄膜晶體管的溝道區(qū)域。抗蝕刻圖案52的至少一部分可以暴露在源極電極65與漏極電極66之間。氧化物半導體圖案42可以布置在抗蝕刻圖案52、源極電極65和漏極電極66下面。數(shù)據(jù)布線62、65和66可以與氧化物半導體圖案42直接接觸并可以由形成歐姆接觸的材料形成。如果數(shù)據(jù)布線62、65和66由具有比氧化物半導體圖案42的材料的功函數(shù)小的功函數(shù)的材料形成，則歐姆接觸可以形成在數(shù)據(jù)布線62、65和66與氧化物半導體圖案 42之間。
鈍化膜70可以形成在數(shù)據(jù)布線62、65和66以及抗蝕刻圖案52上。鈍化膜70可以由任何合適的材料形成，包括例如硅氧化物(SiOx)、硅氮化物(SiNx)、硅氮氧化物(SiON) 等，但不限于此。此外，接觸孔75以及柱狀間隔物92和94可以形成在鈍化膜70中。接觸孔75可以形成為穿過鈍化膜70，漏極電極66可以經(jīng)由接觸孔75電連接到像素電極80。像素電極80可以由任何合適的材料形成，包括例如諸如銦錫氧化物(ITO)或銦鋅氧化物(IZO)的透明導體或者諸如鋁的反射導體，但像素電極80不限于此。柱狀間隔物92和94可以形成為穿過鈍化膜70和柵極絕緣膜30。每個柱狀間隔物92和94可以包括第一和第二側(cè)壁。柱狀間隔物92和94的第一側(cè)壁可以與抗蝕刻圖案 52、氧化物半導體圖案42和柵極絕緣膜30接觸，第二側(cè)壁可以與鈍化膜70和柵極絕緣膜 30接觸。鈍化膜70、抗蝕刻圖案52和柵極絕緣膜30的側(cè)壁可以沿柱狀間隔物92和94的側(cè)壁豎直地布置。此外，每個柱狀間隔物92和94可以包括上部區(qū)域和下部區(qū)域。柱狀間隔物92和 94的上部區(qū)域可以形成為第一和第二側(cè)壁之間的距離比柱狀間隔物92和94的下部區(qū)域中第一和第二側(cè)壁之間的距離大。特別地，柱狀間隔物92和94的上部區(qū)域的第一側(cè)壁可以與鈍化膜70、抗蝕刻圖案52和氧化物半導體圖案42接觸，柱狀間隔物92和94的下部區(qū)域的第一側(cè)壁可以與柵極絕緣膜30接觸。柱狀間隔物92和94的上部區(qū)域的第二側(cè)壁可以與鈍化膜70接觸，柱狀間隔物92和94的下部區(qū)域的第二側(cè)壁可以與柵極絕緣膜30接觸。 此夕卜，在一些情形下，柱狀間隔物92和94的上部區(qū)域(以及柱狀間隔物開口 93和95的上部區(qū)域)可以不與柵極電極M交疊。如圖2A和圖3所示，柱狀間隔物92和94可以與鈍化膜70的一部分交疊。特別地，柱狀間隔物92和94可以與形成在第二區(qū)域II中的鈍化膜70的至少一部分交疊。參照圖IB和圖2A，柱狀間隔物92和94可以交疊形成在鈍化膜70和柵極絕緣膜30中的柱狀間隔物開口 93和95，并延伸到鈍化膜70的上表面。如圖IB的布局圖所示，柱狀間隔物92 和94可以形成為包括柱狀間隔物開口 93和95 (由虛線指示)。因而，柱狀間隔物92和94 可以與鈍化膜70的定義為柱狀間隔物開口 93和95的部分交疊。柱狀間隔物92和94可以由一個或多個柱狀間隔物形成。至少一個柱狀間隔物可以形成在柵極電極開口沈中。如圖IA和圖IB所示，柱狀間隔物92和94可以包括柱狀間隔物92，其與抗蝕刻圖案52的從柵極電極M的末端突出的部分接觸，其中柵極電極M 從柵極線22延伸；以及柱狀間隔物94，其與抗蝕刻圖案52的延伸到柵極電極開口沈的內(nèi)側(cè)的部分接觸。通常，柱狀間隔物92和94可以由任何合適的材料形成，包括例如透明有機材料或遮光材料。當數(shù)據(jù)電壓施加到像素電極80(其靠近面對薄膜晶體管陣列基板的上基板的公共電極(未示出))時，電場可以產(chǎn)生并可以排列像素電極80與公共電極之間的液晶層的液晶分子。在下文，將參照圖1A、圖1B、圖2A、圖2B、圖3、圖4、圖5、圖6和圖7來詳細描述根據(jù)本發(fā)明示范性實施例的制造薄膜晶體管陣列基板1的方法。圖4、圖5、圖6和圖7示出截面圖，其示出根據(jù)本發(fā)明示范性實施例制造薄膜晶體管陣列基板1的方法的順序步驟。首先，柵極電極M可以形成在絕緣基板10上。然后，柵極絕緣膜30、氧化物半導體層40和抗蝕刻膜可以依次沉積在具有形成在其上的柵極電極M的絕緣基板10上?？刮g刻膜可以被圖案化以形成初始抗蝕刻圖案52a。盡管沒有在附圖中示出，但是柵極線22、 存儲線觀和存儲電極四可以通過使用相同的掩模工藝與柵極電極M同時地形成。如上所述，絕緣基板10可以由任何各種合適的材料形成，例如包括諸如鈉鈣玻璃和硼硅酸鹽玻璃的玻璃，或者塑料。為了形成柵極布線22和M，用于柵極線的導電膜可以通過使用濺射方法形成在絕緣基板10上。如果絕緣基板10為具有低熱阻的鈉鈣玻璃，則可以使用低溫濺射方法。通常，可以使用任何合適的技術來形成柵極布線22和M。接著，用于柵極線的導電膜可以通過濕法蝕刻或干法蝕刻圖案化以形成柵極布線 22和M。如果使用濕法蝕刻，則可以使用諸如例如磷酸、硝酸和醋酸的蝕刻溶液。如果使用干法蝕刻，可以使用諸如例如氯(Cl2)和三氯化硼(BCl3)的基于氯的蝕刻氣體。此外，柵極線22可以形成為使得柵極電極M包括穿過柵極電極M形成的柵極電極開口 26。之后，柵極絕緣膜30可以使用任何合適的方法形成在絕緣基板10和柵極布線22 和M上，包括例如等離子體增強化學氣相沉積(PECVD)、反應濺射等。柵極絕緣膜30可以形成在絕緣基板10的至少一部分上或者在一些情形下形成在絕緣基板10的整個表面上。氧化物半導體材料可以通過使用包括例如濺射方法的任何合適的方法形成在柵極絕緣膜30上，從而導致氧化物半導體層40的形成?？刮g刻膜可以通過使用包括例如化學氣相沉積(CVD)的任何適當?shù)姆椒ㄐ纬稍谘趸锇雽w層40的至少部分上或者在一些情形下形成在氧化物半導體層40的整個表面上?？刮g刻膜可以由任何合適的材料制成，包括例如硅氧化物膜或硅氮化物膜，但不限于此。此外，抗蝕刻膜可以使用包括例如干法蝕刻的任何合適的方法圖案化，以形成初始抗蝕刻圖案Ma。接著，參照圖4和圖5，源極電極65和漏極電極66可以形成在氧化物半導體層40 和初始抗蝕刻圖案5 上。氧化物半導體層40可以通過使用初始抗蝕刻圖案52a、源極電極65和漏極電極66作為掩模圖案化以形成初始氧化物半導體圖案42a。特別地，用于數(shù)據(jù)布線的導電層可以形成在氧化物半導體層40和初始抗蝕刻圖案5 上。氧化物半導體層40和用于數(shù)據(jù)布線的導電層可以使用例如濕法蝕刻同時地或依次地蝕刻以形成數(shù)據(jù)布線62、65和66以及初始氧化物半導體圖案42a。氧化物半導體層 40可以通過使用初始抗蝕刻圖案52a、源極電極65和漏極電極66作為掩模來圖案化。如果氧化物半導體層40通過濕法蝕刻來蝕刻，則由于使用的蝕刻溶液而可能產(chǎn)生底切。因而，如圖2B所示，氧化物半導體圖案42的一部分可以從抗蝕刻圖案52向內(nèi)形成。換句話說，氧化物半導體圖案42的側(cè)壁可以形成在離抗蝕刻圖案52的側(cè)壁的預定距離D處，抗蝕刻圖案52的側(cè)壁可以從氧化物半導體圖案42的側(cè)壁突出預定距離D，如圖2B 所示。源極電極65和漏極電極66可以形成在柵極電極M的兩側(cè)并可以彼此分離。抗蝕刻圖案52可以暴露在源極電極65與漏極電極66分離的區(qū)域中。接著，參照圖6，鈍化膜70可以形成在初始抗蝕刻圖案52a、源極電極65和漏極電極66上。第二區(qū)域II (見圖幻的初始抗蝕刻圖案52a的至少一部分可以被蝕刻以形成抗蝕刻圖案52。
鈍化膜70可以通過使用任何合適的方法形成，包括例如PECVD或反應濺射。此外， 鈍化膜70可以是任何適當?shù)牟牧?，包括例如硅氧化物膜或硅氮化物膜。初始氧化物半導體圖案42a的邊緣部分(也就是，初始氧化物半導體圖案42a的與鈍化膜70接觸的區(qū)域)可以在沉積鈍化膜70的工藝期間暴露到等離子體氣體等。初始抗蝕刻圖案5 可以設置在初始氧化物半導體圖案4 上以保護初始氧化物半導體圖案 42a的上表面不暴露到等離子體氣體等。初始氧化物半導體圖案42a的下表面可以被柵極絕緣膜30保護。然而，初始氧化物半導體圖案42a以及初始氧化物半導體圖案4 相對于數(shù)據(jù)布線62、65和66布置的側(cè)壁可以暴露到等離子體氣體等。因而，初始氧化物半導體圖案42a的邊緣部分，特別是暴露到鈍化膜70的區(qū)域，可以在沉積工藝期間損壞以提供導電性。接著，用于形成柱狀間隔物開口 93和95的掩模圖案200可以形成在鈍化膜70上， 鈍化膜70可以通過使用掩模圖案200作為掩模來圖案化。例如，可以使用光刻工藝來形成柱狀間隔物開口 93和95以及暴露漏極電極66的一部分的接觸孔75。如上所述，第一區(qū)域I可以包括與柵極電極M交疊的初始抗蝕刻圖案52a。在第二區(qū)域II中，初始抗蝕刻圖案5 不與柵極電極M交疊。如圖6所示，鈍化膜70的與第二區(qū)域II的初始抗蝕刻圖案5 的至少一部分(由虛線指示的部分)交疊的區(qū)域和初始抗蝕刻圖案52a的至少一部分(由虛線指示的部分) 可以同時或依次蝕刻以形成抗蝕刻圖案52。第二區(qū)域II的初始抗蝕刻圖案52a的至少一部分(由虛線指示的部分)可以比初始氧化物半導體圖案4 更早地蝕刻。例如，當鈍化膜70被圖案化時，具有與鈍化膜70 相似的蝕刻選擇性的初始抗蝕刻圖案52a的一部分可以被同時去除。例如，如果初始抗蝕刻圖案5 和鈍化膜70都由硅氧化物形成，則鈍化膜70和初始抗蝕刻圖案5 可以被同時去除。如果初始抗蝕刻圖案5 和鈍化膜70由不同的材料形成，則鈍化膜70和初始抗蝕刻圖案5 可以通過使用掩模圖案200依次去除。形成在鈍化膜70上的掩模圖案200可以定義為使得柱狀間隔物開口 93與初始抗蝕刻圖案5 和初始氧化物半導體圖案4 兩者的部分交疊。具體地，掩模圖案200可以暴露柱狀間隔物開口 93的交疊區(qū)域以及初始氧化物半導體圖案42a的具有導電性的邊緣部分的至少一部分(其屬于第二區(qū)域II)。由于被掩模圖案200暴露的區(qū)域被去除以形成柱狀間隔物開口 93，所以氧化物半導體圖案42的邊緣部分的一部分可以是不導電的。因而，可以防止源極電極65沿著氧化物半導體圖案42的邊緣部分而電連接到漏極電極66。此外，當鈍化膜70被圖案化時，鈍化膜70和柵極絕緣膜30可以被同時或依次去除。例如，從抗蝕刻圖案52突出的初始氧化物半導體圖案4 可以用作蝕刻掩模。因而， 每個柱狀間隔物開口 93和95的下部區(qū)域的與柵極絕緣膜30接觸的側(cè)壁可以至少部分地通過初始氧化物半導體圖案42a的側(cè)壁來定義。因而，柱狀間隔物開口 93和95的至少一個可以包括具有第一寬度的上部區(qū)域和具有小于第一寬度的第二寬度的下部區(qū)域。柵極絕緣膜30可以被蝕刻使得每個柱狀間隔物開口 93和95的下部區(qū)域的側(cè)壁和初始氧化物半導體圖案4 豎直地布置。在一些情形下，初始氧化物半導體圖案4 可以具有不同于鈍化膜70、初始抗蝕刻圖案5 和柵極絕緣膜30的蝕刻選擇性。因而，初始氧化物半導體圖案4 可以保持為從抗蝕刻圖案52突出。接著，參照圖7，氧化物半導體圖案42可以通過蝕刻初始氧化物半導體圖案4 的與第二區(qū)域II的初始抗蝕刻圖案52a的至少一部分(由圖6中的虛線指示的部分)交疊的區(qū)域而形成。具體地，在形成抗蝕刻圖案52之后，用于像素電極的導電膜(其部分地連接到數(shù)據(jù)布線62、65和66)可以形成在鈍化膜70上。用于像素電極的導電膜可以是任何適當?shù)牟牧?，包括例如諸如銦錫氧化物(ITO)或銦鋅氧化物(IZO)的透明導體或者諸如鋁的反射導體。用于像素電極的導電膜可以經(jīng)由接觸孔75連接到漏極電極66。像素電極80可以通過蝕刻用于像素電極的導電膜形成。氧化物半導體圖案42可以通過使用用于形成像素電極80的掩模圖案蝕刻初始氧化物半導體圖案42a的從抗蝕刻圖案52突出的部分而形成。在一些情形下，如果像素電極80和初始氧化物半導體圖案4 具有相似的蝕刻選擇性，則用于像素電極80的導電膜和初始氧化物半導體圖案4 可以被同時去除。在一些情形下，如果像素電極80和初始氧化物半導體圖案4 具有不同的蝕刻選擇性，則用于像素電極80的導電膜和初始氧化物半導體圖案4 可以被依次蝕刻。因而，可以形成包括具有不同寬度的上部區(qū)域和下部區(qū)域的柱狀間隔物開口 93 和95。如上所述，形成柱狀間隔物開口 93和95的至少一個可以包括通過蝕刻初始抗蝕刻圖案5 的一部分和初始氧化物半導體圖案4 的與部分初始抗蝕刻圖案5 交疊的區(qū)域而形成抗蝕刻圖案52和氧化物半導體圖案42。再參照圖2A，柱狀間隔物92和94的至少一個可以通過將材料埋入在柱狀間隔物開口 93和95的至少一個中而形成。柱狀間隔物92和94的材料可以是任何適當?shù)牟牧希?包括例如透明有機材料或遮光材料。盡管已經(jīng)描述了柵極電極M設置在氧化物半導體層42下面的底柵結(jié)構，但是本發(fā)明的示范性實施例不限于此，柵極電極設置在氧化物半導體層上的頂柵結(jié)構可以類似地實施以減少由于氧化物半導體層的退化引起的TFT的退化。在下文，將參照圖8詳細描述根據(jù)本發(fā)明示范性實施例的薄膜晶體管陣列基板2。 圖8示出薄膜晶體管陣列基板2的截面圖。薄膜晶體管陣列基板2與上述薄膜晶體管陣列基板1的不同在于，薄膜晶體管陣列基板2具有陣列上濾色器(COA)結(jié)構，其中濾色器71R 和7IG代替鈍化膜70 (見圖2A)形成。與上述薄膜晶體管陣列基板1相同或基本相同的部件用相同的附圖標記指代，將省略對其的詳細描述。如圖8所示，濾色器71R和71G或有機膜可以代替鈍化膜形成。盡管濾色器71R 和71G或有機膜可以形成在柵極絕緣膜30、抗蝕刻圖案52、源極電極65和漏極電極66上， 但是仍然可以防止源極電極65沿氧化物半導體圖案42的邊緣部分電連接到漏極電極66。在下文，將參照圖9A和圖9B來詳細描述根據(jù)本發(fā)明示范性實施例的薄膜晶體管陣列基板3。圖9A示出薄膜晶體管陣列基板3的布局圖，圖9B是沿圖9A的線A-A’和B-B’ 截取的截面圖。薄膜晶體管陣列基板3與上述薄膜晶體管陣列基板1的不同在于，絕緣膜72可以代替柱狀間隔物使用并可以埋入在柱狀間隔物開口 93和97中。與上述薄膜晶體管陣列基板1相同或基本相同的部件用相同的附圖標記指代，將省略對其的詳細描述。附圖標記93和97指示柱狀間隔物“開口”，因為柱狀間隔物沒有埋入在其中。如圖9A和圖9B所示，氧化物半導體圖案42和抗蝕刻圖案52的側(cè)面可以形成為與開口 93和97接觸。由開口 93和97定義的區(qū)域可以與初始氧化物半導體圖案4 和初始抗蝕刻圖案52a的區(qū)域交疊，在交疊區(qū)域中的圖案可以從開口 93和97去除。因而，氧化物半導體圖案42的邊緣部分可以包括導電區(qū)域42Ec和不導電區(qū)域42En。由于之前已經(jīng)描述了包括導電區(qū)域42Ec和不導電區(qū)域42En的邊緣部分，所以將省略其重復描述。開口 93和97可以用絕緣膜72填充。盡管鈍化膜70和絕緣膜72在圖9B中示出為不同的層，但是本發(fā)明的示范性實施例不限于此。例如，鈍化膜70和絕緣膜72可以合并成單個層。例如，鈍化膜70和絕緣膜72可以由相同的材料形成，從而提供單層的膜。通常， 可以使用鈍化膜70和絕緣膜72的各種變形和組合。在下文，將詳細描述根據(jù)本發(fā)明示范性實施例的薄膜晶體管陣列基板4。圖IOA示出薄膜晶體管陣列基板4的布局圖，圖IOB是圖IOA中的圓Y的放大圖。薄膜晶體管陣列基板4與上述薄膜晶體管陣列基板1的不同在于，抗蝕刻圖案M 可以具有十字(+)圖案。與上述薄膜晶體管陣列基板1相同或基本相同的部件用相同的附圖標記指代，將省略對其的詳細描述。參照圖IOA和圖10B，第一區(qū)域I的抗蝕刻圖案M可以具有第一寬度W1，第二區(qū)域II的抗蝕刻圖案M可以具有第二寬度W2和第三寬度W3。第一寬度Wl可以大于第二寬度W2和第三寬度W3。第二區(qū)域II中的抗蝕刻圖案54(其從自柵極線22延伸的柵極電極M的末端突出)的第三寬度W3可以小于第一區(qū)域I中的抗蝕刻圖案M的第一寬度W1。因而，可以減少被柱狀間隔物94和96占據(jù)的面積。因此，如果柱狀間隔物94和96由遮光材料形成，則可以改善開口率，這是有利的。制造薄膜晶體管陣列基板4的方法可以與上文描述的制造薄膜晶體管陣列基板1 的方法基本相同，除了初始抗蝕刻圖案5 通過圖案化抗蝕刻膜M而形成之外。例如，由柱狀間隔物開口 97和95定義的區(qū)域可以與初始氧化物半導體圖案和初始抗蝕刻圖案兩者的區(qū)域交疊，在交疊區(qū)域中的圖案可以通過形成柱狀間隔物開口 97和95去除。因而，氧化物半導體圖案44的邊緣部分可以包括導電區(qū)域44Ec和不導電區(qū)域44En。此外，薄膜晶體管陣列基板4的抗蝕刻膜的圖案化可以不同于薄膜晶體管陣列基板1的抗蝕刻膜的圖案化， 不同在于掩模圖案的形狀可以為十字圖案。在下文，將參照圖11詳細描述根據(jù)本發(fā)明示范性實施例的薄膜晶體管陣列基板 5。圖11示出薄膜晶體管陣列基板5的布局圖。薄膜晶體管陣列基板5與上述薄膜晶體管陣列基板1的不同在于，柱狀間隔物92 埋入在柱狀間隔物93和97的至少一個中。換句話說，絕緣材料，而不是柱狀間隔物92，可以埋入在至少一個或多個柱狀間隔物開口 93和97中。例如，柱狀間隔物開口 93和97中的任意一個可以用柱狀間隔物92填充，而柱狀間隔物開口 93和97中的另一個可以用絕緣材料而不是柱狀間隔物92填充。薄膜晶體管陣列基板5可以包括兩個柱狀間隔物開口 93和97。一個柱狀間隔物開口 93可以用柱狀間隔物92填充。盡管在圖11中示出兩個柱狀間隔物開口 93和97，但是可以形成兩個或更多柱狀間隔物開口，并且柱狀間隔物93可以部分地埋入在兩個或更多柱狀間隔物開口 93和97中。這里“部分地埋入”可以指柱狀間隔物92埋入在柱狀間隔物開口 93和97的一些開口中。另一些開口可以用如上所述的絕緣材料填充。此外，如圖11所示，抗蝕刻圖案56可以形成為具有單一寬度而沒有寬度上的變化。例如，抗蝕刻圖案56可以形成為矩形形狀。在下文，將參照圖12A、圖12B和圖12C來詳細描述根據(jù)本發(fā)明示范性實施例的薄膜晶體管陣列基板6。圖12A示出薄膜晶體管陣列基板6的布局圖，圖12B是圖12A中的圓 Z的放大圖。圖12C是沿圖12B的線C-C’截取的截面圖。薄膜晶體管陣列基板6與上述薄膜晶體管陣列基板1的不同在于，沒有開口形成在柵極電極M中。薄膜晶體管陣列基板6可以包括柵極電極對，柱狀間隔物開口 93和95可以不形成在柵極電極M中。柱狀間隔物開口 93和95可以形成為與抗蝕刻圖案52和氧化物半導體圖案42的側(cè)壁接觸。此外，如圖12C所示，柱狀間隔物開口 95可以形成為穿過抗蝕刻圖案52和氧化物半導體圖案42，而不穿過柵極電極M。然而，在一些情形下，柱狀間隔物開口 95可以穿過柵極絕緣膜30。當形成柱狀間隔物開口 95時，至少柵極絕緣膜30的對應于柱狀間隔物開口 95的部分可以通過使用例如狹縫掩模等而保留。因而，柵極電極M可以設置在柵極絕緣膜30 下面，從而防止柵極電極M被直接暴露。薄膜晶體管陣列基板6的柱狀間隔物開口 93和95的至少一個可以用絕緣材料而不是柱狀間隔物94填充，如上所述。通常，柱狀間隔物開口 93和95可以用柱狀間隔物92 或絕緣材料填充。對于本領域技術人員將是明顯的，可以在本發(fā)明中進行各種變形和變化而不背離本發(fā)明的精神或范圍。因此，本發(fā)明旨在涵蓋本發(fā)明的變形和變化，只要它們落在權利要求書及其等同物的范圍內(nèi)。本申請要求于2010年8月11日提交的韓國專利申請No. 10-2010-0077300的優(yōu)先權和權益，其全部內(nèi)容通過引用結(jié)合于此用于各種目的，如同在這里充分闡述。
權利要求
1.一種薄膜晶體管陣列基板，包括 柵極電極，設置在基板上；柵極絕緣膜，設置在所述基板上； 氧化物半導體圖案，設置在所述柵極絕緣膜上； 抗蝕刻圖案，設置在所述氧化物半導體圖案上；以及源極電極和漏極電極，設置在所述抗蝕刻圖案上， 其中所述氧化物半導體圖案包括邊緣部分，并且其中所述邊緣部分包括導電區(qū)域和不導電區(qū)域。
2.如權利要求1所述的薄膜晶體管陣列基板，還包括鈍化膜，設置在所述抗蝕刻圖案、所述源極電極和所述漏極電極上；和柱狀間隔物，穿過所述柵極絕緣膜形成， 其中所述柱狀間隔物交疊所述不導電區(qū)域的至少一部分。
3.如權利要求2所述的薄膜晶體管陣列基板，其中所述柱狀間隔物包括第一側(cè)壁，與所述鈍化膜、所述抗蝕刻圖案、所述氧化物半導體圖案和所述柵極絕緣膜接觸；和第二側(cè)壁，與所述鈍化膜和所述柵極絕緣膜接觸。
4.如權利要求1所述的薄膜晶體管陣列基板，其中所述導電區(qū)域的所述抗蝕刻圖案的側(cè)壁的一部分形成為從所述氧化物半導體圖案的側(cè)壁突出，所述不導電區(qū)域的抗蝕刻圖案的側(cè)壁的至少一部分和所述氧化物半導體圖案的側(cè)壁豎直地布置。
5.如權利要求2所述的薄膜晶體管陣列基板，其中所述不導電區(qū)域包括第一不導電區(qū)域和第二不導電區(qū)域， 所述柱狀間隔物包括第一柱狀間隔物和第二柱狀間隔物， 所述柵極電極包括柵極電極開口，并且所述不導電區(qū)域的至少一個和所述柱狀間隔物的至少一個形成在所述柵極電極開口中。
6.如權利要求5所述的薄膜晶體管陣列基板，其中設置在沒有布置于所述柵極電極開口內(nèi)的第一不導電區(qū)域上的所述抗蝕刻圖案具有第一寬度，設置在布置于所述柵極電極開口內(nèi)的所述第二不導電區(qū)域上的抗蝕刻圖案具有小于所述第一寬度的第二寬度。
7.如權利要求1所述的薄膜晶體管陣列基板，其中所述抗蝕刻圖案包括 第一區(qū)域，其中所述抗蝕刻圖案交疊所述柵極電極；第二區(qū)域，其中所述抗蝕刻圖案不交疊所述柵極電極，其中所述抗蝕刻圖案的所述第一區(qū)域具有第一寬度，所述抗蝕刻圖案的所述第二區(qū)域具有小于所述第一寬度的第二寬度。
8.一種薄膜晶體管陣列基板，包括 柵極電極，設置在基板上；柵極絕緣膜，設置在所述基板上； 氧化物半導體圖案，設置在所述柵極絕緣膜上； 抗蝕刻圖案，設置在所述氧化物半導體圖案上； 鈍化膜，設置在所述抗蝕刻圖案上；以及柱狀間隔物，穿過所述鈍化膜和所述柵極絕緣膜形成，其中所述柱狀間隔物包括第一側(cè)壁和第二側(cè)壁，所述第一側(cè)壁與所述鈍化膜、所述抗蝕刻圖案、所述氧化物半導體圖案和所述柵極絕緣膜接觸，所述第二側(cè)壁與所述鈍化膜和所述柵極絕緣膜接觸。
9.如權利要求8所述的薄膜晶體管陣列基板，其中所述氧化物半導體圖案包括沿所述氧化物半導體圖案的邊緣的邊緣部分，所述邊緣部分包括導電區(qū)域和不導電區(qū)域。
10.如權利要求9所述的薄膜晶體管陣列基板，其中所述導電區(qū)域包括與所述柱狀間隔物接觸的區(qū)域。
11.如權利要求8所述的薄膜晶體管陣列基板，其中所述鈍化膜、所述抗蝕刻圖案和所述氧化物半導體圖案沿所述柱狀間隔物的所述第一側(cè)壁豎直地布置。
12.如權利要求8所述的薄膜晶體管陣列基板，其中所述柱狀間隔物包括上部區(qū)域和下部區(qū)域，并且其中所述上部區(qū)域中所述第一側(cè)壁與所述第二側(cè)壁之間的距離大于所述下部區(qū)域中所述第一側(cè)壁與所述第二側(cè)壁之間的距離。
13.如權利要求12所述的薄膜晶體管陣列基板，其中所述柱狀間隔物的所述上部區(qū)域不與所述柵極電極交疊。
14.如權利要求8所述的薄膜晶體管陣列基板，其中所述柱狀間隔物交疊所述鈍化膜的至少一部分。
15.如權利要求8所述的薄膜晶體管陣列基板，其中所述柱狀間隔物包括透明有機材料或遮光材料。
16.如權利要求8所述的薄膜晶體管陣列基板，其中所述抗蝕刻圖案包括第一區(qū)域和第二區(qū)域，在所述第一區(qū)域中所述抗蝕刻圖案交疊所述柵極電極，在所述第二區(qū)域中所述抗蝕刻圖案不與所述柵極電極交疊。
17.—種制造薄膜晶體管陣列基板的方法，包括在包括柵極電極的基板上依次形成柵極絕緣膜、氧化物半導體層和抗蝕刻膜； 通過圖案化所述抗蝕刻膜形成初始抗蝕刻圖案；在所述氧化物半導體層和所述初始抗蝕刻圖案上形成源極電極和與所述源極電極間隔開的漏極電極；通過使用所述初始抗蝕刻圖案、所述源極電極和所述漏極電極作為掩模來圖案化所述氧化物半導體層，形成初始氧化物半導體圖案；在所述初始抗蝕刻圖案、所述源極電極和所述漏極電極上形成鈍化膜；以及形成穿過所述鈍化膜的至少一個柱狀間隔物開口， 其中形成至少一個柱狀間隔物開口包括 通過蝕刻所述初始抗蝕刻圖案的一部分以及所述初始氧化物半導體圖案的交疊所述初始抗蝕刻圖案的所述部分的區(qū)域，形成抗蝕刻圖案和氧化物半導體圖案。
18.如權利要求17所述的方法，其中所述氧化物半導體圖案包括位于所述源極電極與所述漏極電極之間的邊緣部分，并且其中形成所述氧化物半導體圖案包括形成所述氧化物半導體圖案使得所述邊緣部分包括導電區(qū)域和不導電區(qū)域。
19.如權利要求17所述的方法，其中所述初始抗蝕刻圖案包括與所述柵極電極交疊的第一區(qū)域和不與所述柵極電極交疊的第二區(qū)域，并且其中形成所述抗蝕刻圖案包括同時或依次蝕刻所述鈍化膜的與所述第二區(qū)域的所述初始抗蝕刻圖案的至少一部分交疊的區(qū)域和所述初始抗蝕刻圖案的至少一部分。
20.如權利要求19所述的方法，其中所述至少一個柱狀間隔物開口包括具有第一寬度的上部區(qū)域和具有小于所述第一寬度的第二寬度的下部區(qū)域，并且其中形成所述抗蝕刻圖案包括蝕刻所述柵極絕緣膜使得所述上部區(qū)域的一個側(cè)壁和所述初始抗蝕刻圖案豎直地布置。
21.如權利要求20所述的方法，其中形成所述氧化物半導體圖案還包括 在形成所述抗蝕刻圖案之后在所述鈍化膜上形成導電膜；以及通過部分蝕刻所述導電膜形成像素電極和所述氧化物半導體圖案。
全文摘要
本發(fā)明提供了薄膜晶體管陣列基板及其制造方法，該薄膜晶體管陣列基板能夠減小由于氧化物半導體圖案的退化引起的器件的退化。該薄膜晶體管陣列基板可以包括絕緣基板，柵極電極形成在其上；柵極絕緣膜，形成在絕緣基板上；氧化物半導體圖案，設置在柵極絕緣膜上；抗蝕刻圖案，形成在氧化物半導體圖案上；以及源極電極和漏極電極，形成在抗蝕刻圖案上。氧化物半導體圖案可以包括位于源極電極與漏極電極之間的邊緣部分，該邊緣部分可以包括至少一個導電區(qū)域和至少一個不導電區(qū)域。
文檔編號H01L21/77GK102376721SQ20111022909
公開日2012年3月14日 申請日期2011年8月11日 優(yōu)先權日2010年8月11日
發(fā)明者卞喜準, 尹弼相, 崔升夏, 崔永柱, 李禹根, 李進元, 柳慧英, 鄭卿在 申請人:三星電子株式會社