專利名稱：一種提高soi-pmos器件背柵閾值電壓的方法
技術領域：
本發(fā)明涉及SOI CMOS半導體集成電路技術領域，具體涉及一種提高SOI-PMOS器件背柵閾值電壓的方法。
背景技術：
SOI (Silicon-On-Insulator)技術是指在一層絕緣層(BOX)上的硅膜上制作器件和電路，它與普通的直接在半導體襯底上制造器件和電路的體硅技術的不同是器件之間實現(xiàn)了完全的介質隔離，所以SOI-CMOS集成電路從本質上避免了體硅CMOS電路的閂鎖效應； 另外，SOI器件的短溝道效應較小，能自然形成淺結，泄露電流較小，具有優(yōu)良的亞閾值特性。無閂鎖、高速度、低電源電壓、低功耗、抗輻照和耐高溫特色的SOI-CMOS集成電路在國民經濟各個部門具有非常廣泛的應用前景。但是，也正是由于BOX層的緣故，使得MOSFET有了背柵的存在，背柵，背界面和背襯底都會對硅膜上的MOSFET有極大的影響。其中背柵的閾值電壓是一個及其重要的電學參數，需要準確地測量和控制。背柵的存在會使BOX層之上的體區(qū)形成一個背柵溝道，如果背柵閾值電壓過低， 則會在較低背柵偏壓情況下出現(xiàn)背柵溝道的開啟，形成器件的關態(tài)漏電流，增加器件的靜態(tài)功耗、影響器件的性能。另外在抗輻照器件中，輻照會在BOX層和體區(qū)的Si/Si02界面處產生陷阱電荷，這些陷阱電荷會誘導背柵溝道的提前開啟，從而降低了背柵閾值電壓，也進而導致背柵漏電流的增大，因此，背柵閾值電壓也是器件抗輻照性能的一個重要指標，必須給予重視和關注。在SOI CMOS集成電路的制造工藝中，目前主要使用的工藝手段是通過對背柵溝道進行高摻雜來提高背柵閾值電壓，從而提高PMOS晶體管對輻照導致閾值電壓變化的承受能力。通過背柵溝道的摻雜來提高背柵閾值電壓，首先不能精確控制閾值電壓提升的范圍，因為摻雜濃度不能精確控制；另外，這會增加工藝的復雜程度，增加制造的成本， 而且摻雜工藝(比如離子注入)會造成器件的損傷，產生其他的效應。

發(fā)明內容
本發(fā)明的目的在于提供一種提高S0I-PM0S器件背柵閾值電壓的方法，以提升器件的背柵性能和抗輻照的能力。為了達到上述目的，本發(fā)明采用的技術方案為一種提高S0I-PM0S器件背柵閾值電壓的方法，具體包括如下步驟，將S0I-PM0S器件的源極、漏極、柵極均接地電位，將S0I-PM0S器件的背柵極接絕對值大于80V的負直流電壓，并持續(xù)10秒以上的時間。上述方案中，所述方法還包括在提高背柵閾值電壓前后測試S0I-PM0S器件的背柵閾值電壓，所述測試S0I-PM0S器件的背柵閾值電壓具體包括將源極、柵極接地電位，將漏極接電源電位，將背柵極接變化的掃描電壓信號，同時測量漏極輸出的電流信號；當漏極輸出的電流信號達到IX 10_6A數量級以上，此時對應的背柵掃描電壓即認為是背柵閾值電壓。與現(xiàn)有技術方案相比，本發(fā)明采用的技術方案產生的有益效果如下本發(fā)明提供的方法，測試了 SOI-PMOS器件的背柵閾值電壓，提高了 SOI-PMOS器件的背柵溝道開啟的閾值電壓，能夠實現(xiàn)SOI-PMOS器件背柵閾值電壓的增加和關態(tài)漏電流的減小。


圖1為現(xiàn)有技術中SOI-PMOS器件的結構示意圖；圖2為現(xiàn)有技術中體硅MOS器件閾值電壓測試方法示意圖；圖3為本發(fā)明中SOI-PMOS器件背柵閾值電壓測試方法示意圖；圖4為本發(fā)明中提高SOI-PMOS器件背柵閾值電壓方法示意圖；圖5為本發(fā)明實施例中寬長比為5 μ m/0. 5 μ m的S0I-PM0S器件背柵的I-V特性曲線對比；圖6為本發(fā)明實施例中寬長比為10 μ m/0. 5 μ m的S0I-PM0S器件背柵的I-V特性曲線對比；圖7為LOCOS隔離的SOI-PMOS器件平行于源、漏端得橫切面示意圖。
具體實施例方式下面結合附圖和實施例對本發(fā)明技術方案進行詳細描述。如圖1所示，圖1為可用于本發(fā)明的SOI-PMOS器件。SOI硅片包含頂層硅膜(1)， 絕緣的氧化層⑵和硅襯底(3)，在頂層硅膜(1)上制備SOI-PMOS器件。SOI材料為商用常規(guī)的氧離子注入隔離(SIMOX)片，也可以采用其他熱鍵合和智能剝離(Smart-Cut)片。正常工作的SOI-PMOS器件，柵極和漏極接電源電位(Vdd)，源極和背柵極接地電位(Vss)?，F(xiàn)有技術中的體硅PMOS器件，一般只有三端，即柵極、源極和漏極，且只關注柵極的閾值電壓。一般器件閾值電壓的測試方法是源極接地電位，漏極接電源電位，柵極接輸入變化的電壓信號、測量漏極輸出電流信號，如圖2所示。在測試SOI-PMOS器件時，除了以上是端口會影響器件的電學參數外，背面襯底的狀態(tài)也會影響器件的性能。一個SOI-PMOS器件的背柵極可以設為地電位(Vss)、電源電位 (Vdd)和浮空，不同的背柵連接器件的工作狀況完全不同。本發(fā)明實施例提供一種提高SOI-PMOS器件背柵閾值電壓的方法，在提高背柵閾值電壓之前，先對SOI-PMOS器件背柵閾值電壓進行測試，測試的方法是將SOI-PMOS器件的源極、柵極接地電位(Vss)，漏極接電源電位(-Vdd)，背柵極接輸入變化的電壓信號，測量漏極輸出的電流信號，如圖3所示。下面通過具體實施例進一步描述使用吉時利4200半導體測試儀，對寬長比分別為5 μ m/0. 5 μ m和10 μ m/0. 5 μ m的兩種結構的器件的背柵閾值電壓進行了測試。測試條件為柵極和源極接地電位(Vss = 0V)漏極接電源電位(-Vdd = 5V)，在背柵上施加0到-40V 間隔為0. 5V的掃描偏置電壓，同時測試漏極電流IDS。當Ids達到IX KT6A數量級時，器件源極和漏極之間的溝道導通，此時對應的背柵掃描電壓即認為是背柵閾值電壓。本實施例中，測得的5 μ m/0. 5 μ m和10 μ m/0. 5 μ m的兩種結構的SOI-PMOS器件的背柵閾值電壓如表1所示。
表 權利要求
1.一種提高SOI-PMOS器件背柵閾值電壓的方法，其特征在于，具體包括如下步驟將 SOI-PMOS器件的源極、漏極、柵極均接地電位，將SOI-PMOS器件的背柵極接絕對值大于80V 的負直流電壓，并持續(xù)10秒以上的時間。
2.如權利要求1所述的提高SOI-PMOS器件背柵閾值電壓的方法，其特征在于，所述方法還包括在提高背柵閾值電壓前后測試SOI-PMOS器件的背柵閾值電壓，所述測試 SOI-PMOS器件的背柵閾值電壓具體包括將源極、柵極接地電位，將漏極接電源電位，將背柵極接變化的掃描電壓信號，同時測量漏極輸出的電流信號；當漏極輸出的電流信號達到 1X10、數量級以上，此時對應的背柵掃描電壓即認為是背柵閾值電壓。
全文摘要
本發(fā)明涉及SOICMOS半導體集成電路技術領域，具體涉及一種提高SOI-PMOS器件背柵閾值電壓的方法。所述方法具體包括如下步驟將SOI-PMOS器件的源極、漏極、柵極均接地電位，將SOI-PMOS器件的背柵極接絕對值大于80V的負直流電壓，并持續(xù)10秒以上的時間。本發(fā)明測試了SOI-PMOS器件的背柵閾值電壓，提高了SOI-PMOS器件的背柵溝道開啟的閾值電壓，能夠實現(xiàn)SOI-PMOS器件背柵閾值電壓的增加和關態(tài)漏電流的減小。
文檔編號H01L21/336GK102270582SQ20111020934
公開日2011年12月7日 申請日期2011年7月25日 優(yōu)先權日2011年7月25日
發(fā)明者梅博, 畢津順, 韓鄭生 申請人:中國科學院微電子研究所