專利名稱：記憶體結構及其制造方法
技術領域：
本發(fā)明涉及一種記憶體結構及其制造方法，特別是涉及一種具有多個實體上分離的電荷儲存單元的記憶體結構及其制造方法。
背景技術：
記憶體是設計用來儲存資訊或資料的半導體元件。當電腦微處理器的功能變得越來越強，軟件所進行的程序與運算也隨之增加。因此，記憶體的容量需求也就越來越高。在各式的記憶體產(chǎn)品中，非揮發(fā)性記憶體，例如可電擦除可程序化只讀記憶體(ElectricallyErasable Programmable Read Only Memory,EEPROM)允許多次的資料程序化、讀取及擦除操作，且其中儲存的資料即使在記憶體被斷電后仍可以保存?；谏鲜鰞?yōu)點，可電擦除可程序化只讀記憶體已成為個人電腦和電子設備所廣泛采用的一種記憶體。
典型的可電擦除且可程序化只讀記憶體是以摻雜的多晶硅制作浮置柵極(floating gate)與控制柵極(control gate)。當記憶體進行程序化(program)時,注入浮置柵極的電子會均勻分布于整個多晶硅浮置柵極之中。然而，當多晶硅浮置柵極下方的穿隧氧化層有缺陷存在時，就容易造成元件的漏電流，影響元件的可靠度。因此，為了解決可電擦除可程序化只讀記憶體漏電流的問題，目前現(xiàn)有習知的一種方法是采用含有非導體的電荷儲存層的柵極結構來取代多晶硅浮置柵極。以電荷儲存層取代多晶硅浮置柵極的另一項優(yōu)點是，在元件程序化時，僅會將電子局部性地儲存在接近源極或漏極上方的電荷儲存層中。因此，在進行程序化時，可以分別對堆疊式柵極一端的源極區(qū)與控制柵極施加電壓，而在接近于源極區(qū)的電荷儲存層中產(chǎn)生高斯分布的電子，并且也可以分別對堆疊式柵極一端的漏極區(qū)與控制柵極施加電壓，而在接近于漏極區(qū)的電荷儲存層中產(chǎn)生高斯分布的電子。故而，藉由改變控制柵極與其兩側的源極/漏極區(qū)所施加電壓，可以在單一的電荷儲存層之中存在兩群具有高斯分布的電子、單一群具有高斯分布的電子或是不存在電子。因此，此種以電荷儲存層取代浮置柵極的快閃記憶體，可以在單一的記憶胞之中寫入四種狀態(tài)，為一種單一記憶胞二位元(2bits/cell)儲存的快閃記憶體。然而，隨著半導體元件積集度(integrity)的增加，非揮發(fā)性記憶體的尺寸也不斷地微縮。由于柵極長度(gate length)的微縮讓同一記憶胞中的左右兩個電荷儲存單元越來越靠近，而導致嚴重的第二位元效應(second bit effect)的問題，因此容易產(chǎn)生讀取錯誤。此外，由于源極區(qū)與漏極區(qū)的微縮，使源極區(qū)與漏極區(qū)阻擋不了由程序化選定的記憶胞所產(chǎn)生的二次熱電子(secondary hot electron),從而造成二次熱電子注入到相鄰的記憶胞中，進而產(chǎn)生程序化干擾(program disturbance)的問題，因而降低了記憶體元件的可靠度。由此可見，上述現(xiàn)有的記憶體結構及其制造方法在產(chǎn)品結構、制造方法與使用上，顯然仍存在有不便與缺陷，而亟待加以進一步改進。為了解決上述存在的問題，相關廠商莫不費盡心思來謀求解決之道，但長久以來一直未見適用的設計被發(fā)展完成，而一般產(chǎn)品及方法又沒有適切的結構及方法能夠解決上述問題，此顯然是相關業(yè)者急欲解決的問題。因此如何能創(chuàng)設一種新的記憶體結構及其制造方法，實屬當前重要研發(fā)課題之一，亦成為當前業(yè)界極需改進的目標。

發(fā)明內(nèi)容
本發(fā)明的的目的在于，克服現(xiàn)有的記憶體結構存在的缺陷，而提供一種新的記憶體結構，所要解決的技術問題是使其可以解決由第二位元效應所造成的讀取錯誤，非常適于實用。本發(fā)明的另一目的在于，克服現(xiàn)有的記憶體結構存在的缺陷，而提供一種新的記憶體結構的制造方法，所要解決的技術問題是使其可以降低由二次熱電子所造成的程序化干擾，從而更加適于實用。本發(fā)明的目的及解決其技術問題是采用以下技術方案來實現(xiàn)的。依據(jù)本發(fā)明提出的一種記憶體結構，包括記憶胞，而記憶胞包括下列構件。第一柵極設置于基底上。堆疊結構包括設置于第一柵極上的第一介電結構、通道層、第二介電結構與第二柵極、設置于第一 介電結構中的第一電荷儲存結構、及設置于第二介電結構中第二電荷儲存結構。其中，第一電荷儲存結構與第二電荷儲存結構中的至少一者包括實體上分離設置的兩個電荷儲存單元。第一介電層設置于堆疊結構兩側的第一柵極上。第一源極與漏極及第二源極與漏極設置于第一介電層上且位于通道層的兩側。本發(fā)明的目的及解決其技術問題還可采用以下技術措施進一步實現(xiàn)。前述的記憶體結構，其中所述的第一電荷儲存結構與第二電荷儲存結構例如皆為實體上分離設置的兩個電荷儲存單元。前述的記憶體結構，其中所述的第一電荷儲存結構例如是單一個電荷儲存單元，第二電荷儲存結構例如是實體上分離設置的兩個電荷儲存單元。前述的記憶體結構，其中所述的第一電荷儲存結構例如是實體上分離設置的兩個電荷儲存單元，第二電荷儲存結構例如是單一個電荷儲存單元。前述的記憶體結構，其中當記憶體結構包括多個記憶胞時，這些記憶胞堆疊設置。本發(fā)明的目的及解決其技術問題還采用以下技術方案來實現(xiàn)。依據(jù)本發(fā)明提出的一種記憶體結構的制造方法，包括下列步驟。首先，在基底上形成第一柵極。接著，在第一柵極上形成堆疊結構。堆疊結構包括設置于第一柵極上的第一介電結構、通道層、第二介電結構與第二柵極、設置于第一介電結構中的第一電荷儲存結構、及設置于第二介電結構中第二電荷儲存結構。其中，第一電荷儲存結構包括實體上分離設置的兩個第一電荷儲存單元，且第二電荷儲存結構包括實體上分離設置的兩個第二電荷儲存單元。然后，在堆疊結構兩側的第一柵極上形成第一介電層。接下來，在第一介電層上形成位在通道層兩側的第一源極與漏極及第二源極與漏極。本發(fā)明的目的及解決其技術問題還可采用以下技術措施進一步實現(xiàn)。前述的記憶體結構的制造方法，其中所述的第一柵極的形成方法例如是離子植入法或化學氣相沉積法。前述的記憶體結構的制造方法，其中所述的堆疊結構的形成方法可包括下列步驟。首先，在第一柵極上依序形成第二介電材料層、半導體材料層、第三介電材料層與柵極材料層。接著，圖案化第二介電材料層、半導體材料層、第三介電材料層與柵極材料層，而在第一柵極上依序形成第二介電層、通道層、第三介電層與第二柵極。然后，移除第二介電層的兩側部分與第三介電層的兩側部分，而在通道層與第一柵極之間形成兩個第一開口，且在第二柵極與通道層之間形成兩個第二開口。接下來，在第一開口的表面與第二開口的表面上形成第四介電層。之后，在第四介電層上形成填入第一開口的第一電荷儲存單元與填入第二開口的第二電荷儲存單元。前述的記憶體結構的制造方法，其中所述的第一源極與漏極及第二源極與漏極的形成方法可包括下列步驟。首先，在第一介電層上形成導體層，且導體層覆蓋堆疊結構。接著，移除部分導體層，而形成位于通道層兩側的第一源極與漏極及第二源極與漏極，且第一源極與漏極、第二源極與漏極與通道層的厚度例如是實質上相同。前述的記憶體結構的制造方法，更可包括在第一源極與漏極及第二源極與漏極上形成位于第二柵極兩側的第五介電層。本發(fā)明與現(xiàn)有技術相比具有明顯的優(yōu)點和有益效果。借由上述技術方案，本發(fā)明記憶體結構及其制造方法至少具有下列優(yōu)點及有益效果
本發(fā)明提出的記憶體結構由于第一電荷儲存結構與第二電荷儲存結構中的至少一者包括實體上分離設置的兩個電荷儲存單元，因此可解決由第二位元效應所造成的讀取錯誤，并且可降低由二次熱電子所造成的程序化干擾。此外，本發(fā)明的所提出之記憶體結構的制造方法可與現(xiàn)行工藝進行整合，因此能夠有效地降低工藝復雜度。綜上所述，本發(fā)明是有關于一種記憶體結構及其制造方法。該記憶體結構，包括記憶胞，而記憶胞包括下列構件。第一柵極設置于基底上。堆疊結構包括設置于第一柵極上的第一介電結構、通道層、第二介電結構與第二柵極、設置于第一介電結構中的第一電荷儲存結構、及設置于第二介電結構中第二電荷儲存結構。其中，第一電荷儲存結構與第二電荷儲存結構中的至少一者包括實體上分離設置的兩個電荷儲存單元。第一介電層設置于堆疊結構兩側的第一柵極上。第一源極與漏極及第二源極與漏極設置于第一介電層上且位于通道層的兩側。本發(fā)明在技術上有顯著的進步，并具有明顯的積極效果，誠為一新穎、進步、實用的新設計。上述說明僅是本發(fā)明技術方案的概述，為了能夠更清楚了解本發(fā)明的技術手段，而可依照說明書的內(nèi)容予以實施，并且為了讓本發(fā)明的上述和其他目的、特征和優(yōu)點能夠更明顯易懂，以下特舉較佳實施例，并配合附圖，詳細說明如下。


圖IA至圖IH是本發(fā)明的第一實施例的記憶體結構的制造流程的剖面圖。圖2是圖IH的俯視3及圖4分別是本發(fā)明的第二實施例及第三實施例的記憶體結構的剖面圖。圖5是本發(fā)明的第四實施例的記憶體結構的剖面圖。100 :基底102、118:柵極104:介電材料層106 :半導體材料層
108、124、140、158 :介電材料層110:柵極材料層112、116、142、148、160 :介電層114:通道層120、122:開口126:電荷儲存材料層128、130、132、134 電荷儲存單元

136、136'、138、138':電荷儲存結構144、144'、146、146':介電結構150 :堆疊結構152 :導體層154、156 :源極與漏極162 :連接導線164 :字元線166 :記憶胞168:隔離結構170 :通道接出線172、174、176、178 :介電層
具體實施例方式為更進一步闡述本發(fā)明為達成預定發(fā)明目的所采取的技術手段及功效，以下結合附圖及較佳實施例，對依據(jù)本發(fā)明提出的記憶體結構及其制造方法其具體實施方式
、結構、方法、步驟、特征及其功效，詳細說明如后。有關本發(fā)明的前述及其他技術內(nèi)容、特點及功效，在以下配合參考圖式的較佳實施例的詳細說明中將可清楚呈現(xiàn)。通過具體實施方式
的說明，應當可對本發(fā)明為達成預定目的所采取的技術手段及功效獲得一更加深入且具體的了解，然而所附圖式僅是提供參考與說明之用，并非用來對本發(fā)明加以限制。圖IA至圖IH是本發(fā)明的第一實施例的記憶體結構的制造流程的剖面圖。請參閱圖IA所示，首先，在基底100上形成柵極102。柵極102例如是N型摻雜區(qū)，而基底100例如是P型基底。N型的柵極102與P型的基底100為相反的摻雜型態(tài)，因此具有阻擋電荷在其間流通的功效。在另一實施例中，基底100也可具有在N型井區(qū)(未繪示)中的P型井區(qū)(未繪示)，而使柵極102形成于基底100的P型井區(qū)上。當柵極102為N型摻雜區(qū)時，柵極102的形成方法例如是利用離子植入法在基底100中植入摻質所形成。在另一實施例中，柵極102可為摻雜多晶硅柵極。當柵極102為摻雜多晶硅柵極時，更可形成在基底100與柵極102之間形成隔離介電層，以隔離基底100與柵極102。接著，在柵極102上依序形成介電材料層104、半導體材料層106、介電材料層108與柵極材料層110。介電材料層104的材料例如是氧化硅。半導體材料層106的材料例如是磊晶硅、多晶硅或非晶硅。介電材料層108的材料例如是氧化硅。柵極材料層110的材料例如是摻雜多晶硅或金屬等導體材料。介電材料層104、半導體材料層106、介電材料層108與柵極材料層110的形成方法例如是化學氣相沉積法或物理氣相沉積法。然后，請參閱圖IB所示，圖案化介電材料層104、半導體材料層106、介電材料層108與柵極材料層110，而在柵極102上依序形成介電層112、通道層114、介電層116與柵極118。介電材料層104、半導體材料層106、介電材料層108與柵極材料層110的圖案化方法例如是對上述膜層進行微影工藝與蝕刻工藝而形成。接下來，請參閱圖IC所示，移除介電層112的兩側部分與介電層116的兩側部分，而在通道層114與柵極102之間形成開口 120，且在柵極118與通道層114之間形成開口122。部分介電層112與部分介電層116的移除方法例如是濕式蝕刻法。之后，請參閱圖ID所示，在柵極102、介電層112、通道層114、介電層116與柵極118的表面上形成介電材料層124。介電材料層124的材料例如是氧化硅。介電材料層124的形成方法例如是熱氧化法。
隨后，在介電材料層124上形成填滿開口 120與開口 122的電荷儲存材料層126。電荷儲存材料層126的材料例如是氮化硅、摻雜多晶硅或納米晶粒。電荷儲存材料層126的形成方法例如是化學氣相沉積法。然后，請參閱圖IE所示，移除位于開口 120外部與位于開口 122外部的電荷儲存材料層126，而在介電材料層124上形成填入開口 120的電荷儲存單元128、130與填入開口122的電荷儲存單元132、134。在此實施例中，由實體上分離設置電荷儲存單元128、130形成電荷儲存結構136，且由實體上分離設置電荷儲存單元132、134形成電荷儲存結構138。部分電荷儲存材料層126的移除方法例如是干式蝕施法、濕式蝕刻法或上述方法的組合。接著，在介電材料層124表面上形成介電材料層140。介電材料層140的材料例如是氧化硅。介電材料層140的形成方法例如是化學氣相沉積法。然后，請參閱圖IF所示，移除位于開口 120外部與位于開口 122外部的介電材料層140及介電材料層124，在開口 120外部與開口 122外部留下位于柵極102上方的介電材料層124及介電材料層140而形成介電層148，而由位于開口 120的表面與開口 122的表面上的介電材料層124形成介電層142。部分介電材料層140與部分介電材料層124的移除方法例如是干式蝕刻法。此時，可能會有部分介電材料層124及部分介電材料層140殘留在柵極118上方。其中，位于開口 120表面的介電層142與介電層112形成介電結構144，可用以隔離電荷儲存結構136中的電荷儲存單元128、130，且可使電荷儲存結構136與通道層114及柵極102進行隔離。位于開口 122表面的介電層142與介電層116形成介電結構146,可用以隔離電荷儲存結構138中的電荷儲存單元132、134，且可使電荷儲存結構138與通道層114及柵極118進行隔離。此外，由介電結構144、通道層114、介電結構146與柵極118、設置于介電結構144中的電荷儲存結構136、及設置于介電結構146中電荷儲存結構138形成設置于柵極102上的堆疊結構150。雖然堆疊結構150是以上述方法制作，然而堆疊結構150及其中的各構件的制造方法并不以此為限。另外，位于堆疊結構150兩側的柵極102上的介電層148，用以隔離柵極102與后續(xù)形成于介電層148上的源極與漏極。介電層148的厚度只要是可用以隔離柵極102與后續(xù)形成于介電層148上的源極與漏極即可。舉例來說，介電層148的厚度例如是約等于介電結構144的厚度。接下來，在介電層148上形成導體層152,且導體層152覆蓋堆疊結構150。導體層152的材料例如是摻雜多晶硅或金屬。導體層152的形成方法例如是化學氣相沉積法。之后，請參閱圖IG所示，移除部分導體層152，而形成位于通道層114兩側的源極與漏極154及源極與漏極156，且源極與漏極154、源極與漏極156與通道層114的厚度例如是實質上相同。部分導體層152的移除方法例如是干式蝕刻法。此時，位于通道層114側壁上的導體層152會被移除，以防止柵極118與源極與漏極154及源極與漏極156相互導通。此外，可能會有部分導體層152殘留在介電材料層140上。再者，可在源極與漏極154及源極與漏極156上形成介電材料層158，且介電材料層158覆蓋堆疊結構150。介電材料層158的材料例如是氧化硅。介電材料層158的形成方法例如是化學氣相沉積法。
隨后，請參閱圖IH所示，移除部分介電材料層158，直到暴露出柵極118，以在源極與漏極154及源極與漏極156上形成位于柵極118兩側的介電層160。移除部分介電材料層158的同時,會一并移除位于柵極118上方的介電材料層124、介電材料層140與殘留在介電材料層140上的導體層152。部分介電材料層158、介電材料層140、介電材料層124與殘留在介電材料層140上的部分導體層152的移除方法例如是化學機械研磨法。然后，可在柵極118上形成連接導線162，且柵極118與連接導線162形成字元線164。連接導線162的形成方法例如是先利用化學氣相沉積法在柵極118上形成導體層(未繪示)，在對導體層進行圖案化而形成。導體層的材料例如是摻雜多晶硅或金屬。基于上述可知，上述實施例所提出的記憶體結構的制造方法可與現(xiàn)行工藝進行整合，因此能有效地降低工藝復雜度。以下，藉由圖IH來說明第一實施例所提出的記憶體結構。圖2是圖IH的俯視圖，同時圖IH也是沿圖2中Ι-Γ剖面線的剖面圖。請同時參閱圖IH及圖2所示,記憶體結構包括記憶胞166。各記憶胞166包括柵極102、堆疊結構150、介電層148、源極與漏極154及源極與漏極156。此外，記憶體結構更可包括介電層160、連接導線162及通道接出線170。連接導線162用以連接堆疊結構150中的柵極118，而形成字元線164。字元線164之間利用隔離結構168進行隔離。其中，一條字元線164對應一條由柵極102所形成的字元線，而由柵極102所形成的字元線之間利用隔離結構(未繪示)進行隔離。字元線164可不需對準由柵極102所形成的字元線。通道接出線170連接至通道層114，可將通道層114中所累積的電洞導出，以防止產(chǎn)生浮置基體效應(floating-body effect),進而避免因通道層的電位提高而不易程序化的問題。通道接出線170的材料例如是金屬等導體材料。此外，記憶體結構中的其他構件的配置方式、材料、制造方法及功效已在上述實施例中進行了詳盡地說明，故在此不再贅述?；谏鲜鰧嵤├芍?，由于電荷儲存結構136中的電荷儲存單元128、130實體上分離設置，且電荷儲存結構138中的電荷儲存單元132、134實體上分離設置，所以當柵極長度進行微縮時，可防止在記憶胞166中的左右兩個電荷儲存單元128、130(或132、134)之間產(chǎn)生第二位元效應，因此可避免產(chǎn)生讀取錯誤。此外，由于電荷儲存結構136中的電荷儲存單元128、130實體上分離設置，且電荷儲存結構138中的電荷儲存單元132、134實體上分離設置，所以當源極與漏極154、156微縮時，可減少二次熱電子注入到相鄰的記憶胞166中的數(shù)量，進而降低程序化干擾的問題，而提升記憶體元件的可靠度。以下，藉由圖IH來說明第一實施例所提出的記憶體結構的操作方法。在對記憶胞166中的電荷儲存單元134進行程序化操作時，會在柵極118施加第一電壓、在柵極102施加第二電壓、在源極與漏極154施加第三電壓、且在源極與漏極156施加第四電壓，其中第一電壓大于第二電壓，且第四電壓大于第三電壓。第一電壓例如是11V、第二電壓例如是0V、第三電壓例如是0V、且第四電壓例如是4V，但本發(fā)明程序化操作的操作電壓并不以此為限。在對記憶胞166中的電荷儲存單元134進行讀取操作時，會在柵極118施加第五電壓、在柵極102施加第六電壓、在源極與漏極154施加第七電壓、且在源極與漏極156施加第八電壓，其中第五電壓大于第六電壓，且第七電壓大于第八電壓。第五電壓例如是3V、第六電壓例如是0V、第七電壓例如是I. 6V、且第八電壓例如是0V，但本發(fā)明讀取操作的操作電壓并不以此為限。 在對記憶胞166中的電荷儲存單元134進行擦除操作時，會在柵極118施加第九電壓、在柵極102施加第十電壓、在源極與漏極154施加第十一電壓、且在源極與漏極156施加第十二電壓，其中第十電壓大于第九電壓、第十二電壓大于第十一電壓、且第九電壓與第十二電壓的電性相反。第九電壓例如是-6V、第十電壓例如是0V、第i^一電壓例如是0V、且第十二電壓例如是4V，但本發(fā)明擦除操作的操作電壓并不以此為限。此外，在此技術領域具有通常知識的技術人員參照上述實施例所揭露的操作方法可得知對記憶胞166中的電荷儲存單元128、130、134的操作方式，故在此不再贅述。圖3及圖4分別是本發(fā)明之的第二實施例及第三實施例的記憶體結構的剖面圖。在第一實施例中，記憶體結構是以記憶胞166中的電荷儲存結構136、138分別為實體上分離設置的兩個電荷儲存單元128、130及132、134為例進行說明。然而，本發(fā)明的范圍并不以此為限，只要電荷儲存結構136、138中的至少一者為實體上分離設置的兩個電荷儲存單元即屬于本發(fā)明所保護的范圍。舉例來說，請同時參照圖IH及圖3，第一實施例與第二實施例中的記憶體結構的差異在于在第二實施例的記憶體結構中，電荷儲存結構136'為單一個電荷儲存單元，且介電結構144'包括介電層172與介電層174,其中介電層172設置于柵極102與電荷儲存結構136'之間，且介電層174設置于電荷儲存結構136'與通道層114之間。電荷儲存結構136'的材料例如是氮化硅、摻雜多晶硅或納米晶粒。介電層172與介電層174的材料例如分別是氧化硅。第二實施例中的其他構件與第一實施例相似，故在此不再贅述。此外，請同時參閱圖IH及圖4所示，第一實施例與第三實施例中的記憶體結構的差異在于在第三實施例的記憶體結構中，電荷儲存結構13V為單一個電荷儲存單元，且介電結構146'包括介電層176與介電層178,其中介電層176設置于通道層114與電荷儲存結構138'之間，且介電層178設置于電荷儲存結構138'與柵極118之間。電荷儲存結構13V的材料例如是氮化硅、摻雜多晶硅或納米晶粒。介電層176與介電層178的材料例如分別是氧化硅。第三實施例中的其他構件與第一實施例相似，故在此不再贅述。圖5是本發(fā)明的第四實施例的記憶體結構的剖面圖。第一實施例與第四實施例中的記憶體結構的差異在于第四實施例中的記憶體結構具有堆疊設置的多個記憶胞166，垂直相鄰的兩個記憶胞166共用一條字元線。第四實施例中的其他構件與第一實施例相似，故在此不再贅述。在第四實施例中，由于記憶體結構具有堆疊設置的多個記憶胞166，因此可以進一步地提升記憶體元件的積集度。綜上所述，上述實施例至少具有下列優(yōu)點I.上述實施例所提出的記憶體結構可以解決由第二位元效應所造成的讀取錯誤，且可降低由二次熱電子所造成的程序化干擾。2.上述實施例所提出的記憶體結構的制造方法可與現(xiàn)行工藝進行整合，因此能夠有效地降低工藝復雜度。3.上述實施例所提出的記憶體結構可以進一步地提升記憶體元件的積集度。
以上所述，僅是本發(fā)明的較佳實施例而已，并非對本發(fā)明作任何形式上的限制，雖然本發(fā)明已以較佳實施例揭露如上，然而并非用以限定本發(fā)明，任何熟悉本專業(yè)的技術人員，在不脫離本發(fā)明技術方案范圍內(nèi)，當可利用上述揭示的方法及技術內(nèi)容作出些許的更動或修飾為等同變化的等效實施例，但凡是未脫離本發(fā)明技術方案的內(nèi)容，依據(jù)本發(fā)明的技術實質對以上實施例所作的任何簡單修改、等同變化與修飾，均仍屬于本發(fā)明技術方案的范圍內(nèi)。
權利要求
1.一種記憶體結構，其特征在于其包括一記憶胞，該記憶胞包括 一第一柵極，設置于一基底上； ー堆疊結構，包括 設置于該第一柵極上的一第一介電結構、一通道層、一第二介電結構與一第二柵極； 一第一電荷儲存結構，設置于該第一介電結構中；及 一第二電荷儲存結構，設置于該第二介電結構中，其中該第一電荷儲存結構與該第二電荷儲存結構中的至少ー者包括實體上分離設置的兩個電荷儲存單元； 一第一介電層，設置于該堆疊結構兩側的該第一柵極上；以及 一第一源極與漏極及ー第二源極與漏極，設置于該第一介電層上且位于該通道層的兩偵れ
2.根據(jù)權利要求I所述的記憶體結構法，其特征在于其中所述的第一電荷儲存結構與該第二電荷儲存結構皆為實體上分離設置的兩個電荷儲存單元。
3.根據(jù)權利要求I所述的記憶體結構法，其特征在于其中所述的第一電荷儲存結構為単一個電荷儲存單元，該第二電荷儲存結構為實體上分離設置的兩個電荷儲存單元。
4.根據(jù)權利要求I所述的記憶體結構法，其特征在于其中所述的第一電荷儲存結構為實體上分離設置的兩個電荷儲存單元，該第二電荷儲存結構為單ー個電荷儲存單元。
5.根據(jù)權利要求I所述的記憶體結構法，其特征在于其中當該記憶體結構包括多個記憶胞吋，該些記憶胞堆疊設置。
6.一種記憶體結構的制造方法，其特征在于其包括以下步驟 在一基底上形成一第一柵極； 在該第一柵極上形成ー堆疊結構，且該堆疊結構包括 設置于該第一柵極上的一第一介電結構、一通道層、一第二介電結構與一第二柵極； 一第一電荷儲存結構，設置于該第一介電結構中，且包括實體上分離設置的兩個第一電荷儲存單元；以及 一第二電荷儲存結構，設置于該第二介電結構中，且包括實體上分離設置的兩個第二電荷儲存單元； 在該堆疊結構兩側的該第一柵極上形成一第一介電層；以及 在該第一介電層上形成位在該通道層兩側的一第一源極與漏極及ー第二源極與漏扱。
7.根據(jù)權利要求6所述的記憶體結構的制造方法，其特征在于其中所述的第一柵極的形成方法包括離子植入法或化學氣相沉積法。
8.根據(jù)權利要求6所述的記憶體結構的制造方法，其特征在于其中所述的堆疊結構的形成方法包括 在該第一柵極上依序形成一第二介電材料層、一半導體材料層、一第三介電材料層與ー柵極材料層； 圖案化該第二介電材料層、該半導體材料層、該第三介電材料層與該柵極材料層，而在該第一柵極上依序形成一第二介電層、該通道層、一第三介電層與該第二柵極； 移除該第二介電層的兩側部分與該第三介電層的兩側部分，而在該通道層與該第一柵極之間形成兩個第一開ロ，且在該第二柵極與該通道層之間形成兩個第二開ロ ； 在該些第一開ロ的表面與該些第二開ロ的表面上形成一第四介電層；以及在該第四介電層上形成填入該些第一開ロ的該些第一電荷儲存單元與填入該些第二開ロ的該些第二電荷儲存單元。
9.根據(jù)權利要求6所述的記憶體結構的制造方法，其特征在于其中所述的第一源極與漏極及該第二源極與漏極的形成方法包括 在該第一介電層上形成一導體層，且該導體層覆蓋該堆疊結構；以及移除部分該導體層，而形成位于該通道層兩側的該第一源極與漏極及該第二源極與漏極，且該第一源極與漏極、該第二源極與漏極與該通道層的厚度實質上相同。
10.根據(jù)權利要求6所述的記憶體結構的制造方法，其特征在于更包括在該第一源極與漏極及該第二源極與漏極上形成位于該第二柵極兩側的ー第五介電層。
全文摘要
本發(fā)明是有關于一種記憶體結構及其制造方法。該記憶體結構，包括記憶胞，而記憶胞包括下列構件。第一柵極設置于基底上。堆疊結構包括設置于第一柵極上的第一介電結構、通道層、第二介電結構與第二柵極、設置于第一介電結構中的第一電荷儲存結構、及設置于第二介電結構中第二電荷儲存結構。其中，第一電荷儲存結構與第二電荷儲存結構中的至少一者包括實體上分離設置的兩個電荷儲存單元。第一介電層設置于堆疊結構兩側的第一柵極上。第一源極與漏極及第二源極與漏極設置于第一介電層上且位于通道層的兩側。因此本發(fā)明可以解決由第二位元效應所造成的讀取錯誤，并降低由二次熱電子所造成的程序化干擾。
文檔編號H01L21/8247GK102842581SQ20111018399
公開日2012年12月26日 申請日期2011年6月21日 優(yōu)先權日2011年6月21日
發(fā)明者程政憲 申請人:旺宏電子股份有限公司