專利名稱：一種半導(dǎo)體結(jié)構(gòu)及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，具體地說(shuō)涉及一種半導(dǎo)體結(jié)構(gòu)及其制造方法。
背景技術(shù)：
隨著半導(dǎo)體行業(yè)的發(fā)展，具有更高性能和更強(qiáng)功能的集成電路要求更大的元件密度，而且各個(gè)部件、元件之間或各個(gè)元件自身的尺寸、大小和空間也需要進(jìn)一步縮小(目前已經(jīng)可以達(dá)到45納米以下)，因此半導(dǎo)體器件制造過(guò)程中對(duì)工藝控制的要求較高。柵極堆疊的高度影響柵極與源/漏(S/D)接觸結(jié)構(gòu)及其電擴(kuò)展(諸如與柵極和金屬化接點(diǎn)相重疊的擴(kuò)展摻雜)之間的寄生電容。柵極到源/漏擴(kuò)展之間的電容除了對(duì)電流驅(qū)動(dòng)能力和功率具有影響之外，還對(duì)集成電路在邏輯應(yīng)用上的整體速度具有大的影響。因此，希望減小柵極的高度。
傳統(tǒng)CMOS工藝限制了柵極高度能夠減小的量。由于減小了柵極高度，以充足能量注入摻雜劑對(duì)源/漏區(qū)進(jìn)行摻雜時(shí)可能會(huì)使得摻雜劑通過(guò)柵極堆疊和柵極電介質(zhì)滲入溝道中。因此，隨著柵極高度的減小，柵極雜質(zhì)污染下層?xùn)艠O氧化物的風(fēng)險(xiǎn)也增大了。為了避免這種風(fēng)險(xiǎn)，一些傳統(tǒng)的工藝減小了制造過(guò)程的總的整個(gè)熱預(yù)算。但是，減小熱預(yù)算會(huì)導(dǎo)致其他電極中的摻雜劑活化不充分，并有可能因此而限制驅(qū)動(dòng)電流。作為替代，可以顯著減小自對(duì)準(zhǔn)源極/漏極/柵極和暈圈的注入能量以減輕摻雜劑的滲透；然而，自對(duì)準(zhǔn)源極/漏極和暈圈的較低的注入能量會(huì)引起較高的源/漏寄生電阻并使得溝道中的暈圈摻雜不充分，減小驅(qū)動(dòng)電流并使短溝道滾降(roll off)特性下降。相反，如果采用RSD (提升源極/漏極)傳統(tǒng)MOS工藝來(lái)降低柵極的相對(duì)高度，則會(huì)受到不必要的暫態(tài)加速擴(kuò)散(TED)的影響。即，在RSD處理期間，諸如硼之類的雜質(zhì)有可能由于對(duì)N型場(chǎng)效應(yīng)晶體管(NFET)的暈圈注入以及對(duì)P型場(chǎng)效應(yīng)晶體管(PFET)的擴(kuò)散注入和源極/漏極注入而擴(kuò)散到溝道中。具體而言，通常在大約700°C、00°C的溫度下執(zhí)行超過(guò)幾分鐘的延長(zhǎng)熱循環(huán)的娃選擇性外延處理以在薄SOI (絕緣體上娃)結(jié)構(gòu)上構(gòu)造RSD。通常已知這種熱條件會(huì)引起最顯著的主摻雜劑(特別是硼)的TED，對(duì)短溝道器件造成有害影響，諸如增大門(mén)限電壓的滾降。因此，目前需要一種能夠有效減小柵極高度，且在減小柵極高度的同時(shí)，不影響半導(dǎo)體器件的性能的半導(dǎo)體制造方法和結(jié)構(gòu)。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種半導(dǎo)體結(jié)構(gòu)及其制造方法，利于有效減小柵極高度，進(jìn)而減少金屬柵極和接觸區(qū)的電容、降低刻蝕接觸孔的工藝精度要求和難度。根據(jù)本發(fā)明的一個(gè)方面，提供一種半導(dǎo)體結(jié)構(gòu)的制造方法，該方法包括以下步驟
(a)提供一半導(dǎo)體襯底，在所述半導(dǎo)體襯底上依次形成柵極介質(zhì)層、金屬柵極、CMP停止
層、多晶硅層；(b)刻蝕所述柵極介質(zhì)層、所述金屬柵極、所述CMP停止層、所述多晶硅層形成柵極堆
置;
(c)在半導(dǎo)體襯底上形成第一層間介質(zhì)層，以覆蓋所述半導(dǎo)體襯底上的柵極堆疊及其兩側(cè)部分；
Cd)執(zhí)行平坦化處理，使所述CMP停止層暴露出來(lái)，并與第一層間介質(zhì)層的上表面齊平。相應(yīng)地，根據(jù)本發(fā)明的另一個(gè)方面，提供一種半導(dǎo)體結(jié)構(gòu)，該半導(dǎo)體結(jié)構(gòu)包括襯底、柵極堆疊、第一層間介質(zhì)層、源/漏區(qū)，其中所述源/漏區(qū)嵌于所述襯底中，所述柵極堆疊形成在所述襯底之上，所述第一層間介質(zhì)層覆蓋所述源/漏區(qū)，
其特征在于，
所述柵極堆疊依次包括與襯底接觸的柵極介質(zhì)層、金屬柵極和CMP停止層。與現(xiàn)有技術(shù)相比，本發(fā)明提供的半導(dǎo)體結(jié)構(gòu)及其制造方法有以下優(yōu)點(diǎn)
在形成柵極堆疊的過(guò)程中，加入CMP停止層，因此在進(jìn)行平坦化處理時(shí)，可以去除多晶硅層，而停止于CMP停止層。通常情況下，在做平坦化處理時(shí)，都停止于多晶硅層，而本發(fā)明創(chuàng)造性地加入了一層比多晶硅層硬度更高的CMP停止層，使得平坦化處理時(shí)可以將多晶硅層去掉，有效地減小了柵極高度。常規(guī)工藝中，之所以不能將柵極堆疊做的很薄，其中一個(gè)很重要的原因就是當(dāng)柵極很薄時(shí)，在形成源漏極進(jìn)行離子注入時(shí)，很容易將柵極擊穿。而本發(fā)明的其中一個(gè)優(yōu)點(diǎn)在于，在離子注入時(shí)，柵極堆疊具有一定高度，可以有效防止離子注入對(duì)柵極堆疊的損傷。而當(dāng)源漏極形成后，進(jìn)行平坦化時(shí)，直至去除多晶硅層，使本發(fā)明添加的CMP停止層暴露出來(lái)，有效減小了柵極高度。同時(shí)，隨著柵極高度的降低，柵極與接觸區(qū)的電容會(huì)減小。另外，由于柵極與源/漏的高度差小了，在刻蝕接觸孔時(shí)，刻蝕的距離減小了，因此與傳統(tǒng)的接觸孔刻蝕工藝相比，刻蝕的高度、精度都更容易控制，優(yōu)化了接觸孔刻蝕工藝。


通過(guò)閱讀參照以下附圖所作的對(duì)非限制性實(shí)施例所作的詳細(xì)描述，本發(fā)明的其它特征、目的和優(yōu)點(diǎn)將會(huì)變得更明顯
圖I是根據(jù)本發(fā)明的半導(dǎo)體結(jié)構(gòu)的制造方法的一個(gè)具體實(shí)施方式
的流程 圖疒圖12為根據(jù)本發(fā)明的半導(dǎo)體結(jié)構(gòu)在各個(gè)制造階段的結(jié)構(gòu)示意圖。附圖中相同或相似的附圖標(biāo)記代表相同或相似的部件。
具體實(shí)施例方式為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖對(duì)本發(fā)明的實(shí)施例作詳細(xì)描述。下面詳細(xì)描述本發(fā)明的實(shí)施例，所述實(shí)施例的示例在附圖中示出，其中自始至終相同或類似的標(biāo)號(hào)表示相同或類似的元件或具有相同或類似功能的元件。下面通過(guò)參考附圖描述的實(shí)施例是示例性的，僅用于解釋本發(fā)明，而不能解釋為對(duì)本發(fā)明的限制。下文的公開(kāi)提供了許多不同的實(shí)施例或例子用來(lái)實(shí)現(xiàn)本發(fā)明的不同結(jié)構(gòu)。為了簡(jiǎn)化本發(fā)明的公開(kāi)，下文中對(duì)特定例子的部件和設(shè)置進(jìn)行描述。當(dāng)然，它們僅僅為示例，并且目的不在于限制本發(fā)明。此外，本發(fā)明可以在不同例子中重復(fù)參考數(shù)字和/或字母。這種重復(fù)是為了簡(jiǎn)化和清楚的目的，其本身不指示所討論各種實(shí)施例和/或設(shè)置之間的關(guān)系。此夕卜，本發(fā)明提供了的各種特定的工藝和材料的例子，但是本領(lǐng)域普通技術(shù)人員可以意識(shí)到其他工藝的可應(yīng)用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的結(jié)構(gòu)可以包括第一和第二特征形成為直接接觸的實(shí)施例，也可以包括另外的特征形成在第一和第二特征之間的實(shí)施例，這樣第一和第二特征可能不是直接接觸。應(yīng)當(dāng)注意，在附圖中所圖示的部件不一定按比例繪制。本發(fā)明省略了對(duì)公知組件和處理技術(shù)及工藝的描述以避免不必要地限制本發(fā)明。下面對(duì)本發(fā)明提供的半導(dǎo)體結(jié)構(gòu)進(jìn)行概述。參考圖5，圖5是本發(fā)明提供的一種半導(dǎo)體結(jié)構(gòu)的剖視結(jié)構(gòu)示意圖。該半導(dǎo)體結(jié)構(gòu)包括襯底100、柵極堆疊、第一層間介質(zhì)層115、源/漏區(qū)101，其中所述源/漏區(qū)101嵌于所述襯底100中，所述柵極堆疊形成在所述襯底100之上，所述第一層間介質(zhì)層115覆蓋所述源/漏區(qū)101，所述柵極堆疊依次包括與襯底100接觸的柵極介質(zhì)層111、金屬柵極112和CMP停止層113。 優(yōu)選地，所述柵極堆疊的頂部與第一層間介質(zhì)層115上平面齊平(本文內(nèi)，術(shù)語(yǔ)“齊平”意指兩者之間的高度差在工藝誤差允許的范圍內(nèi))。金屬柵極112和CMP停止層113的厚度之和為20nm。優(yōu)選的，金屬柵極112為5nm, CMP 停止層 113 為 15nm。下文中將結(jié)合本發(fā)明提供的半導(dǎo)體器件的制造方法對(duì)上述半導(dǎo)體結(jié)構(gòu)及其可能的變形進(jìn)行進(jìn)一步的闡述。參考圖1，圖I是根據(jù)本發(fā)明的半導(dǎo)體結(jié)構(gòu)的制造方法的一個(gè)具體實(shí)施方式
的流程圖，該方法包括
步驟S101，提供一半導(dǎo)體襯底100，在襯底100上依次形成柵極介質(zhì)層111、金屬柵極112、CMP停止層113、多晶硅層114 ；
步驟S102，刻蝕柵極介質(zhì)層111、金屬柵極112、CMP停止層113、多晶硅層114形成柵極堆置；
步驟S103，在半導(dǎo)體襯底100上形成第一層間介質(zhì)層115，以覆蓋半導(dǎo)體襯底100上的柵極堆疊及其兩側(cè)部分；
步驟S104，執(zhí)行平坦化處理，使CMP停止層113暴露出來(lái)，并與第一層間介質(zhì)層115的上表面齊平(本文內(nèi)，術(shù)語(yǔ)“齊平”意指兩者之間的高度差在工藝誤差允許的范圍內(nèi))。下面結(jié)合圖2至圖12對(duì)步驟SlOl至步驟S104進(jìn)行說(shuō)明，圖2至圖12是根據(jù)本發(fā)明的多個(gè)具體實(shí)施方式
按照?qǐng)DI示出的流程制造半導(dǎo)體結(jié)構(gòu)過(guò)程中該半導(dǎo)體結(jié)構(gòu)各個(gè)制造階段各面的結(jié)構(gòu)的剖面示意圖。需要說(shuō)明的是，本發(fā)明各個(gè)實(shí)施例的附圖僅是為了示意的目的，因此沒(méi)有必要按比例繪制。步驟S101，提供一半導(dǎo)體襯底100。參考圖2，襯底100包括硅襯底(例如硅晶片)。根據(jù)現(xiàn)有技術(shù)公知的設(shè)計(jì)要求(例如P型襯底或者N型襯底)，襯底100可以包括各種摻雜配置。其他實(shí)施例中襯底100還可以包括其他基本半導(dǎo)體，例如鍺?；蛘?，襯底100可以包括化合物半導(dǎo)體，例如碳化硅、砷化鎵、砷化銦或者磷化銦。典型地，襯底100可以具有但不限于約幾百微米的厚度，例如可以在400μπι-800μπι的厚度范圍內(nèi)。
在半導(dǎo)體襯底100上沉積柵極介質(zhì)層111。柵極介質(zhì)層111位于半導(dǎo)體襯底100上，其可以是熱氧化層，包括氧化硅、氮氧化硅，也可為高K介質(zhì)，例如HfAlON、HfSiAlON,HfTaAlON, HfTiAlON, HfON, HfSiON, HfTaON, HfTiON 中的一種或其任意組合，柵極介質(zhì)層111的厚度可以為2nnTl0nm,如2nm、5nm或8nm。在柵極介質(zhì)層111上沉積金屬柵極112，例如通過(guò)沉積了8隊(duì)了&(、11隊(duì)了&41隊(duì)11八故、MoAlN、TaTbN、TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTax, NiTax 中的一種或其組合來(lái)形成。在金屬柵極112上形成CMP停止層113。CMP停止層(113)可以采用高硬度金屬材料或組合物形成，其硬度系數(shù)大于多晶硅層(114)的硬度系數(shù)。例如CMP停止層(113)的材料包括但不限于鎳、鈦、鉻、鉬、TiN中的一種或其任意組合。通常，多晶硅的莫氏硬度為4. 5-6. 5，因此CMP停止層(113)例如采用莫氏硬度大于6. 5的高硬度金屬，即，其硬度大于多晶娃材料。上述金屬柵極112和CMP停止層113的厚度和為20nm。優(yōu)選的，金屬柵極的厚度 為5nm，CMP停止層113的厚度為15nm。在CMP停止層113上形成多晶硅層114。所述多晶硅層114的形成可以參考以下步驟首先，在CMP停止層113上形成非晶硅層；其次，用準(zhǔn)分子激光照射于非晶硅層，是非晶硅呈現(xiàn)熔化狀態(tài)；最后進(jìn)行冷卻并重新結(jié)晶后，非晶硅變成多晶硅，即形成所述多晶硅層114。值得注意的是，形成多晶硅層114的方法有多種，且為本領(lǐng)域技術(shù)人員所熟知，因此在此再贅述，上述方法僅作為舉例，并不能理解為對(duì)本發(fā)明的限制。步驟S102，形成柵極堆疊以及源/漏區(qū)101，如圖3所示。對(duì)步驟SlOl所形成的多層結(jié)構(gòu)覆蓋光刻膠，進(jìn)行構(gòu)圖，刻蝕柵極介質(zhì)層111、金屬柵極112、CMP停止層113和多晶硅層114并停止于半導(dǎo)體襯底100，形成柵極堆疊?？蛇x的，在所述柵極堆疊的側(cè)壁上形成側(cè)墻116，用于將柵極堆疊隔開(kāi)。側(cè)墻116可以由氮化硅、氧化硅、氮氧化硅、碳化硅及其組合，和/或其他合適的材料形成。側(cè)墻116可以具有多層結(jié)構(gòu)。側(cè)墻116以通過(guò)包括沉積刻蝕工藝形成，其厚度范圍可以是IOnm-IOOnm,如 30nm、50nm 或 80nm?？蛇x的，在柵極堆疊兩側(cè)形成源/漏區(qū)101。源/漏區(qū)101可以通過(guò)向襯底100中注入P型或N型摻雜物或雜質(zhì)而形成。例如，對(duì)于PMOS來(lái)說(shuō)，源/漏區(qū)101可以是P型摻雜的SiGe ;對(duì)于NMOS來(lái)說(shuō)，源/漏區(qū)101可以是N型摻雜的Si。源/漏區(qū)101可以由包括光亥IJ、離子注入、擴(kuò)散、外延生長(zhǎng)和/或其他合適工藝的方法形成，且可以先于柵極介質(zhì)層111形成。在本實(shí)施例中，源/漏區(qū)101在襯底100內(nèi)部，在其他一些實(shí)施例中，源/漏區(qū)101可以是通過(guò)選擇性外延生長(zhǎng)所形成的提升的源漏極結(jié)構(gòu)，其外延部分的頂部高于柵極堆疊底部(本說(shuō)明書(shū)中所指的柵極堆疊底部意指柵極堆疊與半導(dǎo)體襯底100的交界線)。步驟S103，在半導(dǎo)體襯底100上形成第一層間介質(zhì)層115，以覆蓋源/漏區(qū)101以及位于半導(dǎo)體襯底100上的柵極堆疊。如圖4所示，柵極堆疊之間也被第一層間介質(zhì)層115填充。第一層間介質(zhì)層115可以通過(guò)化學(xué)氣相沉積(Chemical vapor deposition ,CVD )、高密度等離子體CVD、旋涂或其他合適的方法形成在襯底100上。第一層間介質(zhì)層115的材料可以采用包括SiO2、碳摻雜Si02、BPSG、PSG、UGS、氮氧化硅、低k材料或其組合。第一層間介質(zhì)層115的厚度范圍可以是40nm _150nm,如80nm、IOOnm或120nm。步驟S104，執(zhí)行平坦化處理，使CMP停止層113暴露出來(lái)，并與第一層間介質(zhì)層115的上表面齊平。在本實(shí)施例中，對(duì)該半導(dǎo)體器件上的第一層間介質(zhì)層115和柵極堆疊進(jìn)行化學(xué)機(jī)械拋光(Chemical-Mechanical Polish, CMP)的平坦化處理,如圖5所示,使得該柵極堆疊中的CMP停止層113的上表面與第一層間介質(zhì)層115的上表面齊平，并露出所述CMP停止層113的頂部和側(cè)墻116。本發(fā)明創(chuàng)造性地增加了 CMP停止層113，由于該CMP停止層113由硬度系數(shù)較大的金屬形成，其可以取代傳統(tǒng)工藝中的多晶硅層作為平坦化處理的停止層，即在執(zhí)行平坦化處理的時(shí)候?qū)⒃谠搶由戏降亩嗑Ч鑼?14去掉，由此有效地減小了柵極高度?？蛇x的，還可以形成接觸塞121。參考圖6 圖12。如圖6所示，刻蝕第一層間介質(zhì)層115形成使襯底之上的源/漏區(qū)101至少部分暴 露的接觸孔120。具體地，可以使用干法刻蝕、濕法刻蝕或其他合適的刻蝕方式刻蝕第一層間介質(zhì)層115以形成接觸孔120。接觸孔120形成后，使襯底100中的源/漏區(qū)101暴露。由于柵極堆疊被側(cè)墻116所保護(hù)，因此即使在形成接觸孔120時(shí)進(jìn)行過(guò)刻蝕也不會(huì)導(dǎo)致柵極與源/漏極的短路。如果源/漏區(qū)101是通過(guò)選擇性外延生長(zhǎng)所形成的提升的源漏極結(jié)構(gòu)，其外延部分的頂部高于柵極堆疊底部，則接觸孔120可以形成到源/漏區(qū)101內(nèi)部與柵極堆疊底部齊平的位置為止，這樣當(dāng)在接觸孔120內(nèi)填充接觸金屬以形成接觸塞121時(shí)，該接觸金屬可以通過(guò)接觸孔120的部分側(cè)壁和底部與源/漏區(qū)101接觸，從而進(jìn)一步增加接觸面積并降低接觸電阻。如圖7所示，接觸孔120的下部是暴露的源/漏區(qū)101，在該源/漏區(qū)101上沉積金屬，進(jìn)行退火處理后形成金屬硅化物122。具體地，首先，通過(guò)接觸孔120，采用離子注入、沉積非晶化物或者選擇性生長(zhǎng)的方式，對(duì)暴露的源/漏區(qū)101進(jìn)行預(yù)非晶化處理，形成局部非晶硅區(qū)域；然后利用金屬濺鍍方式或化學(xué)氣相沉積法，在該源/漏區(qū)101上形成均勻的金屬層，優(yōu)選地，該金屬可以是鎳。當(dāng)然該金屬也可以是其他可行的金屬，例如Ti、Co或Cu等。隨后對(duì)該半導(dǎo)體結(jié)構(gòu)進(jìn)行退火，在其他的實(shí)施例中可以采用其他的退火工藝，如快速熱退火、尖峰退火等。根據(jù)本發(fā)明的實(shí)施例，通常采用瞬間退火工藝對(duì)器件進(jìn)行退火，例如在大約1000°C以上的溫度進(jìn)行微秒級(jí)激光退火，使所述沉積的金屬與該源/漏區(qū)101內(nèi)形成的非晶化物發(fā)生反應(yīng)形成金屬硅化物122，最后可以選用化學(xué)刻蝕的方法除去未反應(yīng)的沉積的所述金屬。所述非晶化物可以是非晶硅、非晶化硅鍺或者非晶化硅碳中的一種。形成金屬硅化物122的好處是可以減小接觸塞122中的接觸金屬與源/漏區(qū)101之間的電阻率，進(jìn)一步降低接觸電阻。值得注意的是，圖7所示形成金屬硅化物122的步驟是優(yōu)選步驟，即也可以不形成金屬硅化物122，直接在接觸孔120中填充接觸金屬，形成接觸塞121。如圖8所示，在接觸孔120內(nèi)通過(guò)沉積的方法填充接觸金屬形成接觸塞121。該接觸金屬具有與所述襯底100中暴露的源/漏區(qū)101進(jìn)行電連接的下部分(所述“電連接”指的是接觸金屬的下部分可能直接與襯底100中暴露的源/漏區(qū)101接觸，也可能通過(guò)襯底100中暴露的源/漏區(qū)101上形成的金屬硅化物122與襯底100中暴露的源/漏區(qū)101形成實(shí)質(zhì)上的電連通)，該接觸金屬經(jīng)過(guò)接觸孔120貫穿所述第一層間介質(zhì)層115并露出其頂部。優(yōu)選地，接觸金屬的材料為W。當(dāng)然根據(jù)半導(dǎo)體的制造需要，接觸金屬的材料包括但不限于W、Al、TiAl合金中任一種或其組合?？蛇x地，在填充接觸金屬之前，可以選擇在接觸孔120的內(nèi)壁以及底部形成襯層(未在圖中示出)，該襯層可以通過(guò)ALD、CVD、PVD等沉積工藝沉積在接觸孔120的內(nèi)壁以及底部，該襯層的材料可以是Ti、TiN, Ta、TaN, Ru或其組合，該襯層的厚度可以是5nm -20nm,如IOnm或15nm。圖 Γ圖12為另一種結(jié)合本發(fā)明制造接觸塞的各個(gè)階段的結(jié)構(gòu)示意圖。參考圖9，形成覆蓋所述柵極堆疊和所述第一層間介質(zhì)層115的第二層間介質(zhì)層117。第二層間介質(zhì)層117可以通過(guò)化學(xué)氣相沉積(Chemical vapor deposition ,CVD)、高密度等離子體CVD、旋涂或其他合適的方法形成。第二層間介質(zhì)層117的材料可以采用包括SiO2、碳摻雜Si02、BPSG、PSG、UGS、氮氧化硅、低k材料或其組合。優(yōu)選的，第二層間介質(zhì)層117采用與第一層間介質(zhì)層115相同的材料，以便簡(jiǎn)化形成接觸孔120時(shí)的刻蝕工藝。 如圖10所示，刻蝕所述第二層間介質(zhì)層117和第一層間介質(zhì)層115形成至少使所述襯底100之上的源/漏區(qū)101和所述柵極堆疊部分暴露的接觸孔120。具體地，可以使用干法刻蝕、濕法刻蝕或其他合適的刻蝕方式刻蝕第一層間介質(zhì)層115和第二層間介質(zhì)層117以形成接觸孔120。接觸孔120形成后，使襯底100中的源/漏區(qū)101暴露，以及柵極堆疊的上表面部分暴露。如果源/漏區(qū)101是通過(guò)選擇性外延生長(zhǎng)所形成的提升的源漏極結(jié)構(gòu)，其外延部分的頂部高于柵極堆疊底部，則接觸孔120可以形成到源/漏區(qū)101內(nèi)部與柵極堆疊底部齊平的位置為止，這樣當(dāng)在接觸孔120內(nèi)填充接觸金屬以形成接觸塞121時(shí)，該接觸金屬可以通過(guò)接觸孔120的部分側(cè)壁和底部與源/漏區(qū)101接觸，從而進(jìn)一步增加接觸面積并降低接觸電阻。如圖11所示，接觸孔120的下部是暴露的源/漏區(qū)101時(shí)，在該源/漏區(qū)101上沉積金屬，進(jìn)行退火處理后形成金屬硅化物122。具體地，首先，通過(guò)接觸孔120，采用離子注入、沉積非晶化物或者選擇性生長(zhǎng)的方式，對(duì)暴露的源/漏區(qū)101進(jìn)行預(yù)非晶化處理，形成局部非晶硅區(qū)域；然后利用金屬濺鍍方式或化學(xué)氣相沉積法，在該源/漏區(qū)101上形成均勻的金屬層。優(yōu)選地，該金屬可以是鎳。當(dāng)然該金屬也可以是其他可行的金屬，例如Ti、Co或Cu等。隨后對(duì)該半導(dǎo)體結(jié)構(gòu)進(jìn)行退火，在其他的實(shí)施例中可以采用其他的退火工藝，如快速熱退火、尖峰退火等。根據(jù)本發(fā)明的實(shí)施例，通常采用瞬間退火工藝對(duì)器件進(jìn)行退火，例如在大約1000°C以上的溫度進(jìn)行微秒級(jí)激光退火，使所述沉積的金屬與該源/漏區(qū)101內(nèi)形成的非晶化物發(fā)生反應(yīng)形成金屬硅化物122，最后可以選用化學(xué)刻蝕的方法除去未反應(yīng)的沉積的所述金屬。所述非晶化物可以是非晶硅、非晶化硅鍺或者非晶化硅碳中的一種。形成金屬硅化物122的好處是可以減小接觸塞122中的接觸金屬與源/漏區(qū)101之間的電阻率，進(jìn)一步降低接觸電阻。值得注意的是，圖11所示形成金屬硅化物122的步驟是優(yōu)選步驟，即也可以不形成金屬硅化物122，直接在接觸孔120中填充接觸金屬，形成接觸塞121。如圖12所示，在接觸孔120內(nèi)通過(guò)沉積的方法填充接觸金屬形成接觸塞121。該接觸金屬經(jīng)過(guò)接觸孔120貫穿所述第二層間介質(zhì)層117和第一層間介質(zhì)層115，并露出第二層間介質(zhì)層117的頂部。優(yōu)選地，接觸金屬的材料為W。當(dāng)然根據(jù)半導(dǎo)體的制造需要，接觸金屬的材料包括但不限于W、Al、TiAl合金中任一種或其組合。如上所述，由于柵極與源/漏的高度差小了，在刻蝕接觸孔時(shí)，刻蝕的距離減小了，因此與傳統(tǒng)的接觸孔刻蝕工藝相比，刻蝕的高度、精度都更容易控制，優(yōu)化了接觸孔刻蝕工藝。實(shí)施本發(fā)明提供的半導(dǎo)體結(jié)構(gòu)的制造方法，能夠有效減小柵極高度，且在減小柵極高度的同時(shí)，不影響半導(dǎo)體器件的性能。雖然關(guān)于示例實(shí)施例及其優(yōu)點(diǎn)已經(jīng)詳細(xì)說(shuō)明，應(yīng)當(dāng)理解在不脫離本發(fā)明的精神和所附權(quán)利要求限定的保護(hù)范圍的情況下，可以對(duì)這些實(shí)施例進(jìn)行各種變化、替換和修改。對(duì)于其他例子，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)容易理解在保持本發(fā)明保護(hù)范圍內(nèi)的同時(shí)，工藝步驟的次序可以變化。此外，本發(fā)明的應(yīng)用范圍不局限于說(shuō)明書(shū)中描述的特定實(shí)施例的工藝、機(jī)構(gòu)、制造、物質(zhì)組成、手段、方法及步驟。從本發(fā)明的公開(kāi)內(nèi)容，作為本領(lǐng)域的普通技術(shù)人員將容易地理解，對(duì)于目前已存在或者以后即將開(kāi)發(fā)出的工藝、機(jī)構(gòu)、制造、物質(zhì)組成、手段、方法 或步驟，其中它們執(zhí)行與本發(fā)明描述的對(duì)應(yīng)實(shí)施例大體相同的功能或者獲得大體相同的結(jié)果，依照本發(fā)明可以對(duì)它們進(jìn)行應(yīng)用。因此，本發(fā)明所附權(quán)利要求旨在將這些工藝、機(jī)構(gòu)、制造、物質(zhì)組成、手段、方法或步驟包含在其保護(hù)范圍內(nèi)。
權(quán)利要求
1.一種半導(dǎo)體結(jié)構(gòu)的制造方法，該方法包括以下步驟 (a)提供一半導(dǎo)體襯底(100)，在所述半導(dǎo)體襯底(100)上依次形成柵極介質(zhì)層(111)、金屬柵極(112)、CMP停止層(113)、多晶硅層(114)； (b)刻蝕所述柵極介質(zhì)層(111)、所述金屬柵極(112)、所述CMP停止層(113)、所述多晶硅層(114)形成柵極堆疊； (c)在半導(dǎo)體襯底(100)上形成第一層間介質(zhì)層(115)，以覆蓋所述半導(dǎo)體襯底(100)上的柵極堆疊； (d)執(zhí)行平坦化處理，使所述CMP停止層(113)暴露出來(lái)，并與第一層間介質(zhì)層(115)的上表面齊平。
2.根據(jù)權(quán)利要求I所述的方法，其中，所述CMP停止層(113)的硬度系數(shù)大于所述多晶硅層(114)的硬度系數(shù)。
3.根據(jù)權(quán)利要求I所述的方法，其中，所述CMP停止層(113)的材料包括鎳、鈦、鉻、鉬、TiN中的一種或其任意組合。
4.根據(jù)權(quán)利要求I所述的方法，其中，所述金屬柵極(112)與所述CMP停止層(113)的厚度之和為20nm。
5.根據(jù)權(quán)利要求I所述的方法，其中，所述金屬柵極(112)的厚度為5nm，所述CMP停止層(113)的厚度為15nm。
6.根據(jù)權(quán)利要求I所述的方法，其中，在所述步驟(b)之后還包括以下步驟在所述柵極堆疊的兩側(cè)形成源/漏區(qū)(101)。
7.根據(jù)權(quán)利要求6所述的方法，其中，在所述步驟(d)之后還包括以下步驟形成接觸塞(121)。
8.根據(jù)權(quán)利要求7所述的方法，其中，形成所述接觸塞(121)，還包括以下步驟 (f)在所述第一介質(zhì)層(115)中形成至少使所述襯底(100)之上的源/漏區(qū)(101)部分暴露的接觸孔(120); (g)在所述襯底(100)的暴露的源/漏區(qū)(101)上形成金屬硅化物(122); (h)在所述接觸孔(120)中填充接觸金屬。
9.根據(jù)權(quán)利要求7所述的方法，其中，形成所述接觸塞(121)，還包括以下步驟 (i)形成覆蓋所述柵極堆疊和所述第一介質(zhì)層(115)的第二介質(zhì)層(117)； (j )刻蝕所述第二介質(zhì)層(117)和第一介質(zhì)層(115)形成至少使所述襯底(100)之上的源/漏區(qū)(101)和所述柵極堆疊部分暴露的接觸孔(120); (k)在所述接觸孔(120)中填充接觸金屬。
10.一種半導(dǎo)體結(jié)構(gòu)，該半導(dǎo)體結(jié)構(gòu)包括襯底(100)、柵極堆疊、第一層間介質(zhì)層(115)、源/漏區(qū)(101)，其中 所述源/漏區(qū)(101)嵌于所述襯底(100)中，所述柵極堆疊形成在所述襯底(100)之上，所述第一層間介質(zhì)層(115)覆蓋所述源/漏區(qū)(101 )， 其特征在于， 所述柵極堆疊依次包括與襯底(100)接觸的柵極介質(zhì)層(111)、金屬柵極(112)和CMP停止層(113)。
11.根據(jù)權(quán)利要求8所述的半導(dǎo)體結(jié)構(gòu)，其中，所述CMP停止層(113)的硬度系數(shù)大于多晶硅的硬度系數(shù)。
12.根據(jù)權(quán)利要求8所述的半導(dǎo)體結(jié)構(gòu)，其中，所述金屬柵極(112)與所述CMP停止層(113)的厚度之和為20nm。
13.根據(jù)權(quán)利要求8所述的半導(dǎo)體結(jié)構(gòu)，其中，所述金屬柵極(112)的厚度為5nm，所述CMP停止層(113)的厚度為15nm。
14.根據(jù)權(quán)利要求8所述的半導(dǎo)體結(jié)構(gòu)，其中，所述CMP停止層(113)的材料包括鎳、鈦、鉻、鉬、TiN中的一種或者其任意組合。
15.根據(jù)權(quán)利要求8所述的半導(dǎo)體結(jié)構(gòu)，其中，所述半導(dǎo)體結(jié)構(gòu)還包括接觸塞(121)。
全文摘要
本發(fā)明提供一種半導(dǎo)體結(jié)構(gòu)及其制造方法，該方法包括以下步驟提供一半導(dǎo)體襯底，在所述半導(dǎo)體襯底上依次形成柵極介質(zhì)層、金屬柵極、CMP停止層、多晶硅層；刻蝕所述柵極介質(zhì)層、所述金屬柵極、所述CMP停止層、所述多晶硅層形成柵極堆疊；在半導(dǎo)體襯底上形成第一層間介質(zhì)層，以覆蓋所述半導(dǎo)體襯底上的柵極堆疊及其兩側(cè)部分；執(zhí)行平坦化處理，使所述CMP停止層暴露出來(lái)，并與第一層間介質(zhì)層的上表面齊平。相應(yīng)地，本發(fā)明還提供一種半導(dǎo)體結(jié)構(gòu)。本發(fā)明通過(guò)增加CMP停止層，有效降低了金屬柵的高度，因此有效減少了金屬柵與接觸區(qū)的電容，并優(yōu)化了后續(xù)的接觸孔刻蝕工藝。
文檔編號(hào)H01L29/423GK102820328SQ20111015445
公開(kāi)日2012年12月12日 申請(qǐng)日期2011年6月9日 優(yōu)先權(quán)日2011年6月9日
發(fā)明者尹海洲, 朱慧瓏, 駱志炯 申請(qǐng)人:中國(guó)科學(xué)院微電子研究所, 北京北方微電子基地設(shè)備工藝研究中心有限責(zé)任公司