專利名稱：靜電放電保護(hù)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種靜電放電保護(hù)裝置，特別是涉及一種具有串接的PNP晶體管的靜電放電保護(hù)裝置。
背景技術(shù)：
靜電放電(electrostatic discharge, ESD)為自非導(dǎo)電表面的靜電移動(dòng)的現(xiàn)象，其會(huì)造成集成電路中的半導(dǎo)體與其它電路組成的損害。例如，在地毯上行走的人體、在封裝集成電路的機(jī)器、或是測試集成電路的儀器. 等帶電體，在接觸到芯片時(shí)會(huì)向芯片放電，且此靜電放電的瞬間功率有可能造成芯片中的集成電路損壞或失效。 為了防止集成電路因靜電放電現(xiàn)象而損壞，在集成電路中都會(huì)加入靜電放電保護(hù)裝置的設(shè)計(jì)。一般而言，靜電放電保護(hù)裝置有許多的設(shè)計(jì)方式，其中一種常見的方式就是利用串接的兩級(jí)N型晶體管，來達(dá)到靜電放電保護(hù)的作用，其中串接的兩級(jí)N型晶體管的柵極端皆偏壓在固定的電壓。然而，此種架構(gòu)所提供的ESD保護(hù)能力往往會(huì)受到工藝偏移的影響，進(jìn)而降低ESD保護(hù)裝置的可靠度。由此可見，上述現(xiàn)有的靜電放電保護(hù)裝置在結(jié)構(gòu)與使用上，顯然仍存在有不便與缺陷，而亟待加以進(jìn)一步改進(jìn)。為了解決上述存在的問題，相關(guān)廠商莫不費(fèi)盡心思來謀求解決之道，但長久以來一直未見適用的設(shè)計(jì)被發(fā)展完成，而一般產(chǎn)品又沒有適切的結(jié)構(gòu)能夠解決上述問題，此顯然是相關(guān)業(yè)者急欲解決的問題。因此如何能創(chuàng)設(shè)一種新型結(jié)構(gòu)的靜電放電保護(hù)裝置，實(shí)屬當(dāng)前重要研發(fā)課題之一，亦成為當(dāng)前業(yè)界極需改進(jìn)的目標(biāo)。

發(fā)明內(nèi)容
本發(fā)明的目的在于，克服現(xiàn)有的靜電放電保護(hù)裝置存在的缺陷，而提供一種新型結(jié)構(gòu)的靜電放電保護(hù)裝置，所要解決的技術(shù)問題是使其利用串接的PNP晶體管將靜電信號(hào)導(dǎo)通至接地端，以降低防護(hù)電路所需承受的額定電流。藉此，防護(hù)電路的布局面積可以被降低，進(jìn)而降低工藝偏移對(duì)靜電放電保護(hù)裝置的影響，非常適于實(shí)用。本發(fā)明的另一目的在于，克服現(xiàn)有的靜電放電保護(hù)裝置存在的缺陷，而提供一種新型結(jié)構(gòu)的靜電放電保護(hù)裝置，所要解決的技術(shù)問題是使其利用串接的PNP晶體管提供多個(gè)分支路徑，以將靜電信號(hào)導(dǎo)通至接地端。藉此，防護(hù)電路所需承受的額定電流可以被降低，進(jìn)而降低工藝偏移對(duì)靜電放電保護(hù)裝置的影響，從而更加適于實(shí)用。本發(fā)明的目的及解決其技術(shù)問題是采用以下技術(shù)方案來實(shí)現(xiàn)的。依據(jù)本發(fā)明提出的一種靜電放電保護(hù)裝置，電性連接一焊墊，并包括K個(gè)PNP晶體管與防護(hù)電路，其中K為正整數(shù)。第I個(gè)PNP晶體管的射極電性連接焊墊，第i個(gè)PNP晶體管的基極電性連接第(i+1)個(gè)PNP晶體管的射極，且所述K個(gè)PNP晶體管的集極電性連接至接地端，i為整數(shù)且I ^ i ^ (K-I)。防護(hù)電路電性連接在第K個(gè)PNP晶體管的基極與接地端之間，并提供一放電路徑。其中，來自焊墊的靜電信號(hào)通過放電路徑與所述K個(gè)PNP晶體管導(dǎo)通至接地端。本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進(jìn)一步實(shí)現(xiàn)。
前述的靜電放電保護(hù)裝置，其中所述的焊墊用以接收高電壓信號(hào)，且靜電放電保護(hù)裝置還包括第一控制電路。其中，第一控制電路電性連接焊墊，并接收電源電壓。此外，當(dāng)電源電壓被供應(yīng)時(shí)，第一控制電路依據(jù)高電壓信號(hào)產(chǎn)生隔離電壓，且防護(hù)電路或是所述K個(gè)PNP晶體管中的一特定PNP晶體管，依據(jù)隔離電壓抑制流經(jīng)防護(hù)電路或是特定PNP晶體管的漏電流。前述的靜電放電保護(hù)裝置，其中所述的第一控制電路包括一第一 PMOS晶體管，其中該第一 PMOS晶體管的源極接收該高電壓信號(hào)；一第一 NMOS晶體管，其中該第一 NMOS晶體管的漏極電性連接該第一 PMOS晶體管的漏極，該第一 NMOS晶體管的柵極接收該電源電壓，且該第一 NMOS晶體管的源極電性連接該接地端；以及一第二 PMOS晶體管，其中該第二 PMOS晶體管的源極接收該高電壓信號(hào)，該第二 PMOS晶體管的柵極電性連接該第一 PMOS晶體管的漏極，該第二 PMOS晶體管的漏極電性連接該第一 PMOS晶體管的柵極，且該第二PMOS晶體管的漏極用以產(chǎn)生該隔離電壓。前述的靜電放電保護(hù)裝置，其中所述的焊墊用以接收高電壓信號(hào)，且靜電放電保 護(hù)裝置還包括第二控制電路。其中，第二控制電路電性連接焊墊，并接收電源電壓。此外，當(dāng)電源電壓被供應(yīng)時(shí)，第二控制電路依據(jù)高電壓信號(hào)產(chǎn)生多個(gè)隔離電壓，且防護(hù)電路與部分PNP晶體管依據(jù)這些隔離電壓抑制流經(jīng)防護(hù)電路與所述部分PNP晶體管的漏電流。前述的靜電放電保護(hù)裝置，其中所述的第二控制電路包括一第三PMOS晶體管，其中該第三PMOS晶體管的源極接收該高電壓信號(hào)；一第二 NMOS晶體管，其中該第二 NMOS晶體管的漏極電性連接該第三PMOS晶體管的漏極，該第二 NMOS晶體管的柵極接收該電源電壓，且該第二 NMOS晶體管的源極電性連接該接地端；以及多個(gè)第四PMOS晶體管，其中該些第四PMOS晶體管的源極接收該高電壓信號(hào)，該些第四PMOS晶體管的柵極電性連接該第三PMOS晶體管的漏極，該些第四PMOS晶體管的其中之一的漏極電性連接該第三PMOS晶體管的柵極，且該些第四PMOS晶體管的漏極用以產(chǎn)生該些隔離電壓。前述的靜電放電保護(hù)裝置，其中所述的第二控制電路包括一第五PMOS晶體管，其中該第五PMOS晶體管的源極接收該高電壓信號(hào)；一第三NMOS晶體管，其中該第三NMOS晶體管的漏極電性連接該第五PMOS晶體管的漏極，該第三NMOS晶體管的柵極接收該電源電壓，且該第三NMOS晶體管的源極電性連接該接地端；一第六PMOS晶體管，其中該第六PMOS晶體管的源極接收該高電壓信號(hào)，該第六PMOS晶體管的柵極電性連接該第五PMOS晶體管的漏極，且該第六PMOS晶體管的漏極電性連接該第五PMOS晶體管的柵極；以及多個(gè)電阻，該些電阻的第一端電性連接該第五PMOS晶體管的漏極，該些電阻的第二端用以產(chǎn)生該些隔離電壓。前述的靜電放電保護(hù)裝置，還包括多個(gè)二極管。其中，所述多個(gè)二極管分別穿插在所述K個(gè)PNP晶體管中的兩相鄰PNP晶體管之間。前述的靜電放電保護(hù)裝置，其中所述的防護(hù)電路包括一第四NMOS晶體管，其中該第四NMOS晶體管的漏極電性連接第K個(gè)PNP晶體管的基極，且該第四NMOS晶體管的柵極接收一電源電壓或是一隔離電壓；以及一第五NMOS晶體管，其中該第五NMOS晶體管的漏極電性連接第四NMOS晶體管的源極，該第五NMOS晶體管的柵極接收一接地電壓，且該第五NMOS晶體管的源極電性連接至該接地端。前述的靜電放電保護(hù)裝置，其中所述的防護(hù)電路包括一第六NMOS晶體管，且該第六NMOS晶體管的漏極電性連接第K個(gè)PNP晶體管的基極，該第六NMOS晶體管的柵極接收一接地電壓，且該第六NMOS晶體管的源極電性連接至該接地端。前述的靜電放電保護(hù)裝置，其中所述的防護(hù)電路包括一第七PMOS晶體管，其中該第七PMOS晶體管的源極電性連接第K個(gè)PNP晶體管的基極，且該第七PMOS晶體管的柵極電性連接其源極或是接收一隔離電壓；以及一第八PMOS晶體管，其中該第八PMOS晶體管的源極電性連接該第七PMOS晶體管的漏極，該第八PMOS晶體管的柵極接收一電源電壓，且該第八PMOS晶體管的漏極電性連接至該接地端。
前述的靜電放電保護(hù)裝置，其中所述的防護(hù)電路包括一第九PMOS晶體管，且該第九PMOS晶體管的源極與柵極電性連接第K個(gè)PNP晶體管的基極，該第九PMOS晶體管的漏極電性連接至該接地端。本發(fā)明的目的及解決其技術(shù)問題還采用以下技術(shù)方案來實(shí)現(xiàn)。依據(jù)本發(fā)明提出的一種靜電放電保護(hù)裝置，電性連接一焊墊，并包括K個(gè)PNP晶體管與防護(hù)電路，其中K為正整數(shù)。所述K個(gè)PNP晶體管提供導(dǎo)通至一接地端的K個(gè)分支路徑。此外，第I個(gè)PNP晶體管電性連接焊墊。第i個(gè)PNP晶體管電性連接第(i+1)個(gè)PNP晶體管，并提供第i個(gè)分支路徑。第K個(gè)PNP晶體管提供第K個(gè)分支路徑，其中i為整數(shù)且(K-I)。防護(hù)電路電性連接在第K個(gè)PNP晶體管與接地端之間，且防護(hù)電路提供一放電路徑。其中，來自焊墊的靜電信號(hào)通過放電路徑與所述K個(gè)分支路徑導(dǎo)通至接地端。本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進(jìn)一步實(shí)現(xiàn)。前述的靜電放電保護(hù)裝置，其中所述的焊墊用以接收一高電壓信號(hào)，且該靜電放電保護(hù)裝置還包括一第一控制電路，電性連接該焊墊，并接收一電源電壓，其中，當(dāng)該電源電壓被供應(yīng)時(shí)，該第一控制電路依據(jù)該高電壓信號(hào)產(chǎn)生一隔離電壓，且該防護(hù)電路或是該些PNP晶體管中的一特定PNP晶體管，依據(jù)該隔離電壓抑制流經(jīng)該防護(hù)電路或是該特定PNP晶體管的漏電流。前述的靜電放電保護(hù)裝置，其中所述的焊墊用以接收一高電壓信號(hào)，且該靜電放電保護(hù)裝置還包括一第二控制電路，電性連接該焊墊，并接收一電源電壓，其中，當(dāng)該電源電壓被供應(yīng)時(shí)，該第二控制電路依據(jù)該高電壓信號(hào)產(chǎn)生多個(gè)隔離電壓，且該防護(hù)電路與部分該些PNP晶體管依據(jù)該些隔離電壓抑制流經(jīng)該防護(hù)電路與所述部分該些PNP晶體管的漏電流。本發(fā)明與現(xiàn)有技術(shù)相比具有明顯的優(yōu)點(diǎn)和有益效果。借由上述技術(shù)方案，本發(fā)明靜電放電保護(hù)裝置至少具有下列優(yōu)點(diǎn)及有益效果本發(fā)明是將串接的多個(gè)PNP晶體管電性連接在焊墊與防護(hù)電路之間。藉此，來自焊墊的靜電信號(hào)將可通過PNP晶體管導(dǎo)通至接地端，進(jìn)而降低防護(hù)電路所需承受的額定電流。此外，防護(hù)電路的布局面積會(huì)隨著額定電流的降低而變小，因此可降低工藝偏移對(duì)靜電放電保護(hù)裝置的影響。綜上所述，本發(fā)明是有關(guān)于一種靜電放電保護(hù)裝置，電性連接一焊墊，并包括K個(gè)PNP晶體管與防護(hù)電路，其中K為正整數(shù)。第I個(gè)PNP晶體管的射極電性連接焊墊，第i個(gè)PNP晶體管的基極電性連接第(i+1)個(gè)PNP晶體管的射極，且所述K個(gè)PNP晶體管的集極電性連接至接地端，i為整數(shù)且(K-I)。防護(hù)電路電性連接在第K個(gè)PNP晶體管的基極與接地端之間，并提供一放電路徑。其中，來自焊墊的靜電信號(hào)通過放電路徑與所述K個(gè)PNP晶體管導(dǎo)通至接地端。本發(fā)明在技術(shù)上有顯著的進(jìn)步，并具有明顯的積極效果，誠為一新穎、進(jìn)步、實(shí)用的新設(shè)計(jì)。上述說明僅是本發(fā)明技術(shù)方案的概述，為了能夠更清楚了解本發(fā)明的技術(shù)手段，而可依照說明書的內(nèi)容予以實(shí)施，并且為了讓本發(fā)明的上述和其他目的、特征和優(yōu)點(diǎn)能夠更明顯易懂，以下特舉較佳實(shí)施例，并配合附圖，詳細(xì)說明如下。


圖I是依據(jù)本發(fā)明的第一實(shí)施例的靜電放電保護(hù)裝置的示意圖。圖2是根據(jù)本發(fā)明的第二實(shí)施例的靜電放電保護(hù)裝置的結(jié)構(gòu)示意圖。圖3是根據(jù)本發(fā)明的第三實(shí)施例的靜電放電保護(hù)裝置的結(jié)構(gòu)示意圖。
圖4是根據(jù)本發(fā)明的第四實(shí)施例的靜電放電保護(hù)裝置的結(jié)構(gòu)示意圖。圖5是根據(jù)本發(fā)明的第五實(shí)施例的靜電放電保護(hù)裝置的結(jié)構(gòu)示意圖。圖6是依據(jù)本發(fā)明的一實(shí)施例的控制電路的電路圖。圖7是依據(jù)本發(fā)明的另一實(shí)施例的控制電路的電路圖。圖8是依據(jù)本發(fā)明的又一實(shí)施例的控制電路的電路圖。圖9A 圖9C分別是依據(jù)本發(fā)明的一實(shí)施例的防護(hù)電路的電路圖。100、200、300、400、500 :靜電放電保護(hù)裝置101 :焊墊110_1 110_K PNP 晶體管120、910 93O :防護(hù)電路121、122、620、720、820、921 NM0S 晶體管VDI、VD2、VD4、VD6、VD7、VD8、VD9 :電源電壓VG1、VG91 :接地電壓I_Total :靜電電流I⑴ I (K)、I_ptc :分支電流210、310、410、600、700、800 :控制電路VI02、VI03、VI041 VI044、VI06、VI071 VI074.VI081 VI084.VI09 :隔離電
壓VH2、VH3、VH4、VH6、VH7、VH8 :高電壓信號(hào)510 : 二極管610、630、710、731 734、810、830、911、912、931 PM0S 晶體管R81 R84:電阻
具體實(shí)施例方式為更進(jìn)一步闡述本發(fā)明為達(dá)成預(yù)定發(fā)明目的所采取的技術(shù)手段及功效，以下結(jié)合附圖及較佳實(shí)施例，對(duì)依據(jù)本發(fā)明提出的靜電放電保護(hù)裝置其具體實(shí)施方式
、結(jié)構(gòu)、特征及其功效，詳細(xì)說明如后。有關(guān)本發(fā)明的前述及其他技術(shù)內(nèi)容、特點(diǎn)及功效，在以下配合參考圖式的較佳實(shí)施例的詳細(xì)說明中將可清楚的呈現(xiàn)。為了方便說明，在以下的實(shí)施例中，相同的元件以相同的編號(hào)表不。
[第一實(shí)施例]圖I是依據(jù)本發(fā)明的第一實(shí)施例的靜電放電保護(hù)裝置的示意圖。請(qǐng)參閱圖I所示，靜電放電保護(hù)裝置100電性連接一焊墊101，并包括K個(gè)PNP晶體管110_1 110_K與防護(hù)電路120，其中K為正整數(shù)。更進(jìn)一步來看，防護(hù)電路120包括NMOS晶體管121與NMOS晶體管122。在此，所述的PNP晶體管110_1 IIOJ(為PNP型的雙載子接面晶體管(bipolarjunction transistor, BJT),且所述的NMOS晶體管121與122為N型的金屬氧化物半導(dǎo)體場效應(yīng)晶體管(Complementary Metal-Oxide-Semiconductor, CMOS)。就防護(hù)電路120而言，NMOS晶體管121的漏極電性連接PNP晶體管110_K的基極，且NMOS晶體管121的柵極接收一電源電壓VD1。此外，NMOS晶體管122的漏極電性連接 NMOS晶體管121的源極，NMOS晶體管122的柵極接收一接地電壓VG1，且NMOS晶體管122的源極電性連接至接地端。就布局結(jié)構(gòu)來說，兩串接的NMOS晶體管121與122具有寄生的橫向NPN晶體管，因此防護(hù)電路120可以提供一放電路徑。此外，第I個(gè)PNP晶體管110_1的射極電性連接焊墊101，且第I個(gè)PNP晶體管110_1的基極電性連接第2個(gè)PNP晶體管110_2的射極。此外，第2個(gè)PNP晶體管110_2的基極電性連接第3個(gè)PNP晶體管110_3的射極、第3個(gè)PNP晶體管110_3的基極電性連接第4個(gè)PNP晶體管110_4的射極...等。以此類推，第i個(gè)PNP晶體管的基極電性連接第(i+1)個(gè)PNP晶體管的射極，i為整數(shù)且(K-I)。再者，所述的K個(gè)PNP晶體管IlOj 110_K的集極電性連接至接地端，以形成K個(gè)分支路徑。在實(shí)際應(yīng)用上，焊墊101電性連接至一內(nèi)部電路(未繪示出)，而靜電放電保護(hù)裝置100則是在不影響內(nèi)部電路正常操作的前提下，避免來自焊墊101的靜電信號(hào)對(duì)內(nèi)部電路造成損害。因此，當(dāng)電源電壓VDl被供應(yīng)時(shí)，內(nèi)部電路將正常操作。此外，NMOS晶體管122的柵極將接收到接地電壓VG1，進(jìn)而阻隔焊墊101導(dǎo)通至接地端。如此一來，將可抑制防護(hù)電路120所形成的漏電流，進(jìn)而避免內(nèi)部電路受到靜電放電保護(hù)裝置100的影響。當(dāng)靜電放電事件發(fā)生時(shí)，來自焊墊101的靜電信號(hào)將會(huì)促使PNP晶體管110_1 110J(中的p+-n接面(亦即射-基極接面)偏壓在順向偏壓。藉此，一部分的靜電信號(hào)將可通過PNP晶體管110_1 110_K中的p+-n-p結(jié)構(gòu)(亦即分支路徑)分流至接地端,而另一部分的靜電信號(hào)則將通過PNP晶體管110_1 110_K逐級(jí)傳遞至防護(hù)電路120。此外，傳送至防護(hù)電路120的靜電信號(hào)將可通過寄生的NPN晶體管所形成的放電路徑，而被傳導(dǎo)至接地端。舉例來說，倘若流入焊墊101的靜電電流為I_Total，且通過PNP晶體管110_1
110_K的分支路徑所形成的分支電流分別為I (I)、I (2)、I (3).....I(K),則傳送至防護(hù)電
路120的分支電流I_ptc將如式⑴所示I_ptc = I_Total_I (I) _I (2) _I (3). . _I (K)式(I)若是以共射極電流增益，亦即e = (Ie/IB)，來重新表示式(1)，則式⑴可改寫為I_Total = (1+ ^ )KX I_ptc 式(2)其中，K為串接PNP晶體管的個(gè)數(shù)，IC為PNP晶體管的集極電流，且Ib為PNP晶體管的基極電流。換言之，當(dāng)靜電放電事件發(fā)生時(shí)，來自焊墊101的靜電信號(hào)將可通過防護(hù)電路120的放電路徑與PNP晶體管110_1 110_K的分支路徑導(dǎo)通至接地端。如此一來，由于來自焊墊101的靜電信號(hào)可以通過PNP晶體管110_1 IlOJ(導(dǎo)通至接地端，因此防護(hù)電路120的放電路徑將無須承受過大的靜電電流，也就是說，防護(hù)電路120所需承受的額定電流將可被降低。相對(duì)地，在電路布局的設(shè)計(jì)上，防護(hù)電路120的布局面積可以被降低，進(jìn)而降低工藝偏移對(duì)靜電放電保護(hù)裝置100的影響。[第二實(shí)施例]圖2是根據(jù)本發(fā)明的第二實(shí)施例的靜電放電保護(hù)裝置的結(jié)構(gòu)示意圖。請(qǐng)參閱圖2所示，本實(shí)施例與第一實(shí)施例大致相同，且圖2中相同或相似的元件標(biāo)號(hào)代表相同或相似的元件，本實(shí)施例中便不再贅述。本實(shí)施例與第一實(shí)施例主要的不同之處在于靜電放電保護(hù)裝置200更包括控制電路210，且防護(hù)電路120中的NMOS晶體管121的柵極用以接收隔離電壓VI02。在本實(shí)施例中，控制電路210電性連接焊墊101。此外，當(dāng)電源電壓VD2被供應(yīng)時(shí)，連接至焊墊101的內(nèi)部電路(未繪示出)將正常操作，且內(nèi)部電路會(huì)通過焊墊101接收一高電壓信號(hào)VH2。另一方面，此時(shí)的控制電路210將會(huì)接收到電源電壓VD2與來自焊墊101的高電壓信號(hào)VH2。此外，當(dāng)電源電壓VD2被供應(yīng)時(shí)，控制電路210會(huì)依據(jù)高電壓信號(hào)VH2產(chǎn)生隔離電壓VI02，其中本實(shí)施例所述的隔離電壓VI02為高電壓位準(zhǔn)。因此，當(dāng)防護(hù)電路120中的NMOS晶體管121接收到隔離電壓VI02時(shí)，NMOS晶體管121中的寄生p_n接面的崩潰電壓(breakdown voltage)將會(huì)被提高,進(jìn)而抑制流經(jīng)防護(hù)電路120的漏電流。換言之,在本實(shí)施例中，當(dāng)電源電壓VD2被供應(yīng)時(shí)，控制電路210會(huì)產(chǎn)生隔離電壓VI02，且防護(hù)電路120將會(huì)依據(jù)隔離電壓VI02抑制流經(jīng)防護(hù)電路120的漏電流。其中，如式(2)所示，靜電電流1_Total將隨著分支電流I_ptc的減小而減小。此外，當(dāng)靜電放電事件發(fā)生時(shí)，電壓電源VD2將不被提供至控制電路210，且控制電路210不會(huì)產(chǎn)生隔離電壓VI02。藉此，NMOS晶體管 121的柵極將處于浮接的狀態(tài)，進(jìn)而提高防護(hù)電路120的防護(hù)能力。此外，與第一實(shí)施例相似地，當(dāng)靜電放電事件發(fā)生時(shí)，來自焊墊101的靜電信號(hào)將可通過防護(hù)電路120的放電路徑與PNP晶體管110_1 110_K導(dǎo)通至接地端，進(jìn)而避免靜電信號(hào)對(duì)內(nèi)部電路造成損害。此外，由于靜電信號(hào)可以通過PNP晶體管110_1 110_1(導(dǎo)通至接地端，因此防護(hù)電路120的布局面積可以有效地被降低，進(jìn)而降低工藝偏移對(duì)靜電放電保護(hù)裝置200的影響。[第三實(shí)施例]圖3是根據(jù)本發(fā)明的第三實(shí)施例的靜電放電保護(hù)裝置的結(jié)構(gòu)示意圖。請(qǐng)參閱圖3所示，本實(shí)施例與第一實(shí)施例大致相同，且圖3中相同或相似的元件標(biāo)號(hào)代表相同或相似的元件，本實(shí)施例中便不再贅述。本實(shí)施例與第一實(shí)施例主要的不同之處在于靜電放電保護(hù)裝置300更包括控制電路310，且PNP晶體管110_K的基極更接收隔離電壓VI03。在本實(shí)施例中，控制電路310電性連接焊墊101。此外，當(dāng)電源電壓VDl被供應(yīng)時(shí)，連接至焊墊101的內(nèi)部電路(未繪示出)將正常操作，且內(nèi)部電路會(huì)通過焊墊101接收一高電壓信號(hào)VH3。另一方面，此時(shí)的控制電路310將會(huì)接收到電源電壓VDl與來自焊墊101的高電壓信號(hào)VH3。此外，當(dāng)電源電壓VDl被供應(yīng)時(shí)，控制電路310將會(huì)依據(jù)高電壓信號(hào)VH3產(chǎn)生隔離電壓VI03，其中本實(shí)施例所述的隔離電壓VI03為高電壓位準(zhǔn)。因此，當(dāng)PNP晶體管110_K的基極到接收隔離電壓VI03時(shí)，其射-基極接面將不會(huì)偏壓在順向偏壓下，進(jìn)而抑制流經(jīng)PNP晶體管110_K的漏電流。換言之，在本實(shí)施例中，當(dāng)電源電壓VDl被供應(yīng)時(shí)，控制電路310會(huì)產(chǎn)生隔離電壓VI03，進(jìn)而抑制流經(jīng)PNP晶體管110_K的漏電流。值得一提的是，雖然本實(shí)施例是將隔離電壓VI03傳送至PNP晶體管110_K，但本領(lǐng)域具有通常知識(shí)的技術(shù)人員也可依據(jù)設(shè)計(jì)所需，將隔離電壓VI03傳送至PNP晶體管110_1 110_K中的某一 PNP晶體管，以致使接收到隔離電壓VI03的PNP晶體管可抑制漏電流的產(chǎn)生。此外，與第一實(shí)施例相似地，當(dāng)靜電放電事件發(fā)生時(shí)，來自焊墊101的靜電信號(hào)將可通過防護(hù)電路120的放電路徑與PNP晶體管110_1 110_K導(dǎo)通至接地端，進(jìn)而避免靜電信號(hào)對(duì)內(nèi)部電路造成損害。此外，由于靜電信號(hào)可以通過PNP晶體管110_1 110_1(導(dǎo)通至接地端，因此防護(hù)電路120的布局面積可以有效地被降低，進(jìn)而降低工藝偏移對(duì)靜電放電保護(hù)裝置300的影響。[第四實(shí)施例]圖4是根據(jù)本發(fā)明的第四實(shí)施例的靜電放電保護(hù)裝置的結(jié)構(gòu)示意圖。請(qǐng)參閱圖4所示，本實(shí)施例與第一實(shí)施例大致相同，且圖4中相同或相似的元件標(biāo)號(hào)代表相同或相似的元件，本實(shí)施例中便不再贅述。本實(shí)施例與第一實(shí)施例主要的不同之處在于靜電放電保護(hù)裝置400更包括控制電路410，且PNP晶體管110_1 110_K的基極更接收隔離電壓VI041 VI044，且防護(hù)電路120中的NMOS晶體管121的柵極用以接收隔離電壓VI045。在本實(shí)施例中，控制電路410電性連接焊墊101。此外，當(dāng)電源電壓VD4被供應(yīng)時(shí)，連接至焊墊101的內(nèi)部電路(未繪示出)將正常操作，且內(nèi)部電路會(huì)通過焊墊101接收一高電壓信號(hào)VH4。另一方面，此時(shí)的控制電路410將會(huì)接收到電源電壓VD4與來自焊墊101的高電壓信號(hào)VH4。此外，當(dāng)電源電壓VD4被供應(yīng)時(shí)，控制電路410將會(huì)依據(jù)高電壓信號(hào)VH4產(chǎn)生隔離電壓VI041 VI045，其中本實(shí)施例所述的隔離電壓VI041 VI045為高電壓位準(zhǔn)。因此，當(dāng)防護(hù)電路120中的NMOS晶體管121接收到隔離電壓VI045時(shí)，NMOS晶體管121中的寄生p-n接面的崩潰電壓將會(huì)被提高，進(jìn)而抑制流經(jīng)防護(hù)電路120的漏電流。另外，當(dāng)PNP晶體管110_1 110_K的基極接收到隔離電壓VI041 VI044時(shí)，其射-基極接面將不會(huì)偏壓在順向偏壓下，進(jìn)而抑制流經(jīng)PNP晶體管110_1 110_K的漏電流。換言之，在本實(shí)施例中，當(dāng)電源電壓VD4被供應(yīng)時(shí)，控制電路410會(huì)產(chǎn)生隔離電壓VI041 VI045，進(jìn)而抑制流經(jīng)防護(hù)電路120與PNP晶體管110_1 110_K的漏電流。值得一提的是，雖然本實(shí)施例是將隔離電壓VI041 VI044傳送至每一 PNP晶體管，但本領(lǐng)域具有通常知識(shí)的技術(shù)人員也可依據(jù)設(shè)計(jì)所需，將隔離電壓VI041 VI044傳送至部分的PNP晶體管。此外，與第一實(shí)施例相似地，當(dāng)靜電放電事件發(fā)生時(shí)，來自焊墊101的靜電信號(hào)將可通過防護(hù)電路120的放電路徑與PNP晶體管110_1 110_K導(dǎo)通至接地端，進(jìn)而避免靜電信號(hào)對(duì)內(nèi)部電路造成損害。此外，由于靜電信號(hào)可以通過PNP晶體管110_1 110_1(導(dǎo)通至接地端，因此防護(hù)電路120的布局面積可以有效地被降低，進(jìn)而降低工藝偏移對(duì)靜電放電保護(hù)裝置400的影響。[第五實(shí)施例]圖5是根據(jù)本發(fā)明的第五實(shí)施例的靜電放電保護(hù)裝置的結(jié)構(gòu)示意圖。請(qǐng)參閱圖5所示，本實(shí)施例與第一實(shí)施例大致相同，且圖5中相同或相似的元件標(biāo)號(hào)代表相同或相似的元件，本實(shí)施例中便不再贅述。本實(shí)施例與第一實(shí)施例主要的不同之處在于靜電放電保護(hù)裝置500更包括二極管510。在本實(shí)施例中，二極管510的陽極電性連接至PNP晶體管110_1的基極，且二極管510的陰極電性連接至PNP晶體管110_2的射極。藉此，二極管510所形成的電壓降將可避免防護(hù)電路120直接地接收到過高的電壓位準(zhǔn)。相對(duì)地，防護(hù)電路120中寄生NPN晶體管的崩潰電壓將可作相對(duì)應(yīng)的調(diào)整。值得一提的是，雖然本實(shí)施例僅在串接的PNP晶體管110_1 110_K中穿插一個(gè)二極管，但本領(lǐng)域具有通常知識(shí)的技術(shù)人員也可依據(jù)設(shè)計(jì)所需，在串接的PNP晶體管110_1 110_K中穿插多個(gè)二極管。此外，本領(lǐng)域具有通常知識(shí)的技術(shù)人員也可參照?qǐng)D5實(shí)施例，在圖2至圖4實(shí)施例所列舉的PNP晶體管110_1 110_K中穿插一個(gè)至多個(gè)二極管。 此外，與第一實(shí)施例相似地，當(dāng)靜電放電事件發(fā)生時(shí)，來自焊墊101的靜電信號(hào)將可通過防護(hù)電路120的放電路徑與PNP晶體管110_1 110_K導(dǎo)通至接地端，進(jìn)而避免靜電信號(hào)對(duì)內(nèi)部電路造成損害。此外，由于靜電信號(hào)可以通過PNP晶體管110_1 110_1(導(dǎo)通至接地端，因此防護(hù)電路120的布局面積可以有效地被降低，進(jìn)而降低工藝偏移對(duì)靜電放電保護(hù)裝置500的影響。[第六實(shí)施例]圖6是依據(jù)本發(fā)明的一實(shí)施例的控制電路的電路圖。請(qǐng)參閱圖6所示，控制電路600接收電源電壓VD6與高電壓信號(hào)VH6，并用以產(chǎn)生隔離電壓VI06。因此，在實(shí)際應(yīng)用上，圖2與圖3實(shí)施例所列舉的控制電路210與310，可分別利用圖6的控制電路600來加以實(shí)現(xiàn)。在此，控制電路600包括PMOS晶體管610、NM0S晶體管620、以及PMOS晶體管630。其中，PMOS晶體管610的源極接收高電壓信號(hào)VH6。NMOS晶體管620的漏極電性連接PMOS晶體管610的漏極，NMOS晶體管620的柵極接收電源電壓VD6，且NMOS晶體管620的源極電性連接至接地端。此外，PMOS晶體管630的源極接收高電壓信號(hào)VH6，PM0S晶體管630的柵極電性連接PMOS晶體管610的漏極，PMOS晶體管630的漏極電性連接PMOS晶體管610的柵極，且PMOS晶體管630的漏極用以產(chǎn)生隔離電壓VI06。在操作上，當(dāng)電源電壓VD6與高電壓信號(hào)VH6被供應(yīng)時(shí)，NMOS晶體管620將導(dǎo)通，進(jìn)而致使PMOS晶體管630的柵極接收到接地電壓。藉此，PMOS晶體管630將依據(jù)所接收到的接地電壓而導(dǎo)通，進(jìn)而通過其漏極來產(chǎn)生隔離電壓VI06。此外，隔離電壓VI06將會(huì)反饋到PMOS晶體管610的柵極，進(jìn)而將PMOS晶體管610閂鎖在不導(dǎo)通的狀態(tài)。另一方面，當(dāng)靜電放電事件發(fā)生時(shí)，電源電壓VD6是處在浮置(floating)的狀態(tài)，且其位準(zhǔn)接近接地電壓，故此時(shí)的NMOS晶體管620將無法導(dǎo)通。此外，PMOS晶體管630的柵極會(huì)通過其柵極至源極的寄生電容耦合至高電壓信號(hào)VH6，故此時(shí)的PMOS晶體管630也將無法導(dǎo)通。再者，PMOS晶體管610的柵極是處在浮置的狀態(tài)，且其柵極電壓小于高電壓信號(hào)VH6，故此時(shí)的PMOS晶體管610將導(dǎo)通，進(jìn)而閂鎖住控制電路600，并確?？刂齐娐?00無法輸出任何的信號(hào)。[第七實(shí)施例]圖7是依據(jù)本發(fā)明的另一實(shí)施例的控制電路的電路圖。請(qǐng)參閱圖7所示，控制電路700接收電源電壓VD7與高電壓信號(hào)VH7，并用以產(chǎn)生多個(gè)隔離電壓VI071 VI074。因此，在實(shí)際應(yīng)用上，圖4實(shí)施例所列舉的控制電路410可利用圖7的控制電路700來加以實(shí)現(xiàn)。在此，控制電路700包括PMOS晶體管710、NMOS晶體管720、以及PMOS晶體管731 734。其中，PMOS晶體管710的源極接收高電壓信號(hào)VH7。NMOS晶體管720的漏極電性連接PMOS晶體管710的漏極，NMOS晶體管720的柵極接收電源電壓VD7，且NMOS晶體管720的源極電性連接至接地端。PMOS晶體管731 734的源極接收高電壓信號(hào)VH7，PMOS晶體管731 734的柵極電性連接PMOS晶體管710的漏極，且PMOS晶體管731 734的漏極用以產(chǎn)生隔離電壓VI071 VI074。此外，PMOS晶體管731的漏極電性連接PMOS晶體管710的柵極。在操作上，當(dāng)電源電壓VD7與高電壓信號(hào)VH7被供應(yīng)時(shí)，NMOS晶體管720將導(dǎo)通，進(jìn)而致使PMOS晶體管731 734的柵極接收到接地電壓，進(jìn)而致使PMOS晶體管731 734 的漏極產(chǎn)生隔離電壓VI071 VI074。此外，隔離電壓VI071將會(huì)反饋到PMOS晶體管710的柵極，以將PMOS晶體管710閂鎖在不導(dǎo)通的狀態(tài)。另一方面，當(dāng)靜電放電事件發(fā)生時(shí)，電源電壓VD7的位準(zhǔn)將接近接地電壓，故此時(shí)的NMOS晶體管720將無法導(dǎo)通。此外，PMOS晶體管731 734的柵極會(huì)分別通過其柵極至源極的寄生電容耦合至高電壓信號(hào)VH7，故此時(shí)的PMOS晶體管731 734也將無法導(dǎo)通。再者，PMOS晶體管710的柵極是處在浮置的狀態(tài)，且其柵極電壓小于高電壓信號(hào)VH7，故此時(shí)的PMOS晶體管710將導(dǎo)通，進(jìn)而閂鎖住控制電路700，并確?？刂齐娐?00無法輸出任何的信號(hào)。[第八實(shí)施例]圖8是依據(jù)本發(fā)明的又一實(shí)施例的控制電路的電路圖。請(qǐng)參閱圖8所示，控制電路800接收電源電壓VD8與高電壓信號(hào)VH8，并用以產(chǎn)生多個(gè)隔離電壓VI081 VI084。因此，在實(shí)際應(yīng)用上，圖4實(shí)施例所列舉的控制電路410也可利用圖8的控制電路800來加以實(shí)現(xiàn)。在此，控制電路800包括PMOS晶體管810、NMOS晶體管820、PMOS晶體管830、以及多個(gè)電阻R81 R84。其中，PMOS晶體管810的源極接收高電壓信號(hào)VH8。NMOS晶體管820的漏極電性連接PMOS晶體管810的漏極，NMOS晶體管820的柵極接收電源電壓VD8，且NMOS晶體管820的源極電性連接至接地端。此外，PMOS晶體管830的源極接收高電壓信號(hào)VH8,PM0S晶體管830的柵極電性連接PMOS晶體管810的漏極，且PMOS晶體管830的漏極電性連接PMOS晶體管810的柵極以及電阻R81 R84的第一端。再者，電阻R81 R84的第二端用以產(chǎn)生隔離電壓VI081 VI084。在本實(shí)施例中，晶體管810、820與830的操作機(jī)制，與圖6中之晶體管610、620與晶體管630的操作機(jī)制相同。因此，當(dāng)電源電壓VD8與高電壓信號(hào)VH8被供應(yīng)時(shí)，NMOS晶體管820與PMOS晶體管830將導(dǎo)通，進(jìn)而促使電阻R81 R84的第一端分別接收到高電壓信號(hào)VH8。藉此，高電壓信號(hào)VH8將分別壓降在電阻R81 R84上，進(jìn)而促使電阻R81 R84產(chǎn)生隔離電壓VI081 VI084。此外，PMOS晶體管810將閂鎖在不導(dǎo)通的狀態(tài)。另一方面，當(dāng)靜電放電事件發(fā)生時(shí)，NMOS晶體管820與PMOS晶體管830將無法導(dǎo)通，進(jìn)而促使電阻R81 R84的第一端處在浮置的狀態(tài)。再者，PMOS晶體管810將導(dǎo)通，進(jìn)而閂鎖住控制電路800，并確?？刂齐娐?00無法輸出任何的信號(hào)。[第九實(shí)施例]圖9A 圖9C分別是依據(jù)本發(fā)明的一實(shí)施例的防護(hù)電路的電路圖。如圖9A所示，防護(hù)電路910是由兩串接的PMOS晶體管911與912所組成。其中，PMOS晶體管911的源極電性連接第K個(gè)PNP晶體管110_K的基極。PMOS晶體管912的源極電性連接PMOS晶體管911的漏極，PMOS晶體管912的柵極接收一電源電壓VD9，且PMOS晶體管912的漏極電性連接至接地端。在實(shí)際應(yīng)用上，PMOS晶體管911用以阻隔焊墊導(dǎo)通至接地端，且兩串接的PMOS晶體管911與912中的寄生橫向PNP晶體管可提供一放電路徑。在實(shí)際應(yīng)用上，PMOS晶體管911的柵極可電性連接至其源極或是接收隔離電壓VI09。當(dāng)PMOS晶體管911的柵極電性 連接至其源極時(shí)，圖I、圖3與圖5實(shí)施例所列舉的防護(hù)電路120將可利用圖9的防護(hù)電路910來加以實(shí)現(xiàn)。此外，當(dāng)PMOS晶體管911的柵極是用以接收可調(diào)整的隔離電壓VI09時(shí)，圖2與圖4實(shí)施例所列舉的防護(hù)電路120將可利用圖9的防護(hù)電路910來加以實(shí)現(xiàn)。值得一提的是，圖I至圖5實(shí)施例所列舉的防護(hù)電路120是利用兩串接的NMOS晶體管來實(shí)現(xiàn)，而圖9實(shí)施例所列舉的防護(hù)電路910則是利用兩串接的PMOS晶體管來實(shí)現(xiàn)。其中，在固定的布局面積下，NMOS晶體管所能承受的額定電流比PMOS晶體管來得大。因此，在實(shí)際應(yīng)用上，防護(hù)電路910必需耗費(fèi)較大的布局面積，其所能承受的額定電流才能與防護(hù)電路120相同。換言之，本領(lǐng)域具有通常知識(shí)的技術(shù)人員可依防護(hù)電路所需的額定電流來調(diào)整防護(hù)電路的細(xì)部架構(gòu)。此外，雖然上述各實(shí)施例都是用型態(tài)相同的兩MOS晶體管來串接，但本領(lǐng)域具有通常知識(shí)的技術(shù)人員也可采用型態(tài)不相同的兩MOS晶體管來實(shí)現(xiàn)防護(hù)電路。此外，防護(hù)電路也可利用單一的MOS晶體管來實(shí)現(xiàn)。舉例來說，如圖9B所示，防護(hù)電路920包括一 NMOS晶體管921。其中，NMOS晶體管921的漏極電性連接第K個(gè)PNP晶體管110_K的基極，NMOS晶體管921的柵極接收一接地電壓VG91，且NMOS晶體管921的源極電性連接至接地端。此外，如圖9C所示，防護(hù)電路930包括一 PMOS晶體管931。其中，PMOS晶體管931的源極與柵極電性連接第K個(gè)PNP晶體管110_K的基極，且PMOS晶體管931的漏極電性連接至接地端。值得一提的是，由單一 MOS晶體管來實(shí)現(xiàn)的防護(hù)電路主要是偏壓在不導(dǎo)通的狀態(tài)下，因此圖9B與圖9C所列舉的防護(hù)電路920與防護(hù)電路930可分別應(yīng)用在圖I、圖3與圖5實(shí)施例中。綜上所述，本發(fā)明是將串接的多個(gè)PNP晶體管電性連接在焊墊與防護(hù)電路之間。如此一來，來自焊墊的靜電信號(hào)將可通過PNP晶體管導(dǎo)通至接地端，進(jìn)而降低防護(hù)電路所需承受的額定電流。此外，防護(hù)電路的布局面積將會(huì)隨著額定電流的降低而變小，因此可降低工藝偏移對(duì)靜電放電保護(hù)裝置的影響。此外，本發(fā)明的靜電放電保護(hù)裝置更可利用控制電路來產(chǎn)生隔離電壓，以抑制防護(hù)電路或是PNP晶體管所形成的漏電流。以上所述，僅是本發(fā)明的較佳實(shí)施例而已，并非對(duì)本發(fā)明作任何形式上的限制，雖然本發(fā)明已以較佳實(shí)施例揭露如上，然而并非用以限定本發(fā)明，任何熟悉本專業(yè)的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍內(nèi)，當(dāng)可利用上述揭示的技術(shù)內(nèi)容作出些許更動(dòng)或修飾為等同變化的等效實(shí)施例，但凡是未脫離本發(fā)明技術(shù)方案內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所作的任何簡單修改、等同變化與修飾，均仍屬于本發(fā)明技術(shù)方案的范圍內(nèi)。
權(quán)利要求
1.一種靜電放電保護(hù)裝置，電性連接一焊墊，其特征在于該靜電放電保護(hù)裝置包括 K個(gè)PNP晶體管，其中第I個(gè)PNP晶體管的射極電性連接該焊墊，第i個(gè)PNP晶體管的基極電性連接第(i+1)個(gè)PNP晶體管的射極，且該些PNP晶體管的集極電性連接一接地端，K為正整數(shù)，i為整數(shù)且(K-I)；以及 一防護(hù)電路，電性連接在第K個(gè)PNP晶體管的基極與該接地端之間，且該防護(hù)電路提供一放電路徑，其中來自該焊墊的一靜電信號(hào)通過該放電路徑與該些PNP晶體管導(dǎo)通至該接地端。
2.根據(jù)權(quán)利要求I所述的靜電放電保護(hù)裝置，其特征在于其中所述的焊墊用以接收一高電壓信號(hào)，且該靜電放電保護(hù)裝置還包括 一第一控制電路，電性連接該焊墊，并接收一電源電壓，其中，當(dāng)該電源電壓被供應(yīng)時(shí)，該第一控制電路依據(jù)該高電壓信號(hào)產(chǎn)生一隔離電壓，且該防護(hù)電路或是該些PNP晶體管中的一特定PNP晶體管，依據(jù)該隔離電壓抑制流經(jīng)該防護(hù)電路或是該特定PNP晶體管的漏電流。
3.根據(jù)權(quán)利要求2所述的靜電放電保護(hù)裝置，其特征在于其中所述的第一控制電路包括 一第一 PMOS晶體管，其中該第一 PMOS晶體管的源極接收該高電壓信號(hào)； 一第一 NMOS晶體管，其中該第一 NMOS晶體管的漏極電性連接該第一 PMOS晶體管的漏極，該第一NMOS晶體管的柵極接收該電源電壓，且該第一NMOS晶體管的源極電性連接該接地端；以及 一第二 PMOS晶體管，其中該第二 PMOS晶體管的源極接收該高電壓信號(hào)，該第二 PMOS晶體管的柵極電性連接該第一 PMOS晶體管的漏極，該第二 PMOS晶體管的漏極電性連接該第一 PMOS晶體管的柵極，且該第二 PMOS晶體管的漏極用以產(chǎn)生該隔離電壓。
4.根據(jù)權(quán)利要求I所述的靜電放電保護(hù)裝置，其特征在于其中所述的焊墊用以接收一高電壓信號(hào)，且該靜電放電保護(hù)裝置還包括 一第二控制電路，電性連接該焊墊，并接收一電源電壓，其中當(dāng)該電源電壓被供應(yīng)時(shí)，該第二控制電路依據(jù)該高電壓信號(hào)產(chǎn)生多個(gè)隔離電壓，且該防護(hù)電路與部分該些PNP晶體管依據(jù)該些隔離電壓抑制流經(jīng)該防護(hù)電路與所述部分該些PNP晶體管的漏電流。
5.根據(jù)權(quán)利要求4所述的靜電放電保護(hù)裝置，其特征在于其中所述的第二控制電路包括 一第三PMOS晶體管，其中該第三PMOS晶體管的源極接收該高電壓信號(hào)； 一第二 NMOS晶體管，其中該第二 NMOS晶體管的漏極電性連接該第三PMOS晶體管的漏極，該第二NMOS晶體管的柵極接收該電源電壓，且該第二NMOS晶體管的源極電性連接該接地端；以及 多個(gè)第四PMOS晶體管，其中該些第四PMOS晶體管的源極接收該高電壓信號(hào)，該些第四PMOS晶體管的柵極電性連接該第三PMOS晶體管的漏極，該些第四PMOS晶體管的其中之一的漏極電性連接該第三PMOS晶體管的柵極，且該些第四PMOS晶體管的漏極用以產(chǎn)生該些隔離電壓。
6.根據(jù)權(quán)利要求4所述的靜電放電保護(hù)裝置，其特征在于其中所述的第二控制電路包括一第五PMOS晶體管，其中該第五PMOS晶體管的源極接收該高電壓信號(hào)； 一第三NMOS晶體管，其中該第三NMOS晶體管的漏極電性連接該第五PMOS晶體管的漏極，該第三NMOS晶體管的柵極接收該電源電壓，且該第三NMOS晶體管的源極電性連接該接地端； 一第六PMOS晶體管，其中該第六PMOS晶體管的源極接收該高電壓信號(hào)，該第六PMOS晶體管的柵極電性連接該第五PMOS晶體管的漏極，且該第六PMOS晶體管的漏極電性連接該第五PMOS晶體管的柵極；以及 多個(gè)電阻，該些電阻的第一端電性連接該第五PMOS晶體管的漏極，該些電阻的第二端用以產(chǎn)生該些隔離電壓。
7.根據(jù)權(quán)利要求I所述的靜電放電保護(hù)裝置，其特征在于其還包括 多個(gè)二極管，分別穿插在該些PNP晶體管中的兩相鄰PNP晶體管之間。
8.根據(jù)權(quán)利要求I所述的靜電放電保護(hù)裝置，其特征在于其中所述的防護(hù)電路包括 一第四NMOS晶體管，其中該第四NMOS晶體管的漏極電性連接第K個(gè)PNP晶體管的基極，且該第四NMOS晶體管的柵極接收一電源電壓或是一隔離電壓；以及 一第五NMOS晶體管，其中該第五NMOS晶體管的漏極電性連接第四NMOS晶體管的源極，該第五NMOS晶體管的柵極接收一接地電壓，且該第五NMOS晶體管的源極電性連接至該接地端。
9.根據(jù)權(quán)利要求I所述的靜電放電保護(hù)裝置，其特征在于其中所述的防護(hù)電路包括一第六NMOS晶體管，且該第六NMOS晶體管的漏極電性連接第K個(gè)PNP晶體管的基極，該第六NMOS晶體管的柵極接收一接地電壓，且該第六NMOS晶體管的源極電性連接至該接地端。
10.根據(jù)權(quán)利要求I所述的靜電放電保護(hù)裝置，其特征在于其中所述的防護(hù)電路包括 一第七PMOS晶體管，其中該第七PMOS晶體管的源極電性連接第K個(gè)PNP晶體管的基極，且該第七PMOS晶體管的柵極電性連接其源極或是接收一隔離電壓；以及 一第八PMOS晶體管，其中該第八PMOS晶體管的源極電性連接該第七PMOS晶體管的漏極，該第八PMOS晶體管的柵極接收一電源電壓，且該第八PMOS晶體管的漏極電性連接至該接地端。
11.根據(jù)權(quán)利要求I所述的靜電放電保護(hù)裝置，其特征在于其中所述的防護(hù)電路包括一第九PMOS晶體管，且該第九PMOS晶體管的源極與柵極電性連接第K個(gè)PNP晶體管的基極，該第九PMOS晶體管的漏極電性連接至該接地端。
12.一種靜電放電保護(hù)裝置，電性連接一焊墊，其特征在于該靜電放電保護(hù)裝置包括 K個(gè)PNP晶體管，提供導(dǎo)通至一接地端的K個(gè)分支路徑，其中第I個(gè)PNP晶體管電性連接該焊墊，第i個(gè)PNP晶體管電性連接第(i+1)個(gè)PNP晶體管并提供第i個(gè)分支路徑，且第K個(gè)PNP晶體管提供第K個(gè)分支路徑，K為正整數(shù)，i為整數(shù)且(K-I)；以及 一防護(hù)電路，電性連接在第K個(gè)PNP晶體管與該接地端之間，且該防護(hù)電路提供一放電路徑，其中來自該焊墊的一靜電信號(hào)通過該放電路徑與該些分支路徑導(dǎo)通至該接地端。
13.根據(jù)權(quán)利要求12所述的靜電放電保護(hù)裝置，其特征在于其中所述的焊墊用以接收一高電壓信號(hào)，且該靜電放電保護(hù)裝置還包括 一第一控制電路，電性連接該焊墊，并接收一電源電壓，其中，當(dāng)該電源電壓被供應(yīng)時(shí)，該第一控制電路依據(jù)該高電壓信號(hào)產(chǎn)生一隔離電壓，且該防護(hù)電路或是該些PNP晶體管中的一特定PNP晶體管，依據(jù)該隔離電壓抑制流經(jīng)該防護(hù)電路或是該特定PNP晶體管的漏電流。
14.根據(jù)權(quán)利要求12所述的靜電放電保護(hù)裝置，其特征在于其中所述的焊墊用以接收一高電壓信號(hào)，且該靜電放電保護(hù)裝置還包括 一第二控制電路，電性連接該焊墊，并接收一電源電壓，其中，當(dāng)該電源電壓被供應(yīng)時(shí)，該第二控制電路依據(jù)該高電壓信號(hào)產(chǎn)生多個(gè)隔離電壓，且該防護(hù)電路與部分該些PNP晶體管依據(jù)該些隔離電壓抑制流經(jīng)該防護(hù)電路與所述部分該些PNP晶體管的漏電流。
全文摘要
本發(fā)明是有關(guān)于一種靜電放電保護(hù)裝置，電性連接一焊墊，并包括K個(gè)PNP晶體管與防護(hù)電路，其中K為正整數(shù)。第1個(gè)PNP晶體管的射極電性連接焊墊，第i個(gè)PNP晶體管的基極電性連接第(i+1)個(gè)PNP晶體管的射極，且所述K個(gè)PNP晶體管的集極電性連接至接地端，i為整數(shù)且1≤i≤(K-1)。防護(hù)電路電性連接在第K個(gè)PNP晶體管的基極與接地端之間，并提供一放電路徑。其中，來自焊墊的靜電信號(hào)通過放電路徑與所述K個(gè)PNP晶體管導(dǎo)通至接地端。藉此，本發(fā)明可以將來自焊墊的靜電信號(hào)將可通過PNP晶體管導(dǎo)通至接地端，降低防護(hù)電路所需承受的額定電流，進(jìn)而減小防護(hù)電路的布局面積，降低工藝偏移對(duì)靜電放電保護(hù)裝置的影響。
文檔編號(hào)H01L27/02GK102779816SQ20111012177
公開日2012年11月14日 申請(qǐng)日期2011年5月9日 優(yōu)先權(quán)日2011年5月9日
發(fā)明者王世鈺 申請(qǐng)人:旺宏電子股份有限公司