專利名稱：電子設(shè)備和系統(tǒng)及其生產(chǎn)和使用方法
電子設(shè)備和系統(tǒng)及其生產(chǎn)和使用方法關(guān)聯(lián)串請(qǐng)本申請(qǐng)要求享有申請(qǐng)日為2009年9月30日的美國(guó)臨時(shí)申請(qǐng)No. 61/247，300的優(yōu)先權(quán)，在此通過弓I用將其公開內(nèi)容包含在本說明書中。本申請(qǐng)要求享有申請(qǐng)日為2009年11月17日的美國(guó)臨時(shí)申請(qǐng)No. 61/262，122的優(yōu)先權(quán)，在此通過引用將其公開內(nèi)容包含在本說明書中。本申請(qǐng)要求享有申請(qǐng)日為2010年2月18日的美國(guó)臨時(shí)申請(qǐng)No. 12/708,497的優(yōu)先權(quán)，在此通過引用將其公開內(nèi)容包含在本說明書中。
背景技術(shù)：
電子設(shè)備已成為日常生活的重要部分，這是前所未有的。諸如個(gè)人計(jì)算機(jī)和移動(dòng)電話之類的系統(tǒng)已經(jīng)從根本上改變我們?nèi)绾喂ぷ?、如何游戲及如何交際。過去每年，都會(huì)引入諸如數(shù)字音樂播放器、電子書閱讀器和寫字板之類的新設(shè)備，并且改善原有的家庭產(chǎn)品。這些新設(shè)備展現(xiàn)出了不斷增長(zhǎng)的創(chuàng)新，其繼續(xù)改變著我們的生活。 迄今為止，電子系統(tǒng)對(duì)世界經(jīng)濟(jì)和現(xiàn)代文化不斷上升的重要性在很大程度上已經(jīng)通過半導(dǎo)體產(chǎn)業(yè)所遵守的摩爾定律(Moore’s Law)來實(shí)現(xiàn)。摩爾定律以戈登 摩爾(GordonMoore)的名字命名，其中戈登·摩爾是英特爾公司的創(chuàng)始人之一，他首先注意到了這種現(xiàn)象，摩爾定律規(guī)定集成電路(或芯片)上相同面積內(nèi)能夠被廉價(jià)生產(chǎn)的晶體管數(shù)目隨時(shí)間而穩(wěn)步增加。一些業(yè)內(nèi)專家量化了該定律，例如聲明相同面積內(nèi)的晶體管數(shù)目大致每隔兩年增長(zhǎng)一倍。在不增加其功能或不減少摩爾定律所規(guī)定的相關(guān)成本和尺寸的情況下，今天所廣泛使用的許多電子系統(tǒng)將會(huì)是不切實(shí)際的或負(fù)擔(dān)不起的。長(zhǎng)期以來，半導(dǎo)體產(chǎn)業(yè)已經(jīng)通過使用體效應(yīng)CMOS (bulk CMOS)技術(shù)生產(chǎn)芯片電路來成功地印證了摩爾定律。經(jīng)證明，體效應(yīng)CMOS技術(shù)尤其是“可擴(kuò)展的”，這意味著，在優(yōu)化和重復(fù)使用現(xiàn)有制造工藝和設(shè)備的同時(shí)，可以使體效應(yīng)CMOS晶體管越來越小型化，以維持可接受的生產(chǎn)成本。從歷史觀點(diǎn)上來看，當(dāng)體效應(yīng)CMOS晶體管的尺寸縮小時(shí)，其功耗也會(huì)降低，這有助于該產(chǎn)業(yè)在符合摩爾定律的同時(shí)，低成本地提供增加的晶體管密度。因此，半導(dǎo)體產(chǎn)業(yè)能夠利用體效應(yīng)CMOS晶體管的尺寸來調(diào)整(scale)其功耗，這降低了晶體管和系統(tǒng)的運(yùn)行成本。但是，近年來，在縮小體效應(yīng)CMOS晶體管尺寸的同時(shí)降低其功耗已經(jīng)變得越來越困難。晶體管的功耗直接影響著芯片的功耗，進(jìn)而影響著系統(tǒng)的運(yùn)行成本，并且在一些情況下，它還影響著系統(tǒng)的使用。例如，如果在每個(gè)晶體管的功耗保持不變或增加的同時(shí)使相同芯片面積中的晶體管數(shù)目翻倍，則芯片的功耗將會(huì)增加一倍以上。這在很大程度上由對(duì)冷卻所獲得的芯片的需要所致，其中冷卻所獲得的芯片也需要能量。結(jié)果，對(duì)終端用戶而言，將會(huì)耗費(fèi)一倍以上的能量成本來運(yùn)行芯片。這些增加的功耗也能夠例如通過減少移動(dòng)設(shè)備的電池壽命來顯著降低消費(fèi)類電子產(chǎn)品的有效性。它也可能具有其它效果，如增加熱量的產(chǎn)生和對(duì)散熱的需求，這也有可能減低系統(tǒng)的可靠性，并且不利于環(huán)境保護(hù)。在半導(dǎo)體工程師之間出現(xiàn)了這樣一個(gè)普遍概念，即體效應(yīng)CMOS功耗的持續(xù)降低是行不通的，這在很大程度上是因?yàn)樗麄冋J(rèn)為晶體管的工作電壓Vdd不會(huì)再隨晶體管尺寸的減小而降低。CMOS晶體管或者開啟，或者關(guān)閉。CMOS晶體管的狀態(tài)由施加到晶體管柵極的電壓相對(duì)于晶體管的閾值電壓Vt的數(shù)值來決定。當(dāng)晶體管開啟時(shí)，它消耗動(dòng)態(tài)功率，其可通過下列等式來表示Pdynamic =CVD2Df O其中Vdd是施加到晶體管的工作電壓，C是晶體管開啟時(shí)的負(fù)載電容，并且f是晶體管運(yùn)行時(shí)的頻率。當(dāng)晶體管關(guān)閉時(shí)，它消耗靜態(tài)功率，其可通過等式Pstati。= IwfVdd來表示，其中Iotp是晶體管關(guān)閉時(shí)的漏電流。從歷史觀點(diǎn)上來看，該產(chǎn)業(yè)已經(jīng)主要通過降低工作電壓Vdd來降低晶體管的功耗，這便降低了動(dòng)態(tài)功率和靜態(tài)功率。降低工作電壓Vdd的能力在很大程度上取決于精確設(shè)定閾值電壓Vt的能力，但是當(dāng)晶體管維度縮小時(shí)，其會(huì)因各種因素，例如包括隨機(jī)摻雜劑波動(dòng)(Random DopantFluctuation, RDF)而變得日益困難。對(duì)使用體效應(yīng)CMOS工藝所生成的晶體管而言，設(shè)定閾值電壓Vt的主要參數(shù)是通道中摻雜劑的數(shù)量。影響Vt的其它因素為光環(huán)植入(haloimplantation)、源極和漏極延伸和其它因素。理論上，這能夠被精確地進(jìn)行，使得相同芯片上的相同晶體管具有相同的Vt，但是實(shí)際上，閾值電壓可能會(huì)發(fā)生顯著的變化。這意味著，這些晶體管將不會(huì)響應(yīng)于相同的柵極電壓而同時(shí)全部開啟，并且一些晶體管可能永遠(yuǎn)不會(huì)開啟。對(duì)具有IOOnm或更小通道長(zhǎng)度的晶體管而言，RDF是Vt發(fā)生變化的主要決定因素，通常被稱作西格瑪Vt或oVT，并且由RDF所引起的oVT大小只隨通道長(zhǎng)度的減小而增大。如圖I所示，其中圖I以英特爾公司所提供的信息，估計(jì)試驗(yàn)數(shù)據(jù)和Kiyoo Itoh, HitachiLtd.在2009年的IEEE國(guó)際固態(tài)電路會(huì)議上的主題演講為基礎(chǔ)，半導(dǎo)體工程師之間的傳統(tǒng)觀點(diǎn)已將納米級(jí)體效應(yīng)CMOS中不斷增大的σ Vt設(shè)定為I. 0V，作為工作電壓Vdd不斷上升的實(shí)際下限。Vdd被示為向下傾斜的函數(shù)，其產(chǎn)業(yè)目的是減小到目標(biāo)(TARGET)區(qū)域。但是，σ Vt的曲線隨設(shè)備特征尺寸的減小而增大,其中RDF實(shí)際上會(huì)使Vniin增大。動(dòng)態(tài)功率和靜
態(tài)功率的功率函數(shù)為=Power = CVD2Df+IVDD。因此，總功率增加。由于這些及其它原因，半導(dǎo)體產(chǎn)業(yè)中的工程師普遍認(rèn)為，事實(shí)上，盡管存在許多公知技術(shù)可降低短通道設(shè)備中的σ Vt，但是在未來的流程節(jié)點(diǎn)中必須放棄體效應(yīng)CMOS。例如，·降低體效應(yīng)CMOS中的σ Vt的一個(gè)傳統(tǒng)方法包含激勵(lì)(acting)，以提供非均勻性摻雜分布，其中當(dāng)該非均勻性摻雜分布垂直向下(遠(yuǎn)離柵極朝向基底)延伸時(shí)，其會(huì)使通道中的摻雜劑濃度增加。盡管這種類型的逆行摻雜分布降低了對(duì)摻雜變化的敏感度，但是它卻增加了對(duì)短通道效應(yīng)的敏感度，其中短通道效應(yīng)不利于設(shè)備的運(yùn)行。由于短通道效應(yīng)，這些摻雜參數(shù)對(duì)納米級(jí)設(shè)備而言通常是不可擴(kuò)展的，這使得這種方法通常不適用于納米級(jí)、短通道晶體管。由于該技術(shù)趨向于形成在45nm或者甚至22nm流程節(jié)點(diǎn)處的短通道設(shè)備，所以認(rèn)為逆行方法在這些設(shè)備中的好處受到了限制。著眼于克服這些技術(shù)障礙的半導(dǎo)體工程師也曾試圖使用超陡逆行阱(SuperSteep Retrograde Well, SSRff)來解決與縮小納米級(jí)區(qū)域相關(guān)聯(lián)的性能問題。與用于納米級(jí)設(shè)備的逆行摻雜一樣，SSRff技術(shù)使用了專門的摻雜分布來在輕度摻雜通道下方形成重度摻雜層。SSRW分布與逆行摻雜的不同之處在于其具有急劇增加的摻雜劑水平，以盡可能低地降低通道摻雜水平。這樣陡的摻雜劑分布能夠?qū)е露掏ǖ佬?yīng)的降低，通道區(qū)域中遷移率的增加和寄生電容的減少。但是，當(dāng)這些設(shè)備用于高容量、納米級(jí)集成電路時(shí)，便很難實(shí)現(xiàn)這些結(jié)構(gòu)。特別對(duì)于諸如NMOS晶體管之類的ρ阱設(shè)備而言，這種難度在很大程度上由逆行阱和SSRW摻雜劑種類向外擴(kuò)散到通道中所致。同樣，SSRW的使用不會(huì)消除隨機(jī)摻雜劑密度波動(dòng)的問題，其會(huì)使σ Vt增加到不可接受的水平。除了解決現(xiàn)有體效應(yīng)CMOS實(shí)施方案的缺點(diǎn)的這些及其它嘗試外，該產(chǎn)業(yè)著重集中于在通道中沒有摻雜劑的CMOS晶體管結(jié)構(gòu)。這些晶體管結(jié)構(gòu)例如包括完全耗盡絕緣體上硅(SOI)以及各種FINFET或歐米茄柵極設(shè)備。SOI設(shè)備通常具有界定在薄頂硅層上的晶體管，其中該薄頂硅層通過被稱作埋氧化物(Buried Oxide,BOX)層的玻璃或二氧化硅薄絕緣層與硅基底分離。FINFET設(shè)備使用多個(gè)柵極來控制硅通道中的電場(chǎng)。這樣可以通過減少硅通道中的摻雜劑來降低σ VT。這便使植入在通道中的摻雜劑原子的數(shù)目和位置的原子級(jí)變化變得無關(guān)緊要。但是，這兩種類型的設(shè)備都要求晶片及其相關(guān)處理比體效應(yīng)CMOS中所使用的晶片及其相關(guān)處理更復(fù)雜、更昂貴。鑒于與過渡到新技術(shù)相關(guān)聯(lián)的成本和風(fēng)險(xiǎn)很高，所以半導(dǎo)體和電子系統(tǒng)的制造商一直在尋求一種推廣使用體效應(yīng)CMOS的方法。迄今為止，這些努力經(jīng)證明是不成功的。體 效應(yīng)CMOS功耗的持續(xù)降低已經(jīng)逐漸成了半導(dǎo)體產(chǎn)業(yè)中不可逾越的問題。


圖I示出了用于調(diào)節(jié)設(shè)備的功率極限和σ Vt極限的趨向的示例。圖2Α示出了根據(jù)一個(gè)實(shí)施例的具有深度耗盡通道(DDC)的場(chǎng)效應(yīng)晶體管的視圖。圖2Β示出了根據(jù)一個(gè)實(shí)施例的具有深度耗盡區(qū)域的通道的視圖。圖2C示出了根據(jù)一個(gè)實(shí)施例的具有不同摻雜濃度的三個(gè)區(qū)域的通道的另一示例。圖2D示出了根據(jù)一個(gè)實(shí)施例的具有深度耗盡區(qū)域的通道的另一示例。圖3示出了根據(jù)一個(gè)實(shí)施例的摻雜劑濃度相對(duì)于通道深度的圖表。圖4示出了根據(jù)一個(gè)實(shí)施例的摻雜劑濃度相對(duì)于設(shè)備深度發(fā)生變化的圖表。圖5示出了根據(jù)一個(gè)實(shí)施例的各種設(shè)備的不同閾值電壓相對(duì)于電源電壓的靜態(tài)統(tǒng)計(jì)的示例。圖6示出了根據(jù)一個(gè)實(shí)施例的改進(jìn)后的σ Vt的示例。圖7Α示出了根據(jù)傳統(tǒng)工藝和結(jié)構(gòu)所生產(chǎn)的體效應(yīng)CMOS晶體管的示例。圖7B示出了根據(jù)實(shí)施例的DDC晶體管，與圖7A的傳統(tǒng)體效應(yīng)CMOS設(shè)備相比，其具有明顯很深的耗盡區(qū)域。圖8A示出了與圖7A中所示的傳統(tǒng)體效應(yīng)CMOS結(jié)構(gòu)相對(duì)應(yīng)的FET的示例。圖8B示出了與圖7B中所示的新型深講相對(duì)應(yīng)的FET的示例。圖9示出了用于NMOS設(shè)備的通用遷移率曲線的示例。圖10示出了 DDC結(jié)構(gòu)的閾值電壓與體偏壓之間的比較對(duì)均勻通道的閾值電壓與體偏壓之間的比較的示例。圖11示出了 DDC結(jié)構(gòu)的σ Vt與體偏壓之間的比較對(duì)均勻通道的σ Vt與體偏壓之間的比較的示例。圖12示出了新型DDC結(jié)構(gòu)和分布與具有SSRW的傳統(tǒng)體效應(yīng)CMOS的分布之間的比較示例。
圖13示出了傳統(tǒng)CMOS設(shè)備與根據(jù)本文所述實(shí)施例所構(gòu)造的結(jié)構(gòu)的比較示例。圖14A-I示出了用于制造具有呈DDC摻雜分布的通道的設(shè)備的處理流程的示例。圖15示出了具有高度摻雜屏蔽區(qū)域和向本體施加體偏壓的機(jī)構(gòu)的多模式設(shè)備的示例。圖16不出了 η通道DDC設(shè)備與傳統(tǒng)η通道設(shè)備之間的閾值電壓Vt對(duì)體偏壓Vbs的比較示例。圖17Α示出了設(shè)備間的閾值電壓變化如何使傳統(tǒng)設(shè)備中的延遲時(shí)間發(fā)生廣泛傳播的示例。圖17Β示出了用于根據(jù)實(shí)施例的DDC設(shè)備的改進(jìn)后的延遲時(shí)間特性的示例。
圖18示出了為根據(jù)實(shí)施例的設(shè)備所設(shè)定的靜態(tài)Vt數(shù)值的圖表。圖19示出了根據(jù)一個(gè)實(shí)施例的具有單獨(dú)本體的多組晶體管的示例。圖20示出了根據(jù)一個(gè)實(shí)施例的η通道4端子晶體管布局的示例。圖21示出了根據(jù)一個(gè)實(shí)施例的具有淺P阱(SPW)的η通道4端子晶體管的示例。圖22示出了根據(jù)一個(gè)實(shí)施例的具有本體存取晶體管的動(dòng)態(tài)多模式晶體管的示例。圖23示出了根據(jù)一個(gè)實(shí)施例的具有部分溝槽隔離(PTI)的動(dòng)態(tài)多模式晶體管的
另一不例。圖24示出了根據(jù)一個(gè)實(shí)施例的具有PTI的4端子晶體管的示例。圖25示出了根據(jù)一個(gè)實(shí)施例的具有局域互連的3端子晶體管的示例。圖26示出了根據(jù)一個(gè)實(shí)施例的具有使本體連接到柵極的PGC的3端子晶體管的
另一不例。圖27示出了根據(jù)一個(gè)實(shí)施例的在柵極延伸區(qū)下方延伸的有源區(qū)域中進(jìn)行本體接觸的3端子晶體管的示例。圖28示出了根據(jù)一個(gè)實(shí)施例的具有本體觸頭的3端子晶體管的另一示例。圖29示出了根據(jù)一個(gè)實(shí)施例的可編程的4/3端子晶體管的示例。圖30示出了根據(jù)一個(gè)實(shí)施例的能夠利用4端子晶體管進(jìn)行動(dòng)態(tài)模式切換的電路的示例。圖31示出了根據(jù)一個(gè)實(shí)施例的使用了 4端子晶體管的動(dòng)態(tài)模式的切換電路的示例。圖32Α示出了根據(jù)一個(gè)實(shí)施例的能夠進(jìn)行動(dòng)態(tài)模式切換的電路的示例。圖32Β示出了用于圖32Α中的電路塊的截面圖的示例。圖33Α示出了根據(jù)一個(gè)實(shí)施例的能夠進(jìn)行動(dòng)態(tài)模式切換的電路的示例。圖33Β示出了用于圖33Α中的電路塊的截面圖的示例。圖34Α示出了被構(gòu)造為具有不同常用構(gòu)件的電路的示例。圖34Β示出了根據(jù)一個(gè)實(shí)施例的使用了本體存取多晶硅的一組晶體管的示例。圖34C示出了根據(jù)一個(gè)實(shí)施例的使用了本體存取晶體管的一組晶體管的示例。圖34D示出了根據(jù)一個(gè)實(shí)施例的使用了具有單獨(dú)接頭(tap)的本體存取晶體管的一組晶體管的示例。圖34E示出了與圖34D相對(duì)應(yīng)的截面圖的示例。
圖35示出了根據(jù)一個(gè)實(shí)施例的使用了傳統(tǒng)設(shè)備和新設(shè)備的組合體的多模式切換電路的示例。圖36不出了基于傳統(tǒng)方法的另一多模式切換電路的不例。圖37示出了根據(jù)一個(gè)實(shí)施例的基于部分耗盡(I3D)SOI技術(shù)的多模式切換電路的示例。圖38示出了根據(jù)一個(gè)實(shí)施例的6T SRAM單元的示例。圖39示出了用于圖38的6T SRAM的布局示例的示例。
圖40A示出了圖39的布局的截面圖的示例。圖40B示出了與圖39相對(duì)應(yīng)的6T SRAM單元的透視圖的示例。圖41A示出了與圖39相對(duì)應(yīng)的阱的俯視圖的示例。圖41B示出了根據(jù)一個(gè)實(shí)施例的堆疊在一起形成2X2陣列的6T SRAM單元的示例。圖42示出了與本文所述實(shí)施例結(jié)合使用的接頭單元的布局示例。圖43示出了與圖42相對(duì)應(yīng)的截面圖的示例。圖44示出了圖42的接頭單元的俯視圖的示例。圖45示出了根據(jù)一個(gè)實(shí)施例的形成2X 2SRAM陣列的示例。圖46示出了根據(jù)一個(gè)實(shí)施例的使用了用于SPW隔離的接頭單元的4X 4SRAM陣列的示例.圖47不出了根據(jù)一個(gè)實(shí)施例的用于每行Vss的6T SRAM電路的不例。圖48示出了與圖47相對(duì)應(yīng)的SRAM單元的布局的示例。圖49A示出了與圖48相對(duì)應(yīng)的SRAM單元的SPW和SNW的布局的示例。圖49B示出了根據(jù)一個(gè)實(shí)施例的每行具有Vss的2X 2SRAM陣列。圖49C示出了根據(jù)一個(gè)實(shí)施例的每行具有Vss的4X4SRAM陣列。圖50示出了與圖47相對(duì)應(yīng)的SRAM單元的布局的另一示例。圖51A示出了與圖50相對(duì)應(yīng)的SRAM單元的SPW和SNW的布局的示例。圖51B示出了根據(jù)一個(gè)實(shí)施例的每行具有Vss的2X 2SRAM陣列的示例。圖51C示出了根據(jù)一個(gè)實(shí)施例的每行具有Vss的4X4SRAM陣列。圖52至圖54示出了本文所述DDC設(shè)備和實(shí)施例的系統(tǒng)應(yīng)用。
具體實(shí)施例方式提供了一系列新型結(jié)構(gòu)和方法，以降低多種電子設(shè)備和系統(tǒng)中的功耗。這些結(jié)構(gòu)和方法中的一些可主要通過重復(fù)使用現(xiàn)有的體效應(yīng)CMOS藝流程和制造技術(shù)來實(shí)施，以避免半導(dǎo)體產(chǎn)業(yè)及更廣泛的電子產(chǎn)業(yè)高成本且高風(fēng)險(xiǎn)地切換到替代技術(shù)。如上所述，一些結(jié)構(gòu)和方法涉及深度耗盡通道(DDC)設(shè)計(jì)。該DDC能夠使CMOS設(shè)備具有比傳統(tǒng)體效應(yīng)CMOS更小的σ Vt，并且能夠更精確地設(shè)定在通道區(qū)域中具有摻雜劑的FET的閾值電壓VT。該DDC設(shè)計(jì)也可具有比傳統(tǒng)體效應(yīng)CMOS晶體管更強(qiáng)的體效應(yīng)，這使得能夠顯著地、動(dòng)態(tài)地控制DDC晶體管中的功耗?，F(xiàn)有許多構(gòu)造DDC的方法，以實(shí)現(xiàn)不同的益處，并且可單獨(dú)使用本文所陳述的附加結(jié)構(gòu)和方法或連同DDC —起來實(shí)現(xiàn)附加的益處。也提供了用于在芯片上集成晶體管的有利方法和結(jié)構(gòu)，例如包括能夠利用DDC來提供改善的芯片功耗的實(shí)施方案。另外，一些實(shí)施例中的晶體管和集成電路能夠使能其它各種益處，包括較低的散熱、改善的可靠性、小型化和/或更有利的制造效益?，F(xiàn)有各種方法來靜態(tài)地且動(dòng)態(tài)地突出該新型晶體管結(jié)構(gòu)的一些或全部?jī)?yōu)點(diǎn)。即使在不具備本文所述的新型晶體管的情況下，集成電路級(jí)的許多發(fā)展也頗具優(yōu)勢(shì)。許多方法和結(jié)構(gòu)可用于除體效應(yīng)CMOS晶體管以外的各種設(shè)備，例如包括在通道和/或本體中具有摻雜劑的各種晶體管。也提供了用于在諸如電子產(chǎn)品之類的系統(tǒng)中包含和使用本文所述的創(chuàng)新點(diǎn)的方法和結(jié)構(gòu)，以在一些實(shí)施方案中提供益處，包括改善的系統(tǒng)級(jí)功耗、改善的系統(tǒng)性能、改善的系統(tǒng)成本、改善的系統(tǒng)可制造性和/或改善的系統(tǒng)可靠性。如將要展示的，該創(chuàng)新點(diǎn)可被有利地用于大批電子系統(tǒng)中，其中在一些實(shí)施例中，該電子系統(tǒng)包括諸如個(gè)人計(jì)算機(jī)、移動(dòng)電話、電視、數(shù)字音樂播放器、機(jī)頂盒、筆記本電腦和掌上計(jì)算設(shè)備、電子書閱讀器、數(shù)碼相機(jī)、GPS系統(tǒng)、平板顯示器、便攜式數(shù)據(jù)存儲(chǔ)設(shè)備和平板電腦之類的消費(fèi)設(shè)備和其它各種電子設(shè)備。在這些實(shí)施方案的一些中，晶體管和集成電路能夠極大地增強(qiáng)整個(gè)電子系統(tǒng)的操作性，并因此增強(qiáng)其商業(yè)適應(yīng)性。在一些實(shí)施例中，包含本文所述創(chuàng)新點(diǎn)的新型晶體管、集 成電路和系統(tǒng)也可以使能比替代方法更有利于環(huán)境保護(hù)的實(shí)施方案。
在一個(gè)實(shí)施例中，提供了一種比傳統(tǒng)短通道設(shè)備更能夠精確控制閾值電壓的新型場(chǎng)效應(yīng)晶體管(FET)結(jié)構(gòu)。它也可以具備改善的遷移率和其它重要的晶體管特性。制造該FET的結(jié)構(gòu)和方法可使得FET晶體管具有比傳統(tǒng)設(shè)備更低的工作電壓。另外，或者此外，它們能夠在工作過程中動(dòng)態(tài)地控制這樣一個(gè)設(shè)備的閾值電壓。在一些實(shí)施方案中，F(xiàn)ET能夠?yàn)樵O(shè)計(jì)者提供設(shè)計(jì)集成電路的能力，其中該集成電路具有在電路工作期間能夠進(jìn)行動(dòng)態(tài)調(diào)節(jié)的FET設(shè)備。在一些實(shí)施例中，集成電路中的FET結(jié)構(gòu)能夠被設(shè)計(jì)為具有名義上相同的結(jié)構(gòu)，并且另外或此外，能夠被控制、調(diào)制或編程以在不同的工作電壓下響應(yīng)于不同的偏置電壓而工作。這些結(jié)構(gòu)能夠使得電路以安全有效的方式靜態(tài)地指定工作模式和/或動(dòng)態(tài)地改變工作模式。另外，在一些實(shí)施方案中，這些結(jié)構(gòu)可被構(gòu)造為在電路內(nèi)進(jìn)行后期加工，以用于不同的應(yīng)用場(chǎng)合。這些及其它益處提供了對(duì)數(shù)字電路的改進(jìn)，其滿足設(shè)計(jì)者、制造商和消費(fèi)者的許多需求。這些益處可提供由使能集成電路的連續(xù)及進(jìn)一步改進(jìn)的新型結(jié)構(gòu)組成的系統(tǒng)，以及具備改善的性能的設(shè)備和系統(tǒng)。在一些實(shí)施方案中，體效應(yīng)CMOS可持續(xù)額外的周期以與摩爾定律保持同步，并且基于體效應(yīng)CMOS的電路和系統(tǒng)中的其它創(chuàng)新點(diǎn)可以先進(jìn)的性能比率繼續(xù)改進(jìn)。本文的實(shí)施例和示例將參考晶體管、集成電路、電子系統(tǒng)及其有關(guān)方法來描述，并且將向電子產(chǎn)品的終端用戶強(qiáng)調(diào)新型結(jié)構(gòu)和方法在各級(jí)制造工藝和商業(yè)鏈中所提供的特征和益處。將包含在這些示例中的概念應(yīng)用到制造集成電路和電子系統(tǒng)的結(jié)構(gòu)和方法將會(huì)是非常廣泛的。因此，應(yīng)理解，本發(fā)明的實(shí)質(zhì)和范圍并不限于這些實(shí)施例和示例，而僅由本文和有關(guān)共同轉(zhuǎn)讓的申請(qǐng)中所附的權(quán)利要求書來限制。柵極長(zhǎng)度小于90納米的納米級(jí)場(chǎng)效應(yīng)晶體管(FET)結(jié)構(gòu)設(shè)有比傳統(tǒng)納米級(jí)FET設(shè)備更精確受控的閾值電壓。額外的益處包括因RDF而改善的載流子遷移率和降低的閾值電壓方差。一個(gè)實(shí)施例包括納米級(jí)FET結(jié)構(gòu)，該納米級(jí)結(jié)構(gòu)具有延伸到柵極下方深度處的耗盡區(qū)段或區(qū)域，其中該深度被設(shè)定為大于柵極長(zhǎng)度的一半。該FET結(jié)構(gòu)具有至少兩個(gè)具有不同摻雜濃度的區(qū)域，以幫助界定該柵極下方的耗盡區(qū)段或區(qū)域中的DDC。在一個(gè)示例中，靠近柵極的第一區(qū)域具有比第二區(qū)域更低的摻雜濃度，其中第二區(qū)域與第一區(qū)域分開，且位于柵極下方一段距離處。這便提供了與第二摻雜屏蔽區(qū)域配對(duì)的第一低摻雜通道區(qū)域(通常為未充分摻雜的外延生長(zhǎng)通道層)，其中第二摻雜屏蔽區(qū)域能夠在將閾值電壓或更大的電壓施加到柵極時(shí)通過終止從該柵極發(fā)出的電場(chǎng)來界定DDC。此外，深度耗盡區(qū)域可被稱作DDC或深度耗盡區(qū)段，并且其空間范圍和特性將隨晶體管結(jié)構(gòu)和電氣工作條件發(fā)生變化。這些結(jié)構(gòu)和區(qū)域的精確幾何形狀和位置存在多種變化，下面將對(duì)其中一些進(jìn)行詳細(xì)的描述。制造DDC結(jié)構(gòu)的這些結(jié)構(gòu)和方法允許FET晶體管具有比傳統(tǒng)納米級(jí)設(shè)備更低的工作電壓和更低的閾值電壓。此外，它們能夠在工作過程中動(dòng)態(tài)地控制這樣一個(gè)設(shè)備的閾值電壓。最終，制造DDC結(jié)構(gòu)的這些結(jié)構(gòu)和方法提供了設(shè)計(jì)集成電路的能力，其中該設(shè)計(jì)集成電路具有在電路工作期間能夠進(jìn)行動(dòng)態(tài)調(diào)節(jié)的FET設(shè)備。因此，集成電路中的晶體管能夠被設(shè)計(jì)為具有名義上相同的結(jié)構(gòu)，并且能夠被控制、調(diào)制或編程以在不同的工作電壓下響應(yīng)于不同的偏置電壓而工作，或者在不同的操作模式下響應(yīng)于不同的偏置電壓和工作電壓而工作。另外，這些結(jié)構(gòu)可被構(gòu)造為在電路內(nèi)部進(jìn)行后期加工，以用于不同的應(yīng)用場(chǎng)合。本文的某些實(shí)施例和示例將參考晶體管來描述，并且將強(qiáng)調(diào)新型結(jié)構(gòu)和方法提供了晶體管的特征及益處。但是，將包含在這些示例中的概念應(yīng)用到制造集成電路的結(jié)構(gòu)和方法將是非常廣泛的，并不限于晶體管和體效應(yīng)CMOS。因此，應(yīng)理解，在本領(lǐng)域中，本發(fā)明的實(shí)質(zhì)和范圍并不限于這些實(shí)施例和示例以及由本文和有關(guān)共同轉(zhuǎn)讓的申請(qǐng)中所附的權(quán)利要求書，而可以有利地應(yīng)用在其它數(shù)字電路情形中。在下面的描述中，許多具體細(xì)節(jié)僅以可實(shí)施本發(fā)明的一些優(yōu)選方法給出。顯而易見，可在不具備這些具體細(xì)節(jié)的情況下來實(shí)施本發(fā)明。在其它情況下，公知的電路、構(gòu)件、算 法和處理并未被詳細(xì)示出，或者以概要或框圖的形式被闡明，以不使本發(fā)明的非必要細(xì)節(jié)變得模糊。另外，在大多數(shù)情況下，與材料、工具作業(yè)、處理定時(shí)、電路布局和模具設(shè)計(jì)有關(guān)的細(xì)節(jié)被忽略了，這是因?yàn)檫@樣的細(xì)節(jié)對(duì)透徹理解本發(fā)明是非必要的，它們被認(rèn)為是在相關(guān)領(lǐng)域技術(shù)人員的理解范圍之內(nèi)。某些術(shù)語貫穿于下面的描述和權(quán)利要求書，以對(duì)特定的系統(tǒng)構(gòu)件進(jìn)行命名。類似地，應(yīng)理解，可以不同的名稱來對(duì)構(gòu)件進(jìn)行命名，并且本文的描述并不意在對(duì)名稱不同的構(gòu)件進(jìn)行區(qū)分，而意在對(duì)功能不同的構(gòu)件進(jìn)行區(qū)分。在下面的討論及權(quán)利要求書中，術(shù)語“包括”和“包含”以開放形式使用，因此應(yīng)理解為例如“包括，但不限于”。本文將描述上述方法和結(jié)構(gòu)的各種實(shí)施例及示例。應(yīng)注意，詳細(xì)的描述僅是示例性的，并不意在進(jìn)行各種形式的限制。本領(lǐng)域技術(shù)人員應(yīng)容易理解，其它實(shí)施例也具有本發(fā)明的益處。將具體參考附圖中所闡明的實(shí)施例。相同的符號(hào)將貫穿于附圖和下面的詳細(xì)描述，以標(biāo)示相同或相似的部件。為了清楚起見，并不是本文所描述的實(shí)施方案和實(shí)施例的全部傳統(tǒng)特征均被示出和描述。當(dāng)然，應(yīng)理解，在研制本發(fā)明的任何實(shí)際實(shí)施方案和實(shí)施例的過程中，為了實(shí)現(xiàn)研發(fā)者的特定目標(biāo)，通常將給出許多特定的實(shí)施方案決策。此外，應(yīng)理解，這樣的研制計(jì)劃可能是很復(fù)雜的，并且是需要耗時(shí)的，但對(duì)本領(lǐng)域技術(shù)人員而言，它是具有本發(fā)明益處的工程領(lǐng)域的日常作業(yè)。同樣，被植入或以其他方式出現(xiàn)在基底或半導(dǎo)體的晶體層中以修正半導(dǎo)體物理和電學(xué)特性的原子濃度將依據(jù)物理性或功能性區(qū)域或?qū)觼砻枋?。本領(lǐng)域技術(shù)人員應(yīng)將其理解為具有特定濃度均值的材料的三維集合?；蛘?，可將它們理解為具有不同濃度或濃度在空間上發(fā)生改變的子區(qū)域或子層?；谶@些性能的區(qū)域的描述并不意在限制其形狀、精確位置或取向。它們也不意在將這些區(qū)域或?qū)酉拗茷槿魏翁囟愋突驍?shù)目的處理步驟、任何特定類型或數(shù)目的層(例如，復(fù)合層或單層)、半導(dǎo)體沉積、蝕刻技術(shù)或所利用的生長(zhǎng)技術(shù)。這些處理可包括外延形成的區(qū)域或原子層沉積、摻雜劑植入方法或特定的縱向或橫向摻雜劑分布，包括線性、單調(diào)遞增性、衰退性或者其它適合的、在空間上發(fā)生變化的摻雜劑濃度。本文所包括的實(shí)施例和示例可示出所使用的具體處理技術(shù)或材料，如圖14-1所描述并闡明的外延及其它處理。這些示例僅意在示意性示例，并且不應(yīng)將其理解為限制。摻雜劑分布可具有一個(gè)或多個(gè)具有不同摻雜劑濃度的區(qū)域或?qū)?，并且不管如何處理，可以或者不可以使用不同的定性或定量摻雜劑濃度判定方法，經(jīng)由包括紅外光譜法、盧瑟福被散射法(Rutherford Back Scattering, RBS)、二次離子質(zhì)譜法(Secondary Ion MassSpectroscopy, SIMS)或其它摻雜劑分析工具的光學(xué)技術(shù)來檢測(cè)濃度的變化，以及如何來定義區(qū)域或?qū)?。圖2A示出了根據(jù)一個(gè)實(shí)施例所構(gòu)造的場(chǎng)效應(yīng)晶體管(FET) 100。該FET100包括柵 極電極102、源極104、漏極106和布置在通道110上方的柵極疊層108。通道110可以被深度耗盡，這意味著，從柵極疊層一般測(cè)量到屏蔽區(qū)域的通道深度明顯深于傳統(tǒng)的通道深度，如下面所詳細(xì)描述的。在工作期間，可向源極104施加偏置電壓122VBS，并將P+端子126連接到位于連接件124處的P阱114以閉合該電路。柵極疊層108包括柵極電極102、柵極觸點(diǎn)118和柵極電介質(zhì)128。包括柵極隔離體130，以使柵極與源極和漏極分離。源極/漏極延伸區(qū)域(SDE) 132在電介質(zhì)128下方延伸源極和漏極。FET100被示為N通道晶體管，其中該N通道晶體管具有由N型摻雜劑材料制成、形成在基底上方的源極和漏極，其中該基底為P型摻雜硅的基底以提供形成在基底116上的P阱114。但是，應(yīng)理解，可用基底或摻雜劑材料的適當(dāng)替換物來替代由其它合適基底，如基于砷化鎵的材料所形成的非硅基P型半導(dǎo)體晶體管。源極104和漏極106可通過傳統(tǒng)的摻雜劑植入處理或材料來形成，并且可包括根據(jù)深度摻雜漏極(HDD)技術(shù)的修改例，例如應(yīng)力誘導(dǎo)源極/漏極結(jié)構(gòu)、凸起和/或凹入的源極/漏極、不對(duì)稱摻雜、反相摻雜或晶體結(jié)構(gòu)修改型源極/漏極或者源極/漏極延伸區(qū)域的植入摻雜。延伸區(qū)域132通常形成在基底內(nèi)，并且促進(jìn)吸收與該漏極相關(guān)聯(lián)的一部分電位。也可使用對(duì)源極/漏極操作特性進(jìn)行了修正的其它各種技術(shù)，包括源極漏極通道延伸(尖端)、便于通過在源極/漏極(S/D)區(qū)域附近產(chǎn)生局部摻雜劑分布來調(diào)節(jié)設(shè)備通道長(zhǎng)度的光環(huán)植入，其中該分布可在通道下方延伸。在某些實(shí)施例中，可以將非均勻摻雜劑材料用作互補(bǔ)摻雜劑，以修正電學(xué)特性。柵極電極102可由傳統(tǒng)材料形成，這些傳統(tǒng)材料包括但不限于某些金屬、金屬合金、金屬氮化物、金屬硅化物以及其層壓體和組合體。柵極電極102也可由多晶硅形成，這些多晶硅包括例如高速摻雜的多晶硅和多晶硅-鍺合金。金屬或金屬合金可包括那些含有鋁、鈦、鉭或其氮化物的材料，包括含有諸如氮化鈦之類的鈦。柵極電極102的成形方法可包括硅化物法、化學(xué)氣相沉積法和物理氣相沉積法，例如但不限于蒸汽法和噴濺法。總體而言，柵極電極102具有約I至約50nm的總體厚度。柵極電介質(zhì)128可包括傳統(tǒng)的介電材料，諸如氧化物、氮化物和氮氧化物。此外，柵極電介質(zhì)128可包括介電常數(shù)總體上較高的介電材料，包括但不限于二氧化鉿、硫酸鉿、氧化鋅、氧化鑭、氧化鈦、鈦酸鍶鋇和鋯鈦酸鉛、基于金屬的介電材料以及具有介電性能的其它材料。優(yōu)選的含鉿氧化物 包括Hf02、HfZrOx, HfSiOx和HfAlOx等。根據(jù)其構(gòu)成和可行的沉積處理設(shè)備，柵極電介質(zhì)128可通過諸如加熱或等離子體氧化氮化法、化學(xué)氣相沉積法(包括原子層沉積法)和物理氣相沉積法之類的方法來形成。在一些實(shí)施例中，可使用多個(gè)層或復(fù)合層、層壓體和介電材料的成分混合物。例如，柵極電介質(zhì)可由厚度在約O. 3與Inm之間的、基于SiO2的絕緣體和厚度在O. 5與4nm之間的、基于氧化鉿的絕緣體形成?？傮w而言，柵極電介質(zhì)具有約O. 5至約5nm的總體厚度。在柵極電介質(zhì)128下方，通道區(qū)域110形成在屏蔽層112上方。通道區(qū)域110在源極104與漏極106之間接觸并延伸。優(yōu)選，通道區(qū)域包括未充分摻雜的硅或者先進(jìn)材料，如來自SiGe族的那些材料或者被摻雜到非常低水平的硅。通道厚度總體上在5至50nm的范圍內(nèi)。下面緊接著的討論將著眼于體效應(yīng)CMOS設(shè)備。在許多納米級(jí)體效應(yīng)CMOS FET設(shè)備中，載流子遷移率受到了設(shè)定閾值電壓Vt所需要的通道摻雜劑的高濃度所帶來的負(fù)面影響。盡管較高的摻雜劑濃度水平可以顯著地避免功耗泄漏，但是當(dāng)摻雜劑以較高的濃度存在時(shí)，它們可充當(dāng)散射中心，這會(huì)大大降低諸如電子之類的可動(dòng)載流子的通道遷移率。在這樣的情況下，通道區(qū)域中的電子被散射，并且不會(huì)有效地移動(dòng)通過源極與漏極之間的通道。實(shí)際上，這限制了通道能夠負(fù)載的電流(Idsat)的最大值。另外，柵極電介質(zhì)/通道界面處非常薄的柵極，以及所引起的高電場(chǎng)可能導(dǎo)致嚴(yán)重的量子力學(xué)效應(yīng)，該量子力學(xué)效應(yīng)會(huì)使反轉(zhuǎn)層電荷密度降低給定的柵極電壓，與此相關(guān)聯(lián)的便是遷移率的降低和閾值電壓Vt幅值的增加，設(shè)備性能的再次惡化。由于這些特性，所以認(rèn)為通過傳統(tǒng)的方法將體效應(yīng)CMOS設(shè)備調(diào)節(jié)至所期望的小型尺寸非常困難。作為額外的益處，未充分摻雜的通道區(qū)域的使用可以提高某些常用來改善晶體管性能的傳統(tǒng)技術(shù)的效率。例如，布置在通道區(qū)域Iio的相對(duì)側(cè)上的源極104和漏極106能夠被構(gòu)造為修正施加在通道區(qū)域中的應(yīng)力。此外，通道區(qū)域可通過晶格匹配和應(yīng)變硅鍺(SiGe)結(jié)晶薄膜晶格來修正，其中該結(jié)晶薄膜晶格被布置以引起該通道面內(nèi)方向上的壓縮應(yīng)變。與本征硅相比，這可以導(dǎo)致帶結(jié)構(gòu)發(fā)生變化，使得空穴遷移率增加。應(yīng)力條件可通過改變鍺(Ge)成分來修正(增加的Ge越多，應(yīng)變和空穴遷移率就越高)。對(duì)拉伸應(yīng)變而言，通道區(qū)域Si可形成在具有更大晶格常數(shù)的放松晶格(lattice-relaxed) SiGe上。與非應(yīng)變Si通道區(qū)域相比，這會(huì)導(dǎo)致電子遷移率和空穴遷移率均增加。其次，當(dāng)基體SiGe的鍺成分增加時(shí)，應(yīng)變Si通道區(qū)域中的應(yīng)變量和載流子遷移率傾向于增加。應(yīng)理解，不需要連續(xù)的應(yīng)力層來將應(yīng)力施加到通道區(qū)域，其中可用來將壓縮或拉伸應(yīng)力施加到沿通道區(qū)域的不同位置的非連續(xù)或多個(gè)應(yīng)力層，包括上述、下述、橫向排列或毗鄰的應(yīng)力層，會(huì)對(duì)所施加的應(yīng)力進(jìn)行更有效的控制。在某些實(shí)施例中，應(yīng)力層可代表當(dāng)應(yīng)力被施加為鄰近或毗鄰?fù)ǖ罆r(shí),適合將應(yīng)力施加到通道區(qū)域的任何材料層。作為一個(gè)示例，在特定實(shí)施例中，應(yīng)力層可包括與半導(dǎo)體基底的一些或所有剩余材料具有不同熱膨脹率的材料。在制造這樣的實(shí)施例期間，當(dāng)半導(dǎo)體基底的溫度降低時(shí)，某些部分會(huì)發(fā)生不同程度的收縮，這便會(huì)導(dǎo)致通道區(qū)域的拉伸或壓縮。因此，通道區(qū)域的至少一部分可能會(huì)被拉緊，從提高了載流子移率。在特定實(shí)施例中，應(yīng)力層可能包括諸如氮化硅之類的材料，其具有比半導(dǎo)體基底的一些或所有剩余材料更大的熱膨脹系數(shù)。另外，或此外，可將不同的應(yīng)力層施加到FETlOO的各個(gè)部分，以選擇性地提高通道區(qū)域中的電子遷移率或空穴遷移率。例如，在特定實(shí)施例中，當(dāng)互補(bǔ)的η型和ρ型晶體管對(duì)經(jīng)由適當(dāng)?shù)腜型和η型阱結(jié)構(gòu)彼此隔離時(shí)，可將應(yīng)力層施加到η型晶體管以將拉伸應(yīng)力施加到η型晶體管的通道區(qū)域。該拉伸應(yīng)力可誘導(dǎo)通道區(qū)域中的應(yīng)變，以提高通過該通道區(qū)域的電子的遷移率?？蓪⒘硪粦?yīng)力層施加到P型晶體管以將壓縮應(yīng)力施加到P型晶體管的通道區(qū)域。該壓縮應(yīng)力可誘導(dǎo)P型通道區(qū)域中的應(yīng)變，以提高空穴的遷移率。當(dāng)施加應(yīng)力時(shí)，提供具有未充分摻雜的通道的晶體管帶來了其它優(yōu)勢(shì)。例如，可通過經(jīng)由源極/漏極或通道應(yīng)力技術(shù)所施加的應(yīng)力來施加應(yīng)變。與具有均勻摻雜或高度摻雜的通道的傳統(tǒng)納米級(jí)晶體管相比，應(yīng)變通道區(qū)域晶體管將會(huì)因柵極電介質(zhì)附近較低濃度的摻雜劑(減少的電離雜質(zhì)散射)和較低的電場(chǎng)(減少的表面粗糙散射)而提供更大的應(yīng)變?cè)鰪?qiáng)遷移率。由于散射減少，應(yīng)變?cè)鰪?qiáng)遷移率將明顯大于傳統(tǒng)設(shè)備中的應(yīng)變?cè)鰪?qiáng)遷移率。隨著晶體管尺寸比例的縮小，由應(yīng)變所帶來的這種遷移率優(yōu)勢(shì)實(shí)際上將會(huì)增加。
圖2Α是根據(jù)一個(gè)實(shí)施例所構(gòu)造的晶體管的圖解視圖。圖2Β、圖2C和圖2D是進(jìn)一步示出可與圖2Α的通道110互換的DDC晶體管通道的三個(gè)不同示例的圖解視圖。不同的區(qū)域可包括位于柵極電介質(zhì)(諸如圖2Α中所示的電介質(zhì)128)附近的深度耗盡區(qū)域、閾值電壓調(diào)整區(qū)域和高度摻雜屏蔽區(qū)域。圖2Β示出了靠近柵極電介質(zhì)且具有兩個(gè)區(qū)域的DDC晶體管通道的截面的一個(gè)示例，其中這兩個(gè)區(qū)域具有不同的摻雜劑濃度。該通道截面的輪廓包括位于柵極電介質(zhì)(未示出)與屏蔽區(qū)域204之間的耗盡區(qū)域202。摻雜劑原子206被示出，其中屏蔽區(qū)域204中的摻雜劑濃度與相較于屏蔽區(qū)域204而言的、耗盡通道區(qū)域202中的相關(guān)摻雜劑原子密度相對(duì)應(yīng)。圖2C示出了通道區(qū)域208的另一示例，該通道區(qū)域具有三個(gè)具有不同摻雜濃度的區(qū)域。在本示例中，耗盡摻雜劑通道區(qū)域214具有最少量的摻雜劑206，閾值調(diào)整區(qū)域212總體上具有比耗盡摻雜劑通道區(qū)域214更高濃度的摻雜劑原子，并且屏蔽區(qū)域210具有最高濃度的摻雜劑原子。圖2D示出了另一替代物，其中該通道截面具有從通道區(qū)域頂部到底部不斷增加的摻雜劑原子濃度224。在不同的應(yīng)用和實(shí)施例中，通道頂部中的摻雜劑范圍可以發(fā)生變化，但通常在工藝和退火條件許可的情況下，其朝向該通道的頂部減小。朝向通道中心的摻雜劑范圍可以增加，并且通過通道底部進(jìn)入屏蔽區(qū)域時(shí)具有較高的摻雜劑濃度。在這些構(gòu)造的任一者中，閾值電壓調(diào)整區(qū)域可形成為單獨(dú)的外延生長(zhǎng)硅層，或形成為單一硅外延層的一部分，其中該單一硅外延層也包括耗盡通道區(qū)域。閾值調(diào)整區(qū)域的厚度通?？稍?至50nm的范圍內(nèi)。當(dāng)未充分摻雜時(shí)，區(qū)域自身厚度的適當(dāng)選擇可稍稍調(diào)節(jié)閾值電壓，然而對(duì)于更典型的應(yīng)用而言，閾值電壓調(diào)整區(qū)域被進(jìn)行了摻雜，以具有范圍在5X IO17與2X IO19個(gè)原子/cm3之間的平均濃度。在某些實(shí)施例中，可以在閾值電壓調(diào)整區(qū)域上方和/或下方施加碳或鍺等的抗摻雜劑遷移層，以避免摻雜劑遷移到通道區(qū)域中，或者此外，以避免摻雜劑從屏蔽層遷移到閾值電壓調(diào)整區(qū)域中。如果設(shè)置屏蔽區(qū)域的話，屏蔽區(qū)域是隱藏在通道區(qū)域和閾值電壓調(diào)整區(qū)域下方的高度摻雜區(qū)域。屏蔽層總體上布置在避免與源極和漏極直接接觸的一段距離處。在其它某些實(shí)施例中，它可以被形成為是在多個(gè)源極/漏極/通道區(qū)域下方延伸的薄片，而在其它實(shí)施例中，它可以是與通道區(qū)域共同延伸的自對(duì)準(zhǔn)植入層。屏蔽區(qū)域厚度通?？稍?至50nm的范圍內(nèi)。屏蔽區(qū)域相對(duì)于通道、閾值電壓調(diào)整區(qū)域(如果設(shè)置的話)和P阱被進(jìn)行了高度摻雜。實(shí)際上，屏蔽區(qū)域被進(jìn)行了摻雜，以具有范圍在I X IO18與I X IO20個(gè)原子/cm3之間的濃度。在某些實(shí)施例中，可以在屏蔽區(qū)域上方施加碳或鍺等的抗摻雜劑遷移層，以避免摻雜劑遷移到閾值電壓調(diào)整區(qū)域中。在工作過程中，當(dāng)將大于閾值電壓的預(yù)定電壓施加到導(dǎo)電柵極時(shí)，便在柵極疊層與屏蔽區(qū)域之間形成了深度耗盡區(qū)域。在導(dǎo)電柵極下方，該深度耗盡區(qū)域通常向下延伸到屏蔽區(qū)域中，盡管在某些高速摻雜的實(shí)施例中，該深度耗盡區(qū)域可在閾值電壓調(diào)整區(qū)域(如果設(shè)置的話)中終止。應(yīng)理解，耗盡區(qū)域的導(dǎo)電柵極下方的確切深度可由能夠被FET的設(shè)計(jì)者調(diào)節(jié)的諸多因素來決定。例如，耗盡區(qū)域深度可由FET的其它元件的空間定位以及絕對(duì)或相對(duì)摻雜劑濃度來決定。例如，F(xiàn)ET可具有被界定在源極區(qū)域與漏極區(qū)域之間、柵極長(zhǎng)度為L(zhǎng)e的柵極下方的通道。DDC深度(Xd)可被設(shè)定為大于該柵極長(zhǎng)度的一半，可以是柵極長(zhǎng)度的一半的因子，或者其附近的分?jǐn)?shù)。在一個(gè)示例中，該DDC深度可以被設(shè)定為約等于柵極長(zhǎng)度的一半，其允許在工作過程中以低于一伏特的低工作電壓來精確地設(shè)定閾值電壓。取決于特定應(yīng)用的要求，不同的深度可提供不同的有益結(jié)果。鑒于本發(fā)明，應(yīng)理解，不同 的DDC深度在不同的應(yīng)用中、不同的設(shè)備幾何形狀和特定設(shè)計(jì)的各種參數(shù)下是可行的。取決于特定應(yīng)用的參數(shù)，在形成DDC晶體管過程中所使用的不同區(qū)域厚度、摻雜劑濃度和工作條件可提供不同的有益結(jié)果。例如，根據(jù)另一實(shí)施例，耗盡深度可維持在1/3柵極長(zhǎng)度至約等于柵極長(zhǎng)度的深度之間。但是，本領(lǐng)域技術(shù)人員應(yīng)理解，如果晶體管的結(jié)構(gòu)和操作使得耗盡深度變得小于柵極長(zhǎng)度的一半，則設(shè)備性能將以功耗的方式逐漸惡化，并且DDC的益處將消失。當(dāng)耗盡深度Xd位于1/3柵極長(zhǎng)度與1/2柵極長(zhǎng)度之間時(shí)，該設(shè)備仍能實(shí)現(xiàn)對(duì)傳統(tǒng)設(shè)備的適度改進(jìn)，例如柵極下方的耗盡深度被設(shè)定為約O. 4XLg的DDC晶體管。在本示例中，屏蔽區(qū)域的適合厚度范圍在5至50nm之間，其中摻雜劑濃度在I X IO18至I X IO20個(gè)原子/cm3的范圍內(nèi)。閾值電壓調(diào)整區(qū)域的適合厚度范圍在5至50nm之間，其中摻雜劑濃度在5X IO17至2X IO19個(gè)原子/cm3的范圍內(nèi)。未被摻雜的通道區(qū)域被選擇，以使其深度足以滿足Xd > l/2XLe的約束條件，并且具有小于5 X IO17個(gè)原子/cm3的濃度。實(shí)際上，提供用于DDC晶體管的深度耗盡區(qū)域可允許在具有多個(gè)晶體管和相關(guān)設(shè)備的電路中明顯減小用于設(shè)定閾值電壓的公差，并且能夠進(jìn)一步降低因RDF所產(chǎn)生的變化。其結(jié)果為一個(gè)更可預(yù)測(cè)且更可靠的、能夠橫跨集成電路中的多個(gè)設(shè)備而設(shè)定的閾值電壓。該益處可用來降低設(shè)備或系統(tǒng)中的功率，并且能夠?qū)е赂玫恼w性能。本實(shí)施例所潛在使能的另一益處便是可調(diào)節(jié)的閾值電壓，其中在被構(gòu)造為具有一個(gè)或多個(gè)所描述的晶體管結(jié)構(gòu)的設(shè)備或系統(tǒng)工作期間，該可調(diào)節(jié)的閾值電壓可被靜態(tài)地設(shè)定或發(fā)生動(dòng)態(tài)的變化。同樣，如圖2A所示的，偏置電壓可被施加為橫跨晶體管源極104，并且被施加到帶相反電荷的摻雜劑材料126，其中該摻雜劑材料126連接到P阱114。傳統(tǒng)電路通常被偏置至電源電壓，使得當(dāng)工作電壓被施加到柵極時(shí)，電流能夠從源極流向漏極。盡管先前已經(jīng)提出了使用可調(diào)節(jié)的本體偏置(body biasing)來動(dòng)態(tài)地設(shè)定閾值電壓，但是經(jīng)證明其總體上是不可行的，這是因?yàn)樗鼉A向于誘導(dǎo)顯著的芯片面積補(bǔ)償(chip areapenalties),從而抑制了芯片上的集成水平。根據(jù)本實(shí)施例，電路可被構(gòu)造為通過改變施加到阱的偏置電壓來使晶體管(或晶體管組，如果它們共享共同的阱)的閾值電壓發(fā)生變化，不論它們被構(gòu)造在一個(gè)集成電路或系統(tǒng)中或者單獨(dú)的電路中。如下面所進(jìn)一步詳細(xì)描述的，在降低芯片面積補(bǔ)償?shù)耐瑫r(shí)能夠可靠地將閾值電壓控制在接近的范圍內(nèi)，并且能夠可靠地且動(dòng)態(tài)地使工作期間的閾值電壓發(fā)生變化，可導(dǎo)致設(shè)備或系統(tǒng)能夠動(dòng)態(tài)地改變?cè)O(shè)備或系統(tǒng)內(nèi)晶體管或晶體管組的工作模式。圖3示出了摻雜劑原子濃度相對(duì)于柵極電介質(zhì)下方的通道深度的圖表300，以在根據(jù)一個(gè)實(shí)施例的通道中說明用于各個(gè)范圍的通道深度的摻雜劑濃度范圍。示出了兩條曲線一條更實(shí)際的曲線308和一條理想曲線310。由此可見，代表三個(gè)水平通道區(qū)域在第一個(gè)5-20nm內(nèi)，閾值電壓調(diào)整區(qū)域在距通道區(qū)域的緊接著的5_20nm內(nèi)，屏蔽區(qū)域在距閾值電壓調(diào)整區(qū)域的緊接著的5-20nm內(nèi)。不同水平處的濃度分別到達(dá)一定水平312、314、316，可能但不必是圖表中相應(yīng)濃度水平處的轉(zhuǎn)折點(diǎn)，并且這些轉(zhuǎn)折點(diǎn)與一定的摻雜劑濃度水平302 (其中通道摻雜劑濃度“d”小于5 X IO17個(gè)原子/cm3)、304 (其中閾值電壓調(diào)整區(qū)域濃度“d”在5 X IO17與5 X IO18個(gè)原子/cm3之間)和306 (其中屏蔽區(qū)域摻雜劑濃度大于5 X IO18個(gè)原子/cm3)相對(duì)應(yīng)。根據(jù)一些實(shí)施例，在這些摻雜劑濃度范圍內(nèi)，可以在支持工作的深度耗盡區(qū)域的納米級(jí)FET中實(shí)現(xiàn)某些最佳益處。 根據(jù)各種實(shí)施例的摻雜劑分布被定義以產(chǎn)生三個(gè)區(qū)域。這三個(gè)區(qū)域在圖表I中被定義，其中區(qū)域I與位于柵極電介質(zhì)附近的通道區(qū)域相對(duì)應(yīng)，區(qū)域2與閾值電壓調(diào)整區(qū)域相對(duì)應(yīng)，并且區(qū)域3與屏蔽區(qū)域相對(duì)應(yīng)，其中Le為柵極長(zhǎng)度。應(yīng)理解，柵極長(zhǎng)度大致等于通道長(zhǎng)度，并且h、t2和t3為這三個(gè)區(qū)域的相應(yīng)厚度。這些區(qū)域的每一者可經(jīng)由代表性厚度和摻雜劑劑量來表示，其中該摻雜劑劑量通過每立方厘米的原子數(shù)目來測(cè)量。圖表I中給出了這些厚度和劑量的數(shù)值。
權(quán)利要求
1.一種場(chǎng)效應(yīng)晶體管(FET)，其包括 柵極，所述柵極具有柵極絕緣體和導(dǎo)電電極； 屏蔽區(qū)域，所述屏蔽區(qū)域被摻雜為具有介于I X IO18個(gè)原子/Cm3與I X IO20個(gè)原子/cm3之間的摻雜濃度橫跨5nm的最小厚度，所述屏蔽區(qū)域在所述柵極下方及晶體管本體上方延伸； 未充分摻雜的通道區(qū)域，所述通道區(qū)域位于所述屏蔽區(qū)域與所述柵極絕緣體之間且具有小于5 X IO17個(gè)摻雜劑原子/cm3的摻雜濃度，所述通道區(qū)域具有5nm的最小厚度； 源極和漏極，其中所述通道區(qū)域在所述源極與所述漏極之間延伸；以及 本體接頭，所述本體接頭選擇性地向所述晶體管本體施加偏置電壓。
2.根據(jù)權(quán)利要求I所述的場(chǎng)效應(yīng)晶體管(FET)，其中所述晶體管是可通過向所述柵極的所述導(dǎo)電電極或所述晶體管本體施加電壓來開啟或關(guān)閉的四端子設(shè)備。
3.根據(jù)權(quán)利要求I所述的場(chǎng)效應(yīng)晶體管(FET)，其中所述晶體管是可通過向所述柵極電極施加電壓來開啟或關(guān)閉的三端子設(shè)備。
4.根據(jù)權(quán)利要求I所述的場(chǎng)效應(yīng)晶體管(FET)，其中所述偏置電壓被靜態(tài)地設(shè)定以增大或減小閾值電壓。
5.根據(jù)權(quán)利要求I所述的場(chǎng)效應(yīng)晶體管(FET)，其中所述偏置電壓被動(dòng)態(tài)地控制以調(diào)節(jié)閾值電壓。
6.根據(jù)權(quán)利要求I所述的場(chǎng)效應(yīng)晶體管(FET)，其中所述屏蔽區(qū)域與所述源極和所述漏極分尚。
7.根據(jù)權(quán)利要求I所述的場(chǎng)效應(yīng)晶體管(FET)，其中所述源極和所述漏極是凸起的。
8.根據(jù)權(quán)利要求I所述的場(chǎng)效應(yīng)晶體管(FET)，其中所述通道區(qū)域是未被摻雜的、外延生長(zhǎng)型硅。
9.根據(jù)權(quán)利要求I所述的場(chǎng)效應(yīng)晶體管(FET)，還包括電壓閾值調(diào)整區(qū)域，所述電壓閾值調(diào)整區(qū)域位于所述未充分摻雜的通道區(qū)域與所述屏蔽區(qū)域之間，其中所述電壓閾值調(diào)整區(qū)域與所述屏蔽區(qū)域接觸，并與所述柵極絕緣體分離。
10.一種用于形成場(chǎng)效應(yīng)晶體管(FET)的方法，所述方法包括 將屏蔽區(qū)域植入到晶體管本體中，所述屏蔽區(qū)域被摻雜為具有介于IXIO18個(gè)原子/cm3與I X IO20個(gè)原子/cm3之間的摻雜濃度橫跨5nm的最小厚度,所述屏蔽區(qū)域在所述柵極下方及晶體管本體上方延伸； 在所述屏蔽區(qū)域之間外延地生長(zhǎng)未充分摻雜的通道區(qū)域，所述通道區(qū)域具有小于5 X IO17個(gè)摻雜劑原子/cm3的摻雜濃度，所述未充分摻雜的通道區(qū)域具有5nm的最小厚度； 形成源極和漏極，其中所述通道區(qū)域在所述源極與所述漏極之間延伸； 形成柵極，所述柵極具有柵極絕緣體和導(dǎo)電電極；以及 形成本體接頭，所述本體接頭選擇性地向所述晶體管本體施加偏置電壓。
11.根據(jù)權(quán)利要求10所述的形成場(chǎng)效應(yīng)晶體管(FET)的方法，其中所述源極和所述漏極被形成為與所述屏蔽區(qū)域分離。
12.根據(jù)權(quán)利要求10所述的形成場(chǎng)效應(yīng)晶體管(FET)的方法，還包括在外延地生長(zhǎng)所述未充分摻雜的通道區(qū)域之后，進(jìn)行淺溝槽隔離(STI)。
13.根據(jù)權(quán)利要求10所述的形成場(chǎng)效應(yīng)晶體管(FET)的方法，還包括在外延地生長(zhǎng)所述未充分摻雜的通道區(qū)域之后，進(jìn)行部分溝槽隔離(PTI)。
14.根據(jù)權(quán)利要求10所述的形成場(chǎng)效應(yīng)晶體管(FET)的方法，還包括在所述未充分摻雜的通道區(qū)域與所述屏蔽區(qū)域之間形成電壓閾值調(diào)整區(qū)域，其中所述電壓閾值調(diào)整區(qū)域與所述屏蔽區(qū)域接觸，并與所述柵極絕緣體分離。
全文摘要
提供了一系列新型結(jié)構(gòu)和方法，以降低多種電子設(shè)備和系統(tǒng)中的功耗。這些結(jié)構(gòu)和方法中的一些可主要通過重復(fù)使用現(xiàn)有的體效應(yīng)CMOS工藝流程和制造技術(shù)來實(shí)施，以避免半導(dǎo)體產(chǎn)業(yè)和更廣泛的電子產(chǎn)業(yè)高成本且高風(fēng)險(xiǎn)地切換到替代的技術(shù)。如上所述，一些結(jié)構(gòu)和方法涉及深度耗盡通道(DDC)設(shè)計(jì)，以使基于CMOS的設(shè)備具有比傳統(tǒng)體效應(yīng)CMOS更小的σVT，并且能夠更精確地設(shè)定在通道區(qū)域中具有摻雜劑的FET的閾值電壓VT。該DDC設(shè)計(jì)也可具有比傳統(tǒng)體效應(yīng)CMOS晶體管更強(qiáng)的體效應(yīng)，這使得能夠顯著地動(dòng)態(tài)控制DDC晶體管中的功耗。
文檔編號(hào)H01L29/02GK102884630SQ201080061745
公開日2013年1月16日 申請(qǐng)日期2010年11月8日 優(yōu)先權(quán)日2009年11月17日
發(fā)明者斯科特·E·湯普森, 達(dá)莫代爾·R·圖馬拉帕利 申請(qǐng)人:蘇沃塔公司