專利名稱：對靜電放電的加強耐受性的制作方法
技術領域：
本發(fā)明涉及集成電路裝置(“IC”)。更明確地說，本發(fā)明涉及針對IC的加強靜電放電(“ESD”)保護。
背景技術：
眾所周知，已將諸多結構并入到IC中以使IC裝置對ESD事件的敏感性較小。然而，隨著晶體管的大小減小，常規(guī)ESD保護電路不大可能提供足夠的保護。ESD保護電路在一些情況下可能不利地影響電路性能。然而，一些IC裝置以ESD保護等級為代價而具有加強的性能。因此，在對IC裝置性能具有很小或沒有影響的情況下提供加強的ESD保護等級將為需要且有用的。

發(fā)明內(nèi)容
一個或一個以上實施例大體上涉及用于集成電路的加強靜電放電(“ESD”)保護。一個實施例可涉及用于防御ESD的電路。所述電路可具有輸入/輸出節(jié)點和驅動器。所述驅動器可具有第一晶體管和第二晶體管。所述第一晶體管的第一源極/漏極節(jié)點可耦合到所述輸入/輸出節(jié)點。所述第一晶體管的第二源極/漏極節(jié)點可形成能夠在電浮動時累積電荷的第一內(nèi)部節(jié)點。第一電流流動控制電路可耦合到放電節(jié)點和所述第一晶體管的所述第二源極/漏極節(jié)點。所述第一電流流動控制電路可在偏壓方向上電性定向以允許所累積電荷從所述第一內(nèi)部節(jié)點經(jīng)由所述第一電流流動控制電路放電到所述放電節(jié)點。在此實施例中，可包含以下方面中的一者或一者以上。所述放電節(jié)點可為輸入/ 輸出節(jié)點；所述所累積電荷可為正電荷累積；以及所述偏壓方向可為正向偏壓方向。所述放電節(jié)點可為供應電壓節(jié)點；所述所累積電荷可為正電荷累積；以及所述偏壓方向可為正向偏壓方向。所述放電節(jié)點可為接地電壓節(jié)點；所述所累積電荷可為負電荷累積；以及所述偏壓方向可為負偏壓方向。所述放電節(jié)點可為輸入/輸出節(jié)點；所述所累積電荷可為負電荷累積；以及所述偏壓方向可為負偏壓方向。所述第二晶體管的第一源極/漏極節(jié)點可耦合到所述輸入/輸出節(jié)點；所述第二晶體管的第二源極/漏極節(jié)點形成在電浮動時能夠累積正電荷的第二內(nèi)部節(jié)點；第二電流流動控制電路可與所述第二晶體管的所述第一源極 /漏極節(jié)點和所述第二源極/漏極節(jié)點并聯(lián)耦合；以及所述第二電流流動控制電路可在正向偏壓方向上電性定向，以用于允許正電荷累積從所述第二內(nèi)部節(jié)點放電到所述輸入/輸出節(jié)點。所述第一電流流動控制電路可為第一二極管；且其中所述第二電流流動控制電路可為第二二極管。另一實施例大體上涉及用防御ESD的另一電路。電路的輸入/輸出塊可具有輸入 /輸出節(jié)點和驅動器。所述驅動器可具有第一晶體管和第二晶體管。所述第一晶體管的第一源極/漏極節(jié)點可耦合到所述輸入/輸出節(jié)點。所述第一晶體管的第二源極/漏極節(jié)點可形成能夠在電浮動時累積負電荷的第一內(nèi)部節(jié)點。第一電流流動控制電路可耦合到所述第一晶體管的所述第一源極/漏極節(jié)點且耦合到接地節(jié)點。所述第一電流流動控制電路可在反向偏壓方向上電性定向，以用于允許負電荷累積從所述第一內(nèi)部節(jié)點放電到所述接地節(jié)點。在此實施例中，可包含以下方面中的一者或一者以上。所述第二晶體管的第一源極/漏極節(jié)點可耦合到所述輸入/輸出節(jié)點；所述第二晶體管的第二源極/漏極節(jié)點可形成能夠在電浮動時累積正電荷的第二內(nèi)部節(jié)點；第二電流流動控制電路可耦合到所述第二晶體管的所述第一源極/漏極節(jié)點且耦合到供應電壓節(jié)點；以及所述第二電流流動控制電路可在正向偏壓方向上電性定向，以用于允許正電荷累積從所述第二內(nèi)部節(jié)點放電到所述供應電壓節(jié)點。所述第一電流流動控制電路可為第一二極管；且所述第二電流流動控制電路可為第二二極管。所述第一電流流動控制電路可為經(jīng)耦合以如同二極管而操作的第三晶體管；且所述第二電流流動控制電路可為經(jīng)耦合以如同二極管而操作的第四晶體管。所述驅動器可為低壓差分信令驅動器。所述驅動器可為單端驅動器。所述輸入/輸出塊可具有可編程邏輯裝置。另一實施例涉及用于針對電荷裝置模型(“CDM”)ESD的保護的ESD電路。所述電路的輸入/輸出塊可具有輸入/輸出節(jié)點、第一驅動器和第二驅動器。第一驅動器和第二驅動器中的每一者可具有第一 PMOS晶體管、第二 PMOS晶體管、第一 NMOS晶體管和第二 NMOS晶體管。第一驅動器和第二驅動器中的每一者可如本文中所描述而配置第一PMOS晶體管和第二 PMOS晶體管可在其間的第一內(nèi)部節(jié)點處以源極到漏極串聯(lián)連接。第一 NMOS晶體管和第二 NMOS晶體管可在其間的第二內(nèi)部節(jié)點處以漏極到源極串聯(lián)連接。第一 PMOS晶體管和第一 NMOS晶體管可在輸入/輸出節(jié)點處以漏極到漏極串聯(lián)連接。第一內(nèi)部節(jié)點和第二內(nèi)部節(jié)點中的每一者可能夠在電浮動時累積電荷。所述輸入/輸出節(jié)點可連接到集成電路裝置的輸入/輸出墊。第二 PMOS晶體管的源極節(jié)點可耦合到供應電壓線。第二 NMOS 晶體管的源極節(jié)點可耦合到接地電壓線。第一電流流動控制電路可連接在輸入/輸出節(jié)點與第一內(nèi)部節(jié)點之間或在第一內(nèi)部節(jié)點與接地電壓線之間。第一電流流動控制電路可在反向偏壓方向上電性定向，以允許負電荷累積從第一內(nèi)部節(jié)點放電到接地電壓線。第二電流流動控制電路可連接在輸入/輸出節(jié)點與第二內(nèi)部節(jié)點之間或在第二內(nèi)部節(jié)點與供應電壓線之間。第二電流流動控制電路可在正向偏壓方向上電性定向，以允許正電荷累積從第二內(nèi)部節(jié)點放電到供應電壓線。在此實施例中，可包含以下方面中的一者或一者以上。第一驅動器和第二驅動器中的每一者的第一電流流動控制電路可為第一二極管；且第一驅動器和第二驅動器中的每一者的第二電流流動控制電路可為第二二極管。第一驅動器和第二驅動器中的每一者的第一電流流動控制電路可為經(jīng)耦合以如同二極管而操作的第一晶體管；且第一驅動器和第二驅動器中的每一者的第二電流流動控制電路可為經(jīng)耦合以如同二極管而操作的第二晶體管。第一二極管可耦合到供應電壓線且連接到輸入/輸出節(jié)點，以允許電流從輸入/輸出節(jié)點流動到供應電壓線，且用于阻擋電流從供應電壓線流動到輸入/輸出節(jié)點；且第二二極管可耦合到接地電壓線且連接到輸入/輸出節(jié)點，以允許電流從接地電壓線流動到輸入 /輸出節(jié)點，且用于阻擋電流從供應電壓線流動到輸入/輸出節(jié)點，其中所述第一二極管和第二二極管可為人類模型ESD。第一驅動器可為低壓差分信令(“LVDS”)驅動器；且第二驅動器可為單端驅動器。所述輸入/輸出塊可具有可編程邏輯裝置。


附圖展示根據(jù)本發(fā)明的一個或一個以上方面的示范性實施例；然而，不應將附圖視為將本發(fā)明限制于所展示的實施例，而是僅用于解釋和理解。圖1是描繪柱形現(xiàn)場可編程門陣列(“FPGA”)架構的示范性實施例的簡化框圖， 在所述柱形FPGA結構中，可實施本發(fā)明的一個或一個以上方面；圖2A是描繪電荷裝置模型(Charge Device Model,"CDM")測試系統(tǒng)的示范性實施例的框圖；圖2B是具有被測裝置(device under test，“DUT”)的圖2A的框圖；圖3A和圖;3B是描繪CDM電流的相應示范性實施例的框圖；圖4A是描繪現(xiàn)有輸入/輸出塊(“Ι0Β”)的示范性實施例的電路圖；圖4B是描述經(jīng)配置用于高壓容差的另一現(xiàn)有IOB的示范性實施例的電路圖；圖5A是描繪經(jīng)配置用于差分信令的另一現(xiàn)有IOB的示范性實施例的電路圖；圖5B是描繪圖2的CDM測試系統(tǒng)中的圖5的IOB的一部分的示范性實施例的橫截面圖；圖6是圖5B的添加了導電路徑的橫截面圖；圖7是描繪具有加強CDM ESD保護的差分驅動器電路的示范性實施例的電路圖；圖8是描繪用于NMOS的傳輸差分驅動器(transmit differential driver)的布局的示范性實施例的俯視圖；圖9A是描繪具有加強CDM靜電放電(“ESD”)保護的IOB的示范性實施例的電路圖；圖9B是描繪具有加強CDM ESD保護的IOB的另一示范性實施例的電路圖。
具體實施例方式在以下描述中，陳述眾多具體細節(jié)以提供對本發(fā)明的具體實施例的更透徹描述。 然而，所屬領域的技術人員應顯而易見，本發(fā)明可在沒有以下給定的全部具體細節(jié)的情況下實踐。在其它情況下，未詳細描述眾所周知的特征以便不模糊本發(fā)明。為了容易說明，在不同附圖中使用相同數(shù)字標注以指代相同項目；然而，在替代實施例中，所述項目可為不同的?？删幊踢壿嬔b置(“PLD”)是可經(jīng)編程以執(zhí)行指定邏輯功能的眾所周知類型的集成電路。一種類型的PLD(現(xiàn)場可編程門陣列(“FPGA”))通常包含可編程瓦片(tile)的陣列。這些可編程瓦片可包含(例如)輸入/輸出塊(“Ι0Β”)、可配置邏輯塊(“CLB”)、 專用隨機存取存儲器塊(“BRAM”)、乘法器、數(shù)字信號處理塊(“DSP”)、處理器、時鐘管理器、延遲鎖定環(huán)(“DLL”)等等。如本文所使用，“包含”意指包含但無限制。每一可編程瓦片通常包含可編程互連件和可編程邏輯?？删幊袒ミB件通常包含通過可編程互連點(“PIP”)互連的不同長度的大量互連線?？删幊踢壿嬍褂每删幊淘韺嵤┯脩粼O計的邏輯，所述可編程元件可包含(例如)功能產(chǎn)生器、寄存器、算術邏輯等等。通常通過將可配置數(shù)據(jù)流加載到內(nèi)部配置存儲器單元來編程可編程互連件和可編程邏輯，所述可配置數(shù)據(jù)流界定如何配置可編程元件?？赏ㄟ^外部裝置將可配置數(shù)據(jù)從存儲器(例如，從外部PROM)讀取或寫入到FPGA中。個別存儲器單元的集體狀態(tài)接著確定 FPGA的功能。另一類型的PLD是復雜可編程邏輯裝置或CPLD。CPLD包含連接在一起且通過互連開關矩陣連接到輸入/輸出(“I/O”)資源的兩個或兩個以上“功能塊”。CPLD的每一功能塊包含類似于在可編程邏輯陣列(“PLA”)和可編程陣列邏輯(“PAL”)裝置中使用的結構的二級AND/OR結構。在CPLD中，配置數(shù)據(jù)通常以芯片上方式存儲在非易失性存儲器中。在一些CPLD中，配置數(shù)據(jù)以芯片上方式存儲在非易失性存儲器中，接著下載到易失性存儲器，作為初始配置(編程)序列的一部分。對于所有這些可編程邏輯裝置(“PLD”)，通過提供到裝置用于控制目的的數(shù)據(jù)位來控制所述裝置的功能性。所述數(shù)據(jù)位可存儲在易失性存儲器中(例如，靜態(tài)存儲器單元， 如同在FPGA和一些CPLD中)、存儲在非易失性存儲器中(例如，F(xiàn)LASH存儲器，如同在一些 CPLD中)、或存儲在任何其它類型的存儲器單元中?？赏ㄟ^應用處理層(例如金屬層)來編程其它PLD，所述處理層以可編程方式使裝置上的各種元件互連。這些PLD被稱為掩?？删幊萄b置。所述PLD也可用其它方式實施， 例如使用熔絲或反熔絲技術。術語“PLD”和“可編程邏輯裝置”包含(但不限于)這些示范性裝，包含僅可部分編程的裝置。舉例來說，一種類型的PLD包含硬編碼晶體管邏輯與可編程交換織物(programmable switch fabric)的組合，所述可編程交換織物以可編程方式使所述硬編碼晶體管邏輯互連。高級FPGA可在陣列中包含若干不同類型的可編程邏輯塊。舉例來說，圖1說明包含大量不同可編程瓦片的FPGA架構100，其包含多千兆位收發(fā)器(multi-gigabit transceiver，“MGT”)101、可配置邏輯塊(“CLB”)102、隨機存取存儲塊(“BRAM”)103、 輸入輸出塊(“Ι0Β”)104、配置與計時邏輯(“CONFIG/CLOCKS”)105、數(shù)字信號處理塊 (“05 ”)106、專用輸入/輸出塊(“1/0”)107(例如，配置端口和時鐘端口 )以及其它可編程邏輯108，例如數(shù)字時鐘管理器、模/數(shù)轉換器、系統(tǒng)監(jiān)控邏輯等等。一些FPGA還包含專用處理器塊(“PR0C”)110。在一些FPGA中，每一可編程瓦片包含可編程互連元件(“INT”)111，其在每一鄰近瓦片中具有去往和來自對應互連元件的標準化連接。因此，所述可編程互連元件針對所說明的FPGA共同實施可編程互連結構?？删幊袒ミB元件111在同一瓦片內(nèi)還包含去往和來自可編程邏輯元件的連接，如通過圖1頂部所包含的實例所展示。舉例來說，CLB 102可包含可配置邏輯元件(“CLE”) 112 (其可經(jīng)編程以實施用戶邏輯)加上單個可編程互連元件(“INT”)111。BRAM 103除了一個或一個以上可編程互連元件之外還可包含BRAM邏輯元件(“BRL”)113。通常，包含在瓦片中的互連元件的數(shù)目取決于所述瓦片的高度。在所描繪實施例中，BRAM瓦片具有與五個CLB相同的高度，但也可使用其它數(shù)目(例如，四個)。DSP瓦片106除了適當數(shù)目的可編程互連元件之外還可包含 DSP邏輯元件(“DSPL”)114。IOB 104除了可編程互連元件111的一個實例之外還可包含 (例如)輸入/輸出邏輯元件(“I0L”)115的兩個實例。如所屬領域的技術人員將了解， 通常未將連接到(例如)1/0邏輯元件115的實際1/0墊限定到輸入/輸出邏輯元件115 的區(qū)域。在所描繪實施例中，在裸片(展示在圖1中)中心附近的水平區(qū)域用于配置、時鐘和其它控制邏輯。從此柱延伸的垂直柱109用于跨越FPGA的寬度而分布時鐘和配置信號。利用圖1中所說明架構的一些FPGA包含額外邏輯塊，所述邏輯塊中斷構成FPGA 的主要部分的常規(guī)柱形結構。額外邏輯塊可為可編程塊和/或專用邏輯。舉例來說，處理器塊110跨越CLB和BRAM的若干個柱。請注意，圖1僅意在說明示范性FPGA架構。舉例來說，水平柱中邏輯塊的數(shù)目、所述柱的相對寬度、所述柱的數(shù)目和次序、包含在所述柱中的邏輯塊的類型、邏輯塊的相對大小以及包含在圖1頂部的互連/邏輯實施方案僅為示范性的。舉例來說，在實際FPGA中， 通常在出現(xiàn)CLB之處包含CLB的一個以上鄰近柱，以促進用戶邏輯的高效實施，但鄰近CLB 柱的數(shù)目隨著FPGA的整體大小而變化。圖2A是描繪電荷裝置模型(“CDM”)測試系統(tǒng)200的示范性實施例的框圖。CDM 測試系統(tǒng)200包含探針板201和電荷板202。電荷板202可耦合到與電壓源204串聯(lián)的電阻器203。電壓源204可在近似200伏到300伏的范圍內(nèi)，且電阻器203可為近似一兆歐姆； 然而，可針對電阻器203和電壓源204使用其它值。由于CDM測試系統(tǒng)200是眾所周知的， 所以不必詳細描述?？蓪DM測試系統(tǒng)200中的電荷板202充電到正電位或負電位。出于清晰性目的且通過實例而非限制，在本文中將電荷板202描述為充電到正電位。同樣，出于清晰性目的且通過實例而非限制，將探針板201描述為耦合到接地205。與電荷板202相關聯(lián)的環(huán)219耦合到接地205。探針板201包含可稱為“彈簧”探針引腳的探針引腳206。因此，探針板201在靠近電荷板202附近的存在(其中電荷板202處于正電位，且探針板201 耦合到接地20 產(chǎn)生大體由箭頭所指示的靜電場(“E場”)210。探針板201或者被稱為 “彈簧引腳板”。圖2B是具有被測裝置(“DUT”)250的圖2A的框圖。DUT 250可為IC芯片。此類IC芯片250可為連接到球柵陣列(“BGA”)或球252的半導體裸片251。盡管出于清晰性通過實例來展示封裝球，但應理解，可使用任何導電接口，不管是引腳、球還是其它導電接口。另外，電介質接口或插入物(interpOSer)253可置于IC裸片251的底部表面與電荷板202的頂部表面之間以形成電容性耦合場255。應理解，DUT 250為中性的，即DUT 250在被置于CDM測試系統(tǒng)200中時電荷是分離的。因此，電荷板202在被充電到正電位時將電荷引入到DUT250中。因此電子(S卩，負電荷)被汲取用于與電荷板202的正電荷結合，如大體所指示。此外，因為DUT 250為中性的，所以E場210存在于帶正電的球252與彈簧引腳板201之間。因此，應了解，從電荷板 202引入到球252上的正電荷通過接地彈簧引腳板201來促進。此外，應理解，球252的至少一些部分連接到DUT 250的IC裸片251的IOB或更明確地說IOB墊(圖2B中未展示)。圖3A和;3B是描繪CDM電流的相應示范性實施例的框圖。參看圖3A，CDM測試系統(tǒng)200具有與球301接觸的彈簧引腳206。因為彈簧引腳206連接到接地205，所以電子 “e_”朝DUT 250的底部傳播，以補償電荷板202中的額外正電荷。箭頭302大體指示電子移動的方向，且箭頭303大體指示(出于清晰性的目的稱為)空穴的移動。因此，應理解，電荷在電荷板202中重新分布，使得正電位相對于DUT 250的負電位而建立，如由電介質插入物253所分離。電荷在電荷板202中的重新分布是由于接地從E 場電位210到直接接觸的重新定位，即彈簧引腳206與球301的接觸。即使說明性地描述彈簧引腳206與球301的直接接觸，但應理解，由于彈簧引腳206與球301之間的空間足夠小，所以此類電荷重新分布由于彈簧引腳206與球252之間的E場強度和電弧而發(fā)生。此夕卜，應了解，跨越電介質253的電位(即電荷的分離，其中負電荷沿著DUT 250的底部區(qū)累積，且正電荷沿著電荷板202的頂部區(qū)累積)形成跨越電介質插入物253的電容。參看圖:3B，箭頭310大體指示電子的移動。更明確地說，電子朝經(jīng)封裝的球311傳播以補償電荷板202中的額外正電荷累積。因此，應了解，CDM電流(如大體通過電子傳播方向所指示)在IC裸片電路及其襯底中傳播。為了更透徹理解如下文補充細節(jié)中所描述的加強CDM保護，提供對現(xiàn)有IOB電路的更詳細描述。沿著那些線，圖4A是描繪現(xiàn)有IOB 400的示范性實施例的電路圖。在現(xiàn)有 IOB 400中，I/O墊401耦合到I/O節(jié)點402。人類模型(“HBM”) 二極管403和HBM 二極管404連接到I/O節(jié)點402。二極管403的輸入端連接到I/O節(jié)點402，且二極管403的輸出端連接到供應電壓線430。出于清晰性目的，二極管的輸入端和輸出端指代實質上非電流限制方向。二極管404的輸入端連接到接地電壓線431，且二極管404的輸出端連接到I/O節(jié)點402。一般來說，HBM 二極管具有較大的面積或周長以用于保護其不受HBM ESD事件影響，以及用于保護其不受CDM放電和機器模型(“匪”)ESD事件影響。因此，二極管403和 404用于保護IOB的一個或一個以上驅動器不受HBM、CDM和匪ESD事件影響。舉例來說， 單端驅動器電路405和低壓差分信令(“LVDS”)驅動器電路410中的任一者或兩者可存在于IOB 400中。出于清晰性目的且作為實例而非限制，將假定驅動器405和410兩者是 IOB 400的一部分。單端驅動器電路405包含PMOS上拉晶體管406和NMOS下拉晶體管407。晶體管 406和407在輸入節(jié)點402處以漏極到漏極串聯(lián)而連接。PMOS晶體管406的源極連接到供應電壓線430，且晶體管407的源極連接到接地電壓線431。LVDS驅動器電路410包含晶體管411到414。PMOS晶體管411和412在內(nèi)部節(jié)點 415處以漏極到源極串聯(lián)而耦合。PMOS晶體管411的源極連接到供應電壓線430，且PMOS 晶體管412的漏極連接到I/O節(jié)點402。NMOS晶體管413的漏極也連接到I/O節(jié)點402。 NMOS晶體管413和414在內(nèi)部節(jié)點416處以源極到漏極串聯(lián)耦合。NMOS晶體管414的源極連接到接地電壓線431。LVDS驅動器電路410(如同單端驅動器電路405)受保護或在HBM 二極管403和404之后。對于針對CDM ESD事件的額外保護，CDM電阻器420以及CDM 二極管421和422可在IOB 400內(nèi)的驅動器之后。電阻器420的一端連接到I/O節(jié)點402，且電阻器420的另一端連接到例如輸入驅動器425的輸入節(jié)點424。CDM 二極管422的輸出端連接到輸入節(jié)點424，且CDM 二極管422 的輸入端連接到接地電壓線431。CDM 二極管421的輸入端連接到輸入節(jié)點424，且CDM 二極管421的輸出端連接到供應電壓線430。CDM電阻器420以及CDM 二極管421和422 — 般用于保護輸入門425不受CDM ESD事件影響。從輸入/輸出墊401到輸入門425的輸入節(jié)點424串聯(lián)放置電阻器420有助于 CDM保護。然而，電阻器420不利地影響IOB 400的性能。因此，電阻器420可能不是高性能Ι0Β(即以IGHz或IGHz以上的頻率操作的Ι0Β)中的選項。此外，對于以65nm或65nm 以下的平版印刷形成的晶體管，例如對于LVDS驅動器410或單端驅動器405，IOB 400可能不具有足夠的CDM保護，這可能導致在IC芯片的封裝和處置期間的產(chǎn)量損失。
雖然并不希望受理論約束，但應理解，在傳輸模式下，使用65nm或65nm以下的平版印刷形成的LVDS驅動器電路410可能由于在內(nèi)部節(jié)點415和416的任一端或兩端處的電荷累積而經(jīng)歷CDM ESD故障。應了解，內(nèi)部節(jié)點415和416在IOB 400的非操作模式下可能是電浮動的。此外，應了解，內(nèi)部節(jié)點415和416相對接近以直接連接到I/O節(jié)點402 或I/O墊401。僅PMOS晶體管412的半導體溝道分離內(nèi)部節(jié)點415使其不具有與I/O節(jié)點 402的直接電連續(xù)性，且僅NMOS晶體管413的半導體溝道防止內(nèi)部節(jié)點416與I/O節(jié)點402 具有直接電連續(xù)性。對于使用深亞微米平版印刷形成的LVDS驅動器電路410，其中溝道的長度近似為0. 04微米或更小，CDM電壓(例如，來自CDM測試系統(tǒng)200的電壓供應204的電壓或其它CDM電壓)可能導致電荷跨越晶體管412和413中的任一者或兩者的漏極-源極隔離而傳播，從而分別在內(nèi)部節(jié)點415和416處累積。此類累積的電荷可導致CDM ESD敏感性和潛在的產(chǎn)量損失。如下文中補充細節(jié)所描述，提供用于內(nèi)部節(jié)點415和416處的所累積電荷的CDM 放電路徑以加強針對CDM ESD事件的保護。參看圖4B，展示描繪現(xiàn)有IOB 450的示范性實施例的電路圖。現(xiàn)有I0B450經(jīng)配置以用于高壓容差。更確切地說，在I/O節(jié)點402與接地電壓線431之間是NMOS晶體管451 和452，所述NMOS晶體管451和452在內(nèi)部節(jié)點467以源極到漏極串聯(lián)耦合。NMOS晶體管 451的漏極耦合到I/O節(jié)點402，且NMOS晶體管452的源極耦合到接地電壓線431。輸入驅動器425的輸入節(jié)點424是與節(jié)點467相同的節(jié)點。圖4B的IOB 450與圖4A的IOB 400之間的差異在于Ι0Β 450的單端驅動器電路455經(jīng)配置為比圖4A的驅動器電路405更接近LVDS驅動器電路410，即具有一對串聯(lián)的 PMOS晶體管和一對串聯(lián)的NMOS晶體管。沿著那些線，單端驅動器電路455包含分別對應于內(nèi)部節(jié)點415和416的內(nèi)部節(jié)點465和466。因此，內(nèi)部節(jié)點465,466和467是從其它p_n 結斷開的所有源極/漏極，即可經(jīng)歷電浮動的內(nèi)部節(jié)點。因此，級聯(lián)LVDS驅動器電路410 的內(nèi)部節(jié)點415和416是從其它p-n結斷開的源極/漏極，如同單端驅動器電路455的內(nèi)部節(jié)點465和466。在CDM測試期間，正電荷可被俘獲或以其它方式累積在此類NMOS斷開結處，且負電荷可被俘獲或以其它方式累積在PMOS斷開結處。換句話說，正電荷可被俘獲在內(nèi)部節(jié)點 416,466和467處，或其某一子集處，且負電荷可被俘獲在內(nèi)部節(jié)點415和416中的任一者或兩者處。圖5A是描繪現(xiàn)有IOB 500的另一示范性實施例的電路圖。IOB 500經(jīng)配置以用于差分信令，即具有差分驅動器電路510、I/O墊401和I/O墊501。差分驅動器電路510由電阻器511和512、PMOS晶體管521和522以及匪OS晶體管515到517形成。I/O墊501 耦合到對應于I/O節(jié)點402的I/O節(jié)點502。類似地，HBM 二極管503和504與I/O墊501 相關聯(lián)，所述HBM 二極管503和504分別對應于與IOB 500的I/O墊401相關聯(lián)的HBM 二極管403和404。I/O節(jié)點402耦合到電阻器511的一端，且電阻器511的另一端耦合到PMOS晶體管521的漏極。PMOS晶體管521的源極耦合到供應電壓線430。類似地，電阻器512的一端連接到I/O節(jié)點502，且電阻器512的另一端連接到PMOS晶體管522的漏極。PMOS晶體管522的源極連接到供應電壓線430。NMOS晶體管515到517提供差分驅動器電路510的電流源。NMOS晶體管515的漏極連接到I/O節(jié)點402，且NMOS晶體管515的源極在內(nèi)部節(jié)點530處連接到晶體管516的漏極。NMOS晶體管517的漏極連接到I/O節(jié)點502，且NMOS 晶體管517的源極在內(nèi)部節(jié)點530處連接到晶體管516的漏極。NMOS晶體管516的源極連接到接地電壓線431。因此，應了解，NMOS晶體管516的溝道提供從接地電壓線431到電流源晶體管515和517的虛擬接地路徑。當I/O墊401耦合到接地時，不管是直接接觸還是具有足夠的E場強度，電子可被提供到晶體管515的漏極，為了清晰性目的將其大體上用D指示。如大體在箭頭531處指示的提供到漏極D的電子致使正電荷累積在源極節(jié)點530，如大體上用厚黑線和S所指示。 此外，通過使I/O墊或引腳401接地來這樣提供電子可促進與接地電壓線431相關聯(lián)的正電荷的累積?？缭綔系赖牟罘只螂娢?，例如跨越晶體管515或晶體管517中的任一者或兩者的溝道的差分或電位可能因CDM ESD而導致ESD引起的溝道損壞，例如大體上由與晶體管515 相關聯(lián)的螺栓520所指示。圖5B是描繪CDM測試系統(tǒng)200中的IOB 500的一部分的示范性實施例的橫截面圖。參看圖2和圖5A，進一步描述圖5B的IOB 500的一部分。電流源550與電阻器203和電壓源204相關聯(lián)，且如先前描述，可用于等于或超過近似200伏的電壓。因此，提供到電荷板202的電流導致正電位551。CDM測試系統(tǒng)200中具有IOB 500的DUT 250由于電荷被重新分布而保持中性正電位553形成在球552的一側(其在所描繪實施例中是上部側) 和經(jīng)隔離擴散區(qū)561的上部部分上，而電子累積在襯底570的面對CDM臺202的下部部分中。當球或其它觸點552(例如連接到IC的I/O墊401)經(jīng)由彈簧引腳206接地時，如大體由箭頭5M指示的電子或電流流動到漏極擴散區(qū)560。即使例如η+和ρ+的摻雜指示被大體指示用于襯底570內(nèi)的區(qū)，仍應注意可根據(jù)本發(fā)明的范圍使用其它配置。為了與圖5Α對應，在圖5Β中，使用D來指示晶體管515的漏極區(qū)，同樣地指示晶體管515的如指示為S的源極區(qū)。對于晶體管515的大約0. 4微米或以下的溝道長度L，如大體由螺栓520指示的由于一個或一個以上CDM ESD事件引起的溝道損壞的電位可能具有小到150伏的電壓。因此，為了通過CDM測試，MOS晶體管溝道(例如晶體管515)應能夠通過施加到電荷板202的指定電壓。對于NMOS晶體管515，在CDM ESD放電期間，經(jīng)由連接到I/O墊401的球552經(jīng)由彈簧引腳206遞送到節(jié)點402的接地電位跨越NMOS晶體管的溝道產(chǎn)生高壓降。這是由于在斷開的源極/漏極擴散區(qū)561與連接到I/O節(jié)點402的擴散區(qū)或節(jié)點560之間的相對較高的電位。更確切地說，正電荷累積在擴散區(qū)561中，即NMOS晶體管515的源極區(qū)中。此類電荷累積是由于反向偏壓ρ-η結的電位阱，其導致正電荷俘獲在擴散區(qū)561中。如下文在附加細節(jié)中所描述，將放電路徑提供到儲存來自NMOS內(nèi)部節(jié)點(S卩，能夠針對NMOS裝置電浮動的節(jié)點)的正電荷的泄露處(leak)。類似地，負電荷可聚集在PMOS 裝置的擴散區(qū)中，其中此類擴散區(qū)能夠為電浮動的，即不存在放電路徑，且因此類似地將放電路徑提供到儲存來自PMOS內(nèi)部節(jié)點的負電荷的泄露處。圖6是圖5B的添加了導電路徑600的橫截面圖。更確切地說，導電路徑600從接地電壓線431到ρ型擴散區(qū)601。ρ型擴散區(qū)601是例如HBM 二極管403等HBM 二極管的 P型區(qū)。在此配置中，接地電壓線431上的正電荷經(jīng)由路徑600用電子補償。在此配置中， 其中I/O墊401和501是傳輸墊，由于晶體管515的溝道的電子注入或穿通而引起的“驟回(snap-back)”可能導致如大體由螺栓520指示的故障。此外，穿通可能經(jīng)由晶體管515 的柵極氧化物而發(fā)生。此類MOS損壞可能是由于來自連接到接地I/O墊401和源極擴散區(qū) 561的I/O節(jié)點402的電壓降引起的，所述源極擴散區(qū)561相對于其它p_n結電性斷開或以其它方式浮動。此類電子注入或穿通大體上由箭頭620指示。應理解，盡管未展示為在圖6中顯著不同，但晶體管515的溝道長度L與晶體管 516的溝道長度L2相比可相差某一數(shù)量級或以上。舉例來說，對于晶體管515的大約近似 0. 04微米的溝道長度L且對于晶體管516的大約0. 12微米的溝道長度L2，晶體管516顯著較不能經(jīng)受CDM ESD引起的故障。圖7是描繪具有加強CDM ESD保護的差分驅動器電路700的示范性實施例的電路圖。差分驅動器電路700是圖5的添加有二極管701、702、721、722、731和732的差分驅動器電路500。一般來說，二極管701的輸入端在二極管701的輸入端處耦合到源極節(jié)點530。 二極管701的輸出端連接到I/O節(jié)點402。因此，對于作為傳輸驅動器的I/O墊401，二極管701對NMOS晶體管515的溝道分流。因此，如果正電荷聚集或以其它方式累積在晶體管區(qū)515的源極擴散區(qū)中，那么二極管701將此正累積電荷放電到I/O節(jié)點402，即經(jīng)由I/O 墊401到接地的導電路徑。在此配置中，傳導正電荷的二極管701處于正向偏壓配置中。同樣地，二極管702經(jīng)連接以對NMOS晶體管517的溝道區(qū)分流。由于如已經(jīng)參考二極管701和NMOS晶體管515而描述的相同描述或類似描述適用于具有二極管702的 NMOS晶體管517的溝道的分流，所以不再重復此描述。通過分別使用正向偏壓二極管701 和702對NMOS晶體管515和517進行分流，針對CDM ESD事件的保護得以加強。換句話說，通過提供經(jīng)由二極管701和702到儲存來自與晶體管515和517相關聯(lián)的源極擴散區(qū)的正電荷的泄露處的放電路徑，所儲存正電荷的泄露使得晶體管515和517 的源極節(jié)點在此放電期間是中性的。這去除了先前所描述的有害的電壓降，且因此在晶體管515和517的斷開源極節(jié)點處加強了所述晶體管515和517的CDM ESD保護，這同樣適用于PMOS晶體管的電性斷開的漏極節(jié)點和所累積負電荷的泄露。任選地，一個或一個以上二極管(例如二極管721和722)可串聯(lián)耦合以在相反極性方向上對晶體管515進行電性分流。換句話說，I/O節(jié)點402可耦合到二極管721的ρ型區(qū)；二極管721的η型區(qū)可連接到二極管722的ρ型區(qū)；且二極管722的η型區(qū)可連接到源極節(jié)點530。節(jié)點402處的負電荷因此可在反向偏壓方向上流經(jīng)二極管721和722，用于進一步使晶體管515的溝道電性中和。類似地，晶體管731和732中的一者或一者以上可串聯(lián)耦合以在從I/O節(jié)點502到源極節(jié)點530的反向偏壓方向上對晶體管517的溝道區(qū)進行分流。此外，盡管此描述是針對對NMOS進行分流，但此描述也適用于PMOS的分流。圖8是描繪如用布局800布置的例如二極管701和702等二極管的示范性實施例的俯視圖。布局800是針對傳輸差分驅動器的NMOS部分。然而，根據(jù)以下描述，將理解，傳輸差分驅動器的PMOS部分可類似地布置。柵極808形成作用中區(qū)域807中的晶體管。傳輸I/O墊801具有總線810，所述總線810具有到作用中區(qū)域807所關聯(lián)的漏極區(qū)(如由D所指示)的觸點。接地墊802與接地總線809相關聯(lián)，其具有到作用中區(qū)域807的源極區(qū)的觸點。頂部作用中區(qū)域807具有到漏極區(qū)的觸點，且底部作用中區(qū)域807具有到源極區(qū)的觸點，使得頂部作用中區(qū)域807的漏極區(qū)耦合到傳輸墊801，且底部作用中區(qū)域807的源極區(qū)連接到接地墊802。在作用中區(qū)807之間定位有η阱803。分路804-1到804-Ν從晶體管515和517的源極區(qū)(作為上部作用中區(qū)域807)延伸到形成在η阱803中的二極管 806-1到806-Ν。出于清晰性的目的且作為實例而非限制，將假定N等于6 ；然而，應理解， 可將其它正整數(shù)值用于N。因此，存在八個作用中區(qū)域或區(qū)807，例如可界定在半導體襯底中。導電分路805-1到805-6分別連接到二極管806-1到806_6，且分別連接到晶體管 516的漏極區(qū)(作為下部作用中區(qū)域807)。因此，應理解，裝置源極區(qū)和漏極區(qū)經(jīng)由二極管 806與導電分路804和805短接，其中每個經(jīng)隔離差分對共用節(jié)點僅實施一個二極管。因此，應理解，為了實現(xiàn)加強的CDM ESD保護，IOB可用二極管來布置。圖9Α是描繪具有加強CDM ESD保護的IOB 900的示范性實施例的電路圖。除了以下差異，IOB 900與圖4Β的IOB 450相同。從I/O節(jié)點402到內(nèi)部節(jié)點465，其間插入二極管901。從內(nèi)部節(jié)點466到I/O節(jié)點402，其間插入二極管902。從內(nèi)部節(jié)點416到I/O 節(jié)點402，其間插入二極管904。從I/O節(jié)點402到內(nèi)部節(jié)點415，其間插入二極管903。從內(nèi)部節(jié)點467到I/O節(jié)點402，其間插入二極管905。二極管902、904和905經(jīng)耦合以用于分別累積在內(nèi)部節(jié)點466、416和467處的正電荷的放電。二極管902、904和905在正向偏壓方向上經(jīng)耦合以用于此放電。節(jié)點465和415(其可俘獲負電荷)分別在反向偏壓方向上耦合到二極管901和903以用于此負電荷的放電。PMOS晶體管993和991串聯(lián)耦合，如先前參考PMOS晶體管411和412所描述。類似地，晶體管992和994串聯(lián)耦合，如先前參考NMOS晶體管413和414所描述。應理解，晶體管991到994形成單端驅動器電路。為了保護晶體管991和992不受一個或一個以上CDM ESD事件影響，分別形成二極管901和902。類似地，為了保護晶體管992、413和451不受一個或一個以上CDM ESD事件影響，分別形成二極管902、904和905。圖9B是描繪具有加強CDM ESD保護的IOB 950的另一示范性實施例的電路圖。除了以下差異，圖9B的IOB 950與圖9A的IOB 900相同。二極管901并非連接到I/O節(jié)點 402，而是連接到接地電壓線431。類似地，二極管903并非連接到I/O節(jié)點402，而是連接到接地電壓線431。應理解，可累積在節(jié)點465和415中的任一者或兩者處的負電荷(其可分別在反向偏壓方向上經(jīng)由二極管901和902放電到接地電壓線431)的放電路徑在假定 I/O墊401和電壓接地線431兩者均電性耦合到接地的情況下與在IOB 900中一樣操作。此外，在IOB 950中，二極管902并非連接到I/O節(jié)點402，而是連接到供應電壓線430。類似地，二極管904并非耦合到I/O節(jié)點402，而是耦合到供應電壓線430。二極管 902和904在正向偏壓方向上經(jīng)耦合以用于將內(nèi)部節(jié)點466和416處所累積的正電荷分別放電到供應電壓線430。此放電路徑假定供應電壓線430耦合到供應電壓。IOB 900和950中的二極管905連接到I/O節(jié)點402。因此，根據(jù)圖9A和圖9B的描述，可使用分流二極管來實施連接到I/O節(jié)點402或連接到接地電壓線431或供應電壓線430的組合。任選地，串聯(lián)的一個或一個以上小二極管可經(jīng)耦合以在所描述的相反極性方向上將內(nèi)部節(jié)點分流到I/O節(jié)點402。更確切地說，任選地，二極管951和952可在內(nèi)部節(jié)點465 與I/O節(jié)點402之間串聯(lián)耦合。如果任何正電荷將在內(nèi)部節(jié)點465處累積，且I/O墊401 接地，那么二極管951和952可用作電壓箝位。應了解，二極管951和952在正向偏壓方向上耦合，其中正電荷將從內(nèi)部節(jié)點465行進到I/O節(jié)點402?？蓪⒍O管951和952制造的足夠小，以便不會阻礙操作。類似地，二極管953和954可在操作上串聯(lián)耦合在I/O節(jié)點402與內(nèi)部節(jié)點466之間。二極管953和954在反向偏壓方向上耦合。因此，對于在I/O墊401接地的情況下累積在內(nèi)部節(jié)點466處的正電荷，二極管953和954提供電壓箝位。通過任選地為晶體管991 和992提供電壓箝位，如果由于累積在內(nèi)部節(jié)點465處的正電荷而發(fā)生正向偏壓狀態(tài)或由于累積在節(jié)點466處的負電荷而發(fā)生反向偏壓狀態(tài)，那么有效地使那些晶體管為電中性。盡管將二極管951和952展示為用于保護晶體管991不受一個或一個以上CDM ESD事件影響，且將二極管953和954說明性地展示為用于保護晶體管992不受一個或一個以上CDM ESD事件影響，但應理解，可根據(jù)先前描述以類似方式使用此些二極管對的其它集合來保護晶體管412、413和451。此外，根據(jù)先前描述，此些二極管951到954可任選地包含在IOB 900中。應理解，插入與如上所述的內(nèi)部節(jié)點相關聯(lián)的二極管提供放電路徑。然而，不必形成二極管。相反地，可使用不會不利影響IOB的操作的任何電路來如本文所描述為內(nèi)部節(jié)點創(chuàng)建放電路徑。盡管已描述了與IOB相關聯(lián)的加強CDM ESD,即用于直接連接到I/O節(jié)點 (例如I/O節(jié)點402)的晶體管的保護，但應理解，在其它應用中，此些分流裝置可經(jīng)連接以保護未直接連接到I/O節(jié)點402的MOS晶體管的內(nèi)部節(jié)點。因此，應了解，已描述了源極或漏極與其它p-n結斷開的MOS晶體管的加強CDM ESD保護。已至少部分通過經(jīng)由小二極管或任何其它能夠控制電流流動方向的無源裝置或有源裝置添加放電路徑到這些節(jié)點來描述此保護。雖然以上內(nèi)容描述根據(jù)本發(fā)明的一個或一個以上方面的示范性實施例，但可在不偏離本發(fā)明范圍的情況下設計根據(jù)本發(fā)明的一個或一個以上方面的其它實施例，所述范圍由所附權利要求書及其等效物確定。列出步驟的所附權利要求書并未暗示所述步驟的任何順序。商標歸其各自所有者所有。
權利要求
1.一種用于防御靜電放電的電路，其包括 輸入/輸出節(jié)點和驅動器；所述驅動器具有第一晶體管和第二晶體管；所述第一晶體管的第一源極/漏極節(jié)點，其耦合到所述輸入/輸出節(jié)點； 所述第一晶體管的第二源極/漏極節(jié)點，其形成能夠在電浮動時累積電荷的第一內(nèi)部節(jié)占. 第一電流流動控制電路，其耦合到放電節(jié)點以及所述第一晶體管的所述第二源極/漏極節(jié)點；且所述第一電流流動控制電路電性定向在偏壓方向上，以用于允許所累積電荷從所述第一內(nèi)部節(jié)點經(jīng)由所述第一電流流動控制電路放電到所述放電節(jié)點。
2.根據(jù)權利要求1所述的電路，其中 所述放電節(jié)點是所述輸入/輸出節(jié)點； 所述所累積電荷是正電荷累積；以及所述偏壓方向是正向偏壓方向。
3.根據(jù)權利要求1所述的電路，其中 所述放電節(jié)點是供應電壓節(jié)點；所述所累積電荷是正電荷累積；以及所述偏壓方向是正向偏壓方向。
4.根據(jù)權利要求1所述的電路，其中所述放電節(jié)點是接地電壓節(jié)點；所述所累積電荷是負電荷累積；以及所述偏壓方向是負偏壓方向。
5.根據(jù)權利要求1所述的電路，其中所述放電節(jié)點是所述輸入/輸出節(jié)點； 所述所累積電荷是負電荷累積；以及所述偏壓方向是負偏壓方向。
6.根據(jù)權利要求1到5中任一權利要求所述的電路，其進一步包括 所述第二晶體管的第一源極/漏極節(jié)點，其耦合到所述輸入/輸出節(jié)點；所述第二晶體管的第二源極/漏極節(jié)點，其形成在電浮動時能夠累積正電荷的第二內(nèi)部節(jié)點；第二電流流動控制電路，其與所述第二晶體管的所述第一源極/漏極節(jié)點和所述第二源極/漏極節(jié)點并聯(lián)耦合；且所述第二電流流動控制電路電性定向在正向偏壓方向上，以用于允許正電荷累積從所述第二內(nèi)部節(jié)點放電到所述輸入/輸出節(jié)點。
7.根據(jù)權利要求6所述的電路，其中所述第一電流流動控制電路是第一二極管；且其中所述第二電流流動控制電路是第二二極管。
8.一種用于防御靜電放電的電路，其包括 輸入/輸出塊，其具有輸入/輸出節(jié)點和驅動器； 所述驅動器具有第一晶體管和第二晶體管；所述第一晶體管的第一源極/漏極節(jié)點，其耦合到所述輸入/輸出節(jié)點；所述第一晶體管的第二源極/漏極節(jié)點，其形成能夠在電浮動時累積負電荷的第一內(nèi)部節(jié)點；第一電流流動控制電路，其耦合到所述第一晶體管的所述第一源極/漏極節(jié)點且耦合到接地節(jié)點；且所述第一電流流動控制電路電性定向在反向偏壓方向上，以用于允許負電荷累積從所述第一內(nèi)部節(jié)點放電到所述接地節(jié)點。
9.根據(jù)權利要求8所述的電路，其進一步包括所述第二晶體管的第一源極/漏極節(jié)點，其耦合到所述輸入/輸出節(jié)點；所述第二晶體管的第二源極/漏極節(jié)點，其形成能夠在電浮動時累積正電荷的第二內(nèi)部節(jié)點；第二電流流動控制電路，其耦合到所述第二晶體管的所述第一源極/漏極節(jié)點且耦合到供應電壓節(jié)點；且所述第二電流流動控制電路電性定向在正向偏壓方向上，以用于允許正電荷累積從所述第二內(nèi)部節(jié)點放電到所述供應電壓節(jié)點。
10.根據(jù)權利要求9所述的電路，其中所述第一電流流動控制電路是第一二極管；且其中所述第二電流流動控制電路是第二二極管。
11.根據(jù)權利要求9所述的電路，其中所述第一電流流動控制電路是經(jīng)耦合以如同二極管而操作的第三晶體管；且其中所述第二電流流動控制電路是經(jīng)耦合以如同二極管而操作的第四晶體管。
12.根據(jù)權利要求8到11中任一權利要求所述的電路，其中所述驅動器是低壓差分信令驅動器。
13.根據(jù)權利要求8到11中任一權利要求所述的電路，其中所述驅動器是單端驅動器。
14.根據(jù)權利要求8到13中任一項所述的電路，其中所述輸入/輸出塊是在可編程邏輯裝置內(nèi)。
全文摘要
本發(fā)明描述用于集成電路(950)的加強靜電放電(“ESD”)保護。實施例大體上涉及用于防御ESD的電路(950)。所述電路(950)具有輸入/輸出節(jié)點(401)和驅動器(991、992、993、994)。所述驅動器具有第一晶體管(991、992)和第二晶體管(992、991)。所述第一晶體管(991、992)的第一源極/漏極節(jié)點耦合到所述輸入/輸出節(jié)點(401)。所述第一晶體管(991、992)的第二源極/漏極節(jié)點形成能夠在電浮動時累積電荷的第一內(nèi)部節(jié)點(465、466)。第一電流流動控制電路(901、902)耦合到放電節(jié)點(430、431)以及所述第一晶體管(991、992)的所述第二源極/漏極節(jié)點。所述第一電流流動控制電路(901、902)電性定向在偏壓方向上，以允許所累積電荷從所述第一內(nèi)部節(jié)點(465、466)經(jīng)由所述第一電流流動控制電路(901、902)放電到所述放電節(jié)點(430、431)。
文檔編號H01L27/02GK102474255SQ201080032813
公開日2012年5月23日 申請日期2010年4月8日 優(yōu)先權日2009年7月30日
發(fā)明者詹姆士·卡普 申請人:吉林克斯公司